KR20030091708A

KR20030091708A - 반도체 장치, 표시 장치 및 신호 전송 시스템

Info

Publication number: KR20030091708A
Application number: KR10-2003-0032143A
Authority: KR
Inventors: 구마가이마사오; 우도신야
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2002-05-24
Filing date: 2003-05-21
Publication date: 2003-12-03
Also published as: US20030218588A1; CN1460983A; US7215312B2; CN100397441C; JP2003345310A; TWI222050B; KR100884012B1; JP4353676B2; TW200307899A

Abstract

본 발명은 캐스케이드 접속된 복수의 데이터 드라이버를 갖는 표시 장치에 있어서 오차가 누적되어 신호의 듀티비가 변화하는 것을 방지하는 것을 목적으로 한다.

제1 입력 회로(100a)는 외부로부터 공급된 제1 신호를 입력한다. 제2 입력 회로(100b)는 외부로부터 공급된 제2 신호를 제1 입력 회로(100a)로부터 입력된 제1 신호에 따라서 입력한다. 신호 처리 회로(100c)는 제2 입력 회로(100b)로부터 입력된 제2 신호에 기초하여 신호 처리를 행한다. 제1 출력 회로(100d)는 제1 입력 회로(100a)로부터 입력된 제1 신호를 반전하여 출력한다. 제2 출력 회로(100e)는 제2 입력 회로(100b)로부터 입력된 제2 신호를 소정량만큼 지연하여 출력한다.

Description

반도체 장치, 표시 장치 및 신호 전송 시스템{SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND SIGNAL TRANSMISSION SYSTEM}

본 발명은 반도체 장치, 표시 장치 및 신호 전송 시스템에 관한 것으로, 특히 캐스케이드 접속되어 신호를 처리하는 반도체 장치, 표시 장치 및 신호 전송 시스템에 관한 것이다.

예컨대, 액정 표시 장치(Liquid Crystal Display: LCD)에서는 트랜지스터를 포함하는 화소가 종횡으로 배치되어, 가로 방향으로 연장되는 게이트 버스 라인이 각 화소의 트랜지스터의 게이트에 접속되고, 세로 방향으로 연장되는 데이터 버스 라인이 트랜지스터를 통해 각 화소의 콘덴서에 접속된다. 액정 패널에 데이터를 표시할 때에는 게이트 드라이버에 의해 게이트 버스 라인을 1라인씩 순차적으로 구동하여 1라인분의 트랜지스터를 도통 상태로 하여, 도통된 트랜지스터를 통해 데이터 드라이버로부터 각 화소에 가로 1라인분의 데이터를 일제히 기록한다.

종래의 일반적인 구성에서는 LCD 데이터 드라이버는 표시 데이터 신호나 클록 신호 등을 전파하는 버스에 공통으로 접속된다. 이러한 구성에서는 신호 배선이 서로 교차하기 때문에 실장시의 기판의 층수가 많아져 버린다고 하는 문제가 있다. 그래서 기판의 층수를 적게 하기 위해서 LCD 데이터 드라이버를 캐스케이드 접속하여, 각 LCD 데이터 드라이버로부터의 출력을 다음단의 LCD 데이터 드라이버에 공급하는 방식이 이용된다.

캐스케이드 접속 구성은 LCD 데이터 드라이버를 직렬로 접속하는 형태이기 때문에 실장시의 신호 배선이 교차하지 않아 기판의 층수를 줄일 수 있다. 이에 따라 기판을 저비용으로 제조하는 것이 가능해진다.

도 9는 캐스케이드 접속 구성을 갖는 종래의 액정 표시 장치의 일례를 도시한 도면이다. 이 예는 LCD 패널(10), 제어 회로(11), 게이트 드라이버(12), 데이터 드라이버 IC(13) 및 신호선(15)으로 구성되어 있다.

여기서, LCD 패널(10)에는 도시하지 않은 트랜지스터를 포함하는 화소가 종횡으로 배치되어, 게이트 드라이버(12)로부터 가로 방향으로 연장되는 게이트 버스 라인이 각 화소의 트랜지스터 게이트에 접속되고, 데이터 드라이버 IC(13)로부터 세로 방향으로 연장되는 데이터 버스 라인이 트랜지스터를 통해 각 화소의 콘덴서에 접속된다.

LCD 패널(10)에 데이터를 표시할 때에는 게이트 드라이버(12)에 의해 게이트 버스 라인을 1라인씩 순차적으로 구동하여 1라인분의 트랜지스터를 도통 상태로 하여, 도통 상태로 된 트랜지스터를 통해 데이터 드라이버 IC(13)로부터 각 화소에 가로 1라인분의 데이터를 일제히 기록한다.

제어 회로(11)는 게이트 드라이버(12)와 데이터 드라이버 IC(13)를 제어하여, LCD 패널(10)에 대한 데이터 표시를 행하기 위한 회로이다. 이 제어 회로(11)에 의해 출력된 신호는 데이터 드라이버 IC(13)를 통해 다음단의 데이터 드라이버IC(13)에 공급되고, 이후 순차적으로 각 단의 데이터 드라이버 IC(13)로부터 다음단의 데이터 드라이버 IC(13)에 신호가 공급된다.

게이트 드라이버(12)는 제어 회로(11)의 제어에 따라서 게이트 버스 라인을 1라인씩 구동하여 1라인분의 트랜지스터를 순차적으로 도통 상태로 한다.

데이터 드라이버 IC(13)는 캐스케이드 접속되어 있으며, 제어 회로(11)로부터 공급된 데이터 중 표시 대상이 되는 데이터를 클록 신호에 동기하여 래치하여, LCD 패널(10)에 공급하는 동시에 다음 데이터 드라이버 IC(13)에 공급한다.

도 10은 데이터 드라이버 IC(13)의 상세한 구성예를 도시하는 도면이다. 이 도면에 도시한 바와 같이, 데이터 드라이버 IC(13)는 입력 버퍼(20∼23), 카운터(24), 클록 제어 회로(25), DATA 제어 회로(26), 래치 회로(27) 및 출력 버퍼(28∼31)로 구성되어 있다.

여기서, 입력 버퍼(20)에는 스타트(START) 신호가 입력된다. 입력 버퍼(21)에는 클록(CLK) 신호가 입력된다. 입력 버퍼(22)에는 리셋(RESET) 신호가 입력된다. 입력 버퍼(23)에는 데이터(DATA) 신호가 입력된다.

카운터(24)는 클록 제어 회로(25)로부터 출력되는 클록 신호를 카운트하여, 소정의 카운트치가 된 경우에는 출력 버퍼(28)에 공급하고 있는 스타트 신호를 액티브의 상태로 한다.

클록 제어 회로(25)는 클록 신호, 스타트 신호 및 리셋 신호에 따라서 카운터(24), DATA 제어 회로(26) 및 래치 회로(27)를 제어하는 동시에, 출력 버퍼(29)에 클록 신호를 공급한다.

DATA 제어 회로(26)는 입력 버퍼(23)를 통해 입력된 데이터 신호를 클록 제어 회로(25)로부터 공급되는 클록 신호에 동기하여 래치하여, 래치 회로(27)에 공급한다.

래치 회로(27)는 DATA 제어 회로(26)로부터 공급된 데이터 신호를 래치하여 LCD 패널(10)에 공급한다.

출력 버퍼(28)는 카운터(24)로부터 출력된 스타트 신호를 다음 데이터 드라이버 IC(13)에 공급한다.

출력 버퍼(29)는 클록 제어 회로(25)로부터 출력된 클록 신호를 다음 데이터 드라이버 IC(13)에 공급한다.

출력 버퍼(30)는 입력 버퍼(22)로부터 입력된 리셋 신호를 다음 데이터 드라이버 IC(13)에 공급한다.

출력 버퍼(31)는 DATA 제어 회로(26)로부터 출력된 데이터 신호를 다음 데이터 드라이버 IC(13)에 공급한다.

도 11은 DATA 제어 회로(26)의 상세한 구성예를 도시하는 도면이다. 이 도면에 도시한 바와 같이, DATA 제어 회로(26)는 파선으로 둘러싸여 있는 입력 회로(40)와 출력 회로(44)로 구성되며, 데이터 신호를 클록 신호의 상승 엣지와 하강 엣지에 동기하여 래치하여 LCD 패널(10)에 공급하는 동시에, 래치된 이들 신호를 다시 합성하여 출력한다.

여기서, 입력 회로(40)는 인버터(41) 및 DFF(Data Flip Flop)(42, 43)로 구성되어 있으며, DFF(42)는 클록 신호의 하강 엣지에 동기하고, DFF(43)는 클록 신호의 상승 엣지에 동기하여 데이터 신호를 래치하여, 래치 회로(27)와 출력 회로(44)에 각각 공급한다.

출력 회로(44)는 인버터(45, 46) 및 NAND 게이트(47∼49)로 구성되며, DFF(42, 43)에 의해서 래치된 데이터 신호를 클록 신호에 동기하여 합성하여, 출력한다.

도 12는 카운터(24)의 상세한 구성예를 도시하는 도면이다. 이 도면에 도시한 바와 같이, 카운터(24)는 DATA 신호의 취득에 필요한 CLK수 n+1개의 DFF(50-1∼50-n, 51) 및 인버터(52)로 이루어지는 시프트 레지스터로 구성되며, 다음단의 IC에 전단으로부터의 클록 신호와 데이터 신호를 취득 시작하는 타이밍을 통지하는 기능을 갖는다.

다음에, 이상의 종래예의 동작에 관해서 설명한다.

제어 회로(11)에 영상 신호가 입력되면, 제어 회로(11)는 리셋 신호를 출력하여, 데이터 드라이버 IC(13)에 공급한다.

그 결과, 각 데이터 드라이버 IC(13)는 이 신호를 입력 버퍼(22)를 통해 판독하여, 클록 제어 회로(25) 및 카운터(24)를 리셋한 후, 출력 버퍼(30)를 통해 다음 데이터 드라이버 IC(13)에 공급한다. 그 결과, 데이터 드라이버 IC(13)는 차례로 리셋되게 된다.

계속해서, 클록 신호 및 데이터 신호가 출력되면, 데이터 드라이버 IC(13)는 입력 버퍼(21) 및 입력 버퍼(23)를 통해 이들 신호를 판독하여(도 13의 (A), (B) 참조), 클록 제어 회로(25) 및 DATA 제어 회로(26)에 각각 공급한다.

스타트 신호가 입력되면, DATA 제어 회로(26)의 DFF(43)는 클록 신호의 상승 엣지에 동기하여 데이터 신호를 래치하여, A 신호(도 13의 (C) 참조)로서 래치 회로(27)에 출력한다. 한편, DFF(42)는 클록 신호의 하강 엣지에 동기하여 데이터 신호를 래치하여, B 신호(도 13의 (D) 참조)로서 래치 회로(27)에 출력한다.

래치 회로(27)는 DATA 제어 회로(26)로부터 공급된 데이터를 래치하여, LCD 패널(10)에 공급한다.

카운터(24)는 리셋 신호에 의해서 리셋된 후, 클록 신호를 카운트하여, 클록 신호의 (n-1)+0.5 사이클이 경과한 경우에는 출력 버퍼(28)에 공급하는 스타트 신호를 "H"의 상태로 한다.

출력 버퍼(29) 및 출력 버퍼(31)는 클록 신호 및 데이터 신호를 다음 데이터 드라이버 IC(13)에 출력한다(도 13의 (E), (F) 참조).

이상과 같이 하여, 제어 회로(11)로부터 출력된 데이터 신호는 클록 신호에 동기하여 각각의 데이터 드라이버 IC(13)에 순차적으로 래치되어, LCD 패널(10)에 공급되게 된다.

게이트 드라이버(12)는 LCD 패널(10)의 소정의 게이트 버스 라인을 구동하여, 1라인분의 트랜지스터를 도통 상태로 한다. 그 결과, 데이터 드라이버 IC(13)로부터 공급된 데이터가 LCD 패널(10)의 소정의 라인상에 표시되게 된다.

그런데, 이와 같이 데이터 드라이버 IC(13)를 캐스케이드 접속한 경우, 어떤 드라이버 디바이스에 신호가 입력되면 출력 버퍼를 통해 다음단의 드라이버 디바이스에 그 신호가 공급된다. 이 때, 버퍼에 있어서의 신호 상승의 신호 지연과 신호 하강의 신호 지연에는 제조 프로세스에 기인하는 차가 있어, 입력되는 신호와 출력되는 신호에서는 듀티비가 약간 다른 것으로 되어 버린다.

동일한 지연 특성을 갖는 데이터 드라이버(13)를 캐스케이드 접속한 경우, 신호가 각 데이터 드라이버 IC(13)를 통과할 때마다 듀티비의 오차가 축적되어, 다단의 드라이버를 통과한 후에는 무시할 수 없을 정도의 듀티비의 오차가 생기는 경우가 있다. 예컨대 SXGA의 LCD 패널에서는 10개의 데이터 드라이버 IC(13)가 캐스케이드 접속되어 있어, 누적되는 듀티비의 오차에 의해서 신호가 정상적인 형태를 유지하여 전파되지 않을 가능성이 있다.

도 14는 10개의 데이터 드라이버 IC(13)가 캐스케이드 접속되어 있는 경우에 있어서, 각 데이터 드라이버 IC(13)에의 클록 신호의 입력 파형을 도시한 도면이다. 이 도 14의 (A)에 도시한 바와 같이, 입력시에는 구형파를 유지하고 있던 클록 신호도 데이터 드라이버 IC(13)를 경유할 때마다 "H"의 상태가 늘어나고, "L"의 상태가 단축되고 있다.

이와 같이, 클록 신호의 듀티비가 당초의 입력 파형과는 다른 것으로 되어 버리기 때문에 데이터 드라이버 IC(13)가 정상적으로 동작하지 않는 경우가 있다고 하는 문제점이 있었다.

그래서, 본원 발명자는 전의 출원에 있어서, 각 데이터 드라이버 IC(13)에 있어서 클록 신호의 출력을 반전시킴으로써 듀티비의 오차가 누적되지 않는 집적 회로를 제안하고 있다(특허 출원 평2002-19518).

도 15는 전의 출원의 발명의 상세한 내용을 설명하는 도면이다. 이 도면에 도시한 바와 같이, 전의 출원의 집적 회로는 LCD 패널(10), 제어 회로(11), 게이트 드라이버(12) 및 데이터 드라이버 IC(16)로 구성되어 있다. 또한, 도 9의 경우와 비교해 보면, 데이터 드라이버 IC(13)가 데이터 드라이버 IC(16)로 치환되어 있고, 또한 각 데이터 드라이버 IC(16)에서 홀수번째의 IC에는 GND 신호가, 짝수번째의 IC에는 VDD 신호가 홀짝 전환 신호로서 입력되어 있다. 그 이외의 구성은 도 9의 경우와 동일하다.

도 16은 도 15에 도시하는 데이터 드라이버 IC(16)의 상세한 구성예를 도시하는 도면이다. 이 도면에 도시한 바와 같이, 데이터 드라이버 IC(16)는 입력 버퍼(60∼62), 인버터(63), 신호 반전 전환 회로(64), CLK 제어(65), DATA 제어(66), 내부 회로(67), 인버터(68), 신호 반전 전환 회로(69), 인버터(70) 및 출력 버퍼(71, 72)로 구성되어 있다.

다음에, 이상의 발명의 동작에 관해서 간단히 설명한다.

입력 버퍼(62)에는 그 접속 위치에 따라서 GND 신호 또는 VDD 신호가 입력되고 있기 때문에, 신호 반전 전환 회로(64, 69)는 입력되는 신호의 상태에 따라서 한쪽의 입력 단자를 선택한다.

도 17은 홀수번째에 접속되어 있는 데이터 드라이버 IC(16)의 접속 상태를 도시한 도면이다. 이 도면에 도시한 바와 같이, 홀수번째의 데이터 드라이버 IC(16)에서는 홀짝 전환 신호로서 GND 신호가 입력되고 있기 때문에, 신호 반전 전환 회로(64)는 입력 버퍼(60)의 출력을 선택하고, 또한 신호 반전 전환 회로(69)는인버터(68)의 출력을 선택하고 있다.

도 18은 짝수번째에 접속되고 있는 데이터 드라이버 IC(16)의 접속 상태를 도시한 도면이다. 이 도면에 도시한 바와 같이, 짝수번째의 데이터 드라이버 IC(16)에서는 홀짝 전환 신호로서 VDD 신호가 입력되고 있기 때문에, 신호 반전 전환 회로(64)는 인버터(63)의 출력을 선택하고, 또한 신호 반전 전환 회로(69)는 CLK 제어(65)의 출력을 선택하고 있다.

따라서, 홀수번째의 데이터 드라이버 IC(16)에서는, 입력된 클록 신호는 그대로의 상태로 CLK 제어(65)에 공급된 후, 인버터(68)에서 반전되어 출력된다.

또한, 짝수번째의 데이터 드라이버 IC(16)에서는, 입력된 클록 신호는 인버터(63)에 의해 반전된 상태로 CLK 제어(65)에 공급된 후, 그대로의 상태로 출력된다.

그 결과, 도 19에 도시한 바와 같이, 각 데이터 드라이버 IC(16)의 CLK 제어(65)를 경유함으로써 "H" 부분의 비율이 증대한 신호는 반전하여 출력되므로 듀티비의 오차가 상쇄되기 때문에, 복수의 데이터 드라이버 IC(16)를 경유한 경우라도 듀티비의 오차가 축적되는 것을 방지하는 것이 가능하게 된다.

그러나, 이러한 구성에서는 각 데이터 드라이버 IC(16)에 대하여 GND 신호 또는 VDD 신호를 공급할 필요가 있기 때문에 장치의 구성이 복잡해진다고 하는 문제점이 있었다.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 장치의 구조를 복잡하게 하지 않고, 듀티비의 오차의 축적이 없는 반도체 장치, 표시 장치 및 신호 전송 시스템을 제공하는 것을 목적으로 한다.

도 1은 본 발명의 동작 원리를 설명하기 위한 원리도.

도 2는 본 발명의 실시예의 구성예를 도시하는 도면.

도 3은 도 2에 도시하는 데이터 드라이버 IC의 상세한 구성예를 도시하는 도면.

도 4는 도 3에 도시하는 DATA 제어 회로의 상세한 구성예를 도시하는 도면.

도 5는 도 3에 도시하는 카운터의 상세한 구성예를 도시하는 도면.

도 6은 도 2에 도시하는 실시예의 동작을 설명하기 위한 타이밍도.

도 7은 클록 신호와 데이터 신호의 위상의 관계를 도시한 도면.

도 8은 도 2에 도시하는 각 데이터 드라이버 IC에 입력되는 클록 신호를 도시한 도면.

도 9는 캐스케이드 접속 구성을 갖는 종래의 액정 표시 장치의 일례를 도시한 도면.

도 10은 도 9에 도시하는 데이터 드라이버 IC의 상세한 구성예를 도시하는 도면.

도 11은 도 10에 도시하는 DATA 제어 회로의 상세한 구성예를 도시하는 도면.

도 12는 도 10에 도시하는 카운터의 상세한 구성예를 도시하는 도면.

도 13은 도 9에 도시하는 각 데이터 드라이버 IC에 입력되는 클록 신호를 도시한 도면.

도 14는 도 9에 도시하는 종래예의 동작을 설명하기 위해서 타이밍도.

도 15는 전의 출원의 발명의 구성예를 도시하는 도면.

도 16은 도 15에 도시하는 데이터 드라이버 IC의 상세한 구성예를 도시하는 도면.

도 17은 홀수번째에 접속된 데이터 드라이버 IC의 동작을 설명하기 위한 도면.

도 18은 짝수번째에 접속된 데이터 드라이버 IC의 동작을 설명하기 위한 도면.

도 19는 도 15에 도시하는 종래예의 동작을 설명하기 위한 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

10: LCD 패널

11: 제어 회로

12: 게이트 드라이버

15: 신호선

17: 데이터 드라이버 IC

99∼101: 반도체 장치

100a: 제1 입력 회로

100b: 제2 입력 회로

100c: 신호 처리 회로

100d: 제1 출력 회로

100e: 제2 출력 회로

120∼123: 입력 버퍼

124: 카운터

125: 클록 제어 회로

126: DATA 제어 회로

127: 래치 회로

128∼131: 출력 버퍼

132: 인버터

140: 입력 회로

141: 인버터

142, 143: DFF

144: 출력 회로

145, 146: 인버터

147∼149: NAND 게이트

150: 지연 회로

151, 152: 인버터

153, 154: D-LATCH

160-1∼160-n: DFF

161: DFF

본 발명에서는 상기 과제를 해결하기 위해서, 도 1에 도시하는 바와 같이, 외부로부터 공급된 제1 신호를 입력하는 제1 입력 회로(100a)와, 외부로부터 공급된 제2 신호를 상기 제1 입력 회로(100a)로부터 입력된 상기 제1 신호에 따라서 입력하는 제2 입력 회로(100b)와, 상기 제2 입력 회로(100b)로부터 입력된 상기 제2 신호에 기초하여 신호 처리를 행하는 신호 처리 회로(100c)와, 상기 제1 입력 회로(100a)로부터 입력된 상기 제1 신호를 반전하여 출력하는 제1 출력 회로(100d)와, 상기 제2 입력 회로(100b)로부터 입력된 상기 제2 신호를 소정량만큼 지연하여 출력하는 제2 출력 회로(100e)를 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.

여기서, 제1 입력 회로(100a)는 외부로부터 공급된 제1 신호를 입력한다. 제2 입력 회로(100b)는 외부로부터 공급된 제2 신호를 제1 입력 회로(100a)로부터 입력된 제1 신호에 따라서 입력한다. 신호 처리 회로(100c)는 제2 입력 회로(100b)로부터 입력된 제2 신호에 기초하여 신호 처리를 행한다. 제1 출력 회로(100d)는 제1 입력 회로(100a)로부터 입력된 제1 신호를 반전하여 출력한다. 제2 출력 회로(100e)는 제2 입력 회로(100b)로부터 입력된 제2 신호를 소정량만큼 지연하여 출력한다.

또한, 본 발명에서는 상기 과제를 해결하기 위해서, 표시 패널과, 상기 표시 패널의 게이트 버스 라인을 구동하는 게이트 드라이버와, 상기 표시 패널의 데이터버스 라인을 구동하는 캐스케이드 접속된 복수의 데이터 드라이버를 포함하는 표시 장치에 있어서, 상기 데이터 드라이버는 전단으로부터 공급된 제1 신호를 입력하는 제1 입력 회로와, 전단으로부터 공급된 제2 신호를 상기 제1 입력 회로로부터 입력된 상기 제1 신호에 따라서 입력하는 제2 입력 회로와, 상기 제2 입력 회로로부터 입력된 상기 제2 신호에 기초하여 신호 처리를 행하는 신호 처리 회로와, 상기 제1 입력 회로로부터 입력된 상기 제1 신호를 반전하여 출력하는 제1 출력 회로와, 상기 제2 입력 회로로부터 입력된 상기 제2 신호를 소정량만큼 지연하여 출력하는 제2 출력 회로를 포함하는 것을 특징으로 하는 표시 장치가 제공된다.

여기서, 표시 장치가 갖는 데이터 드라이버에 있어서, 제1 입력 회로는 외부로부터 공급된 제1 신호를 입력한다. 제2 입력 회로는 외부로부터 공급된 제2 신호를 제1 입력 회로로부터 입력된 제1 신호에 따라서 입력한다. 신호 처리 회로는 제2 입력 회로로부터 입력된 제2 신호에 기초하여 신호 처리를 행한다. 제1 출력 회로는 제1 입력 회로로부터 입력된 제1 신호를 반전하여 출력한다. 제2 출력 회로는 제2 입력 회로로부터 입력된 제2 신호를 소정량만큼 지연하여 출력한다.

또한, 본 발명에서는 상기 과제를 해결하기 위해서, 캐스케이드 접속된 복수의 반도체 장치를 포함하고, 입력된 신호를 순차적으로 전송하는 신호 전송 시스템에 있어서, 상기 각 반도체 장치는 전단으로부터 공급된 제1 신호를 입력하는 제1 입력 회로와, 전단으로부터 공급된 제2 신호를 상기 제1 입력 회로로부터 입력된 상기 제1 신호에 따라서 입력하는 제2 입력 회로와, 상기 제2 입력 회로로부터 입력된 상기 제2 신호에 기초하여 신호 처리를 행하는 신호 처리 회로와, 상기 제1입력 회로로부터 입력된 상기 제1 신호를 반전하여 출력하는 제1 출력 회로와, 상기 제2 입력 회로로부터 입력된 상기 제2 신호를 소정량만큼 지연하여 출력하는 제2 출력 회로를 포함하는 것을 특징으로 하는 신호 전송 시스템이 제공된다.

여기서, 신호 전송 시스템이 갖는 반도체 장치에 있어서, 제1 입력 회로는 외부로부터 공급된 제1 신호를 입력한다. 제2 입력 회로는 외부로부터 공급된 제2 신호를 제1 입력 회로로부터 입력된 제1 신호에 따라서 입력한다. 신호 처리 회로는 제2 입력 회로로부터 입력된 제2 신호에 기초하여 신호 처리를 행한다. 제1 출력 회로는 제1 입력 회로로부터 입력된 제1 신호를 반전하여 출력한다. 제2 출력 회로는 제2 입력 회로로부터 입력된 제2 신호를 소정량만큼 지연하여 출력한다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

도 1은 본 발명의 동작 원리를 설명하는 원리도이다. 이 도면에 도시한 바와 같이, 본 발명의 반도체 장치(100)는 반도체 장치(99, 101)와 캐스케이드 접속되어 있고, 전단의 반도체 장치(99)로부터 출력된 클록(CLK) 신호와 데이터(DATA) 신호를 입력하여 소정의 신호 처리를 실행한 후, 후단의 반도체 장치(101)에 대하여 클록 신호와 데이터 신호를 출력한다.

여기서, 반도체 장치(100)는 제1 입력 회로(100a), 제2 입력 회로(100b), 신호 처리 회로(100c), 제1 출력 회로(100d) 및 제2 출력 회로(100e)로 구성되어 있다.

여기서, 제1 입력 회로(100a)는 전단의 반도체 장치(99)로부터 공급된 제1 신호인 클록 신호를 입력한다.

제2 입력 회로(100b)는 전단의 반도체 장치(99)로부터 공급된 제2 신호인 데이터 신호를 제1 입력 회로(100a)로부터 입력된 제1 신호인 클록 신호에 따라서 입력한다.

신호 처리 회로(100c)는 제2 입력 회로(100b)로부터 입력된 제2 신호인 데이터 신호에 기초하여 신호 처리를 행한다.

제1 출력 회로(100d)는 제1 입력 회로(100a)로부터 입력된 제1 신호인 클록 신호를 반전하여 후단의 반도체 장치(101)에 출력한다.

제2 출력 회로(100e)는 제2 입력 회로(100b)로부터 입력된 제2 신호인 데이터 신호를 제1 신호인 클록 신호의 반사이클만큼 지연하여 후단의 반도체 장치(101)에 출력한다.

다음에, 이상의 원리도의 동작에 관해서 설명한다.

전단의 반도체 장치(99)로부터 출력된 클록 신호와 데이터 신호는 반도체 장치(100)의 제1 입력 회로(100a)와 제2 입력 회로(100b)에 각각 공급된다.

제1 입력 회로(100a)는 반도체 장치(99)로부터 출력된 클록 신호를 입력하여 신호 처리 회로(100c)와 제2 입력 회로(100b)에 각각 공급한다.

제2 입력 회로(100b)는 제1 입력 회로(100a)로부터 공급된 클록 신호에 동기하여 데이터 신호를 입력하여 신호 처리 회로(100c)와 제2 출력 회로(100e)에 각각 공급한다.

신호 처리 회로(100c)는 제1 입력 회로(100a)로부터 공급된 클록 신호에 동기하여 제2 입력 회로(100b)로부터 공급된 데이터 신호를 취득하여 소정의 처리를실행한다. 또한, 클록 신호에 관해서는 제1 출력 회로(100d)에 공급한다.

제1 출력 회로(100d)는 신호 처리 회로(100c)로부터 공급된 클록 신호를 반전하여 출력한다. 그 결과, 입력된 클록 신호에 비교해서 위상이 180도 다른 클록 신호가 후단의 반도체 장치(101)에 공급된다.

한편, 제2 출력 회로(100e)는 제2 입력 회로(100b)로부터 공급된 데이터 신호를 클록 신호의 반사이클(180도)만큼 지연하여 출력한다. 그 결과, 입력된 데이터 신호에 비교해서 위상이 클록 신호의 반사이클의 180도만큼 다른 데이터 신호가 후단의 반도체 장치(101)에 출력된다.

그런데, 제1 출력 회로(100d)에 의해 입력된 클록 신호가 반전되어 출력되기 때문에, 도 19에 도시하는 경우와 같이 "H" 부분의 비율이 증대한 클록 신호가 반전되어 "L" 부분으로 변환되어 출력되기 때문에, 듀티비의 오차가 누적되는 것을 방지할 수 있다.

또한, 제2 출력 회로(100e)에 의해 데이터 신호를 클록 신호의 반사이클만큼 지연하여 출력하도록 했기 때문에, 반전된 클록 신호(180도만큼 위상이 다른 신호)와 동기를 취할 수 있게 된다. 따라서, 도 16에 도시하는 전의 출원의 발명과 같이 신호 반전 전환 회로(64, 69)를 설치할 필요가 없어지며, 또한, 접속 순위에 따라서 GND 신호 또는 VDD 신호를 입력할 필요가 없어진다.

그 결과, 회로의 구성을 간이화하는 것이 가능해지는 동시에, 클록 신호의 듀티비에 누적적인 오차가 축적하는 것을 방지할 수 있다.

다음에, 본 발명의 실시예에 관해서 설명한다.

도 2는 본 발명의 실시예의 구성예를 도시하는 도면이다. 이 실시예는 LCD 패널(10), 제어 회로(11), 게이트 드라이버(12), 데이터 드라이버 IC(17) 및 신호선(15)으로 구성되어 있다.

여기서, LCD 패널(10)에는 도시하지 않은 트랜지스터를 포함하는 화소가 종횡으로 배치되어, 게이트 드라이버(12)로부터 가로 방향으로 연장되는 게이트 버스 라인이 각 화소의 트랜지스터 게이트에 접속되고, 데이터 드라이버 IC(17)로부터 세로 방향으로 연장되는 데이터 버스 라인이 트랜지스터를 통해 각 화소의 콘덴서에 접속된다.

LCD 패널(10)에 데이터를 표시할 때에는 게이트 드라이버(12)에 의해 게이트 버스 라인을 1라인씩 순차적으로 구동하여 1라인분의 트랜지스터를 도통 상태로 하여, 도통된 트랜지스터를 통해 데이터 드라이버 IC(17)로부터 각 화소에 가로 1라인분의 데이터를 일제히 기록한다.

제어 회로(11)는 게이트 드라이버(12)와 데이터 드라이버 IC(17)를 제어하여, LCD 패널(10)에 대한 데이터 표시를 행하기 위한 회로이다. 이 제어 회로(11)로부터 출력된 신호는 데이터 드라이버 IC(17)를 통해 다음단의 데이터 드라이버 IC(17)에 공급되고, 이후 순차적으로 각 단의 데이터 드라이버 IC(17)로부터 다음단의 데이터 드라이버 IC(17)에 신호가 공급된다.

데이터 드라이버 IC(17)는 캐스케이드 접속되어 있으며, 제어 회로(11)로부터 공급된 데이터 중 표시 대상이 되는 데이터를 클록 신호에 동기하여 래치하여 LCD 패널(10)에 공급하는 동시에 다음 데이터 드라이버 IC(17)에 공급한다.

도 3은 데이터 드라이버 IC(17)의 상세한 구성예를 도시하는 도면이다. 이 도면에 도시한 바와 같이, 데이터 드라이버 IC(17)는 입력 버퍼(120∼123), 카운터(124), 클록 제어 회로(125), DATA 제어 회로(126), 래치 회로(127), 출력 버퍼(128∼131) 및 인버터(132)로 구성되어 있다.

여기서, 입력 버퍼(120)에는 스타트 신호가 입력된다. 입력 버퍼(121)에는 클록 신호가 입력된다. 입력 버퍼(122)에는 리셋 신호가 입력된다. 입력 버퍼(123)는 데이터 신호가 입력된다.

카운터(124)는 클록 제어 회로(125)로부터 출력되는 클록 신호를 카운트하여, 소정의 카운트치가 된 경우에는 출력 버퍼(128)에 공급하고 있는 스타트 신호를 액티브의 상태로 한다.

클록 제어 회로(125)는 클록 신호, 스타트 신호 및 리셋 신호에 따라서 카운터(124), DATA 제어 회로(126) 및 래치 회로(127)를 제어하는 동시에, 인버터(132)에 클록 신호를 공급한다.

DATA 제어 회로(126)는 입력 버퍼(123)를 통해 입력된 데이터 신호를 클록 제어 회로(125)로부터 공급되는 클록 신호에 동기하여 래치하여, 래치 회로(127)에 공급한다.

래치 회로(127)는 DATA 제어 회로(126)로부터 공급된 데이터 신호를 래치하여 LCD 패널(10)에 공급한다.

출력 버퍼(128)는 카운터(124)로부터 출력된 스타트 신호를 다음 데이터 드라이버 IC(17)에 공급한다.

출력 버퍼(129)는 인버터(132)로부터 출력된 반전된 클록 신호를 다음 데이터 드라이버 IC(17)에 공급한다.

출력 버퍼(130)는 입력 버퍼(122)로부터 입력된 리셋 신호를 다음 데이터 드라이버 IC(17)에 공급한다.

출력 버퍼(131)는 DATA 제어 회로(126)로부터 출력된 데이터 신호를 다음 데이터 드라이버 IC(17)에 공급한다.

도 4는 DATA 제어 회로(126)의 상세한 구성예를 도시하는 도면이다. 이 도면에 도시한 바와 같이, DATA 제어 회로(126)는 파선으로 둘러싸여 표시되고 있는 입력 회로(140), 지연 회로(150) 및 출력 회로(144)로 구성되며, 데이터 신호를 클록 신호의 상승 엣지 및 하강 엣지에 동기하여 래치하여 LCD 패널(10)에 공급하는 동시에, 래치된 이들 신호를 지연한 후, 다시 합성하여 출력한다.

여기서, 입력 회로(140)는 인버터(141) 및 DFF(142, 143)로 구성되어 있으며, DFF(142)는 클록 신호의 하강 엣지에 동기하고, DFF(143)는 클록 신호의 상승 엣지에 동기하여 데이터 신호를 래치하여, 래치 회로(127)와 지연 회로(150)에 공급한다.

지연 회로(150)는 인버터(151, 152) 및 D-LATCH(153, 154)로 구성되어 있으며, D-LATCH(153)는 클록 신호의 상승 엣지에 동기하여 DFF(142)의 출력을 래치하고, D-LATCH(154)는 클록 신호의 하강 엣지에 동기하여 DFF(143)의 출력을 래치하여, 래치 회로(127)와 출력 회로(144)에 공급한다.

출력 회로(144)는 인버터(145, 146) 및 NAND 게이트(147∼149)로 구성되며, D-LATCH(153, 154)로부터 출력된 데이터 신호를 클록 신호에 동기하여 합성하여, 출력한다.

도 5는 카운터(124)의 상세한 구성예를 도시하는 도면이다. 이 도면에 도시한 바와 같이, 카운터(124)는 DATA 신호의 취득에 필요한 CLK수n+1개의 DFF(160-1∼160-n, 161)로 이루어지는 시프트 레지스터로 구성되며, 다음단의 IC에 전단으로부터의 클록 신호와 데이터 신호를 취득 시작하는 타이밍을 통지하는 기능을 가지고 있다.

다음에, 본 발명의 실시예의 동작에 관해서 설명한다.

제어 회로(11)에 영상 신호가 입력되면, 제어 회로(11)는 리셋 신호를 출력하여, 데이터 드라이버 IC(17)에 공급한다.

그 결과, 초단(도면 중 좌단)의 데이터 드라이버 IC(17)는 이 신호를 입력 버퍼(122)를 통해 판독하여, 클록 제어 회로(125) 및 카운터(124)를 리셋한 후, 출력 버퍼(130)를 통해 다음 데이터 드라이버 IC(17)에 공급한다. 그 결과, 데이터 드라이버 IC(17)가 차례로 리셋되게 된다.

계속해서, 제어 회로(11)로부터 클록 신호 및 데이터 신호가 출력되면, 초단의 데이터 드라이버 IC(17)는 입력 버퍼(121) 및 입력 버퍼(123)를 통해 이들 신호를 판독하여(도 6의 (A), (B) 참조), 클록 제어 회로(125) 및 DATA 제어 회로(126)에 각각 공급한다.

제어 회로(11)로부터 스타트 신호가 입력 버퍼(120)에 공급되면, DATA 제어 회로(126)의 DFF(143)는 클록 신호의 상승 엣지에 동기하여 데이터 신호를 래치하여, A 신호(도 6의 (C) 참조)로서 D-LATCH(154)에 출력한다.

한편, DFF(142)는 클록 신호의 하강 엣지에 동기하여 데이터 신호를 래치하여, B 신호(도 6의 (D) 참조)로서 D-LATCH(153)와 래치 회로(127)에 출력한다.

D-LATCH(153)는 DFF(142)의 출력을 클록 신호의 상승 엣지에 동기하여 래치함으로써 클록 신호의 반사이클만큼 지연하여, 출력 회로(144)에 D 신호(도 6의 (F) 참조)로서 공급한다.

D-LATCH(154)도 마찬가지로, DFF(143)의 출력을 클록 신호의 하강 엣지에 동기하여 래치함으로써 클록 신호의 반사이클만큼 지연하여, 출력 회로(144)에 C 신호(도 6의 (E) 참조)로서 공급한다.

출력 회로(144)는 D-LATCH(153) 및 D-LATCH(154)로부터 출력된 신호를 클록 신호에 동기하여 합성하여, 출력 버퍼(131)에 공급한다.

래치 회로(127)는 DATA 제어 회로(126)로부터 공급된 데이터 신호를 래치하여, LCD 패널(10)에 공급한다. 그 결과, LCD 패널(10)에는 해당 데이터 드라이버 IC(17)에 분담되어 있는 화상 데이터가 공급되게 된다.

카운터(124)는 리셋 신호에 의해서 리셋된 후, 클록 신호를 카운트하여, 클록 신호의 n사이클이 경과한 경우에는 출력 버퍼(128)에 공급하는 스타트 신호를 "H"의 상태로 한다.

클록 제어 회로(125)로부터 출력된 클록 신호는 인버터(132)에 의해서 반전되어, 출력 버퍼(129)에 공급된다.

출력 버퍼(129) 및 출력 버퍼(131)는 인버터(132)에 의해 반전된 클록 신호 및 데이터 신호를 다음 데이터 드라이버 IC(17)에 출력한다(도 6의 (G), (H) 참조).

여기서, 이 데이터 출력 신호(도 6의 (G) 참조)는 데이터 입력 신호(도 6의 (B) 참조)에 비교해 보면 위상이 클록 신호의 반사이클만큼 지연하고 있는 것을 알 수 있다. 또한, 클록 신호는 입력된 신호가 인버터(132)에 의해 반전되어 출력되기 때문에 위상이 180도 다르다.

도 7은 클록 신호와 데이터 신호의 위상 관계를 도시한 도면이다. 이 도면에서는 클록 "1"∼"10"이 입력되는 동시에, 데이터 "A"∼"H"가 입력되고 있다. 또한, 데이터 "A"는 클록 "1"에 동기하여 입력되고 있다.

도 7의 (A)에 도시하는 스타트 입력 신호가 "H"의 상태가 되면 클록 "1"(도 7의 (B) 참조)에 동기하여 데이터 "A"(도 7의 (C) 참조)가 입력된다. 전술한 바와 같이, 클록 신호는 인버터(132)에 의해 반전되어 출력되기 때문에 클록 출력 신호는 도 7의 (E)에 도시한 바와 같이 클록 "1"이 반전되어 "L"의 상태가 되어 출력된다.

한편, 데이터 신호는 지연 회로(150)에 의해서 클록 신호의 반사이클만큼 지연되어 출력되기 때문에, 도 7의 (F)에 도시한 바와 같이 데이터 "A"와 클록 "1" 및 "2"의 사이의 "H" 부분에 동기하여 출력된다. 따라서, 데이터 신호와 클록 신호의 위상은 입력되었을 때와 동일한 상태를 유지하여 다음단의 데이터 드라이버IC(17)에 공급되게 된다.

도 8은 각 데이터 드라이버 IC(17)에 입력되는 데이터 신호의 위상의 관계를 도시한 도면이다. 이 도면에 있어서 도 8의 (A)∼(J)는 1단째∼10단째의 데이터 드라이버 IC(17)(도 2에서는 1단째∼4단째만을 도시하고 있음)에 입력되는 클록 신호를 도시하고 있다. 이 도면에 도시한 바와 같이, 본 발명의 실시예에 따르면 각 데이터 드라이버 IC(17)에 있어서 클록 신호를 반전하여 출력하도록 했기 때문에, 듀티비의 오차가 누적되는 것을 방지할 수 있다.

또한, 도 11에 도시하는 종래의 DATA 제어 회로에서는 DFF(42, 43)의 출력 신호를 각각 래치함으로써 상승 및 하강 엣지에 동기하여 중첩되어 있는 정보를 추출하고 있었다. 그러나, 이러한 방법에서는 도 13에 도시한 바와 같이, 클록 신호의 하강으로부터 다음의 상승까지의 기간밖에 래치 회로(127)가 데이터를 래치하기 위한 타이밍 마진을 확보할 수 없기 때문에, 해상도가 높아진 경우에는 정상적으로 데이터를 취득할 수 없는 등의 문제가 발생하였다.

그러나, 본 발명의 실시예에서는 도 4에 도시한 바와 같이, 상승 엣지에 관해서는 D-LATCH(154)의 출력(C 신호)을, 또한 하강 엣지에 관해서는 종래와 같이 DFF(142)의 출력(B 신호)을 이용하도록 하고 있다. 그 결과, 도 6에 도시한 바와 같이, 클록 신호의 하강 엣지로부터 다음 하강 엣지까지의 기간을 타이밍 마진으로서 확보할 수 있기 때문에, 화면의 해상도가 향상한 경우라도 데이터를 정확히 래치하는 것이 가능하게 된다.

또한, 이상의 실시예에서는 D-LATCH(153, 154)를 이용하여 데이터 신호를 지연하도록 했지만, 딜레이 라인을 이용하여 지연하는 것도 가능하다.

또한, 이상의 실시예에서는 LCD 패널을 예를 들어 설명했지만, 그 밖의 표시 장치[예컨대, PDP(Plasma Display Panel) 등]에 대해서도 본 발명을 적용하는 것이 가능하다.

또한, LCD 등의 표시 장치뿐만 아니라, 캐스케이드 접속된 반도체 장치 사이에서 신호를 전송하는 전송 시스템에 본 발명을 적용하는 것이 가능하다.

또한, 이상의 실시예에 도시하는 회로는 단지 일례이며, 본 발명이 이러한 회로로만 한정되는 것은 아니다.

(부기 1) 외부로부터 공급된 제1 신호를 입력하는 제1 입력 회로와,

외부로부터 공급된 제2 신호를 상기 제1 입력 회로로부터 입력된 상기 제1 신호에 따라서 입력하는 제2 입력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호에 기초하여 신호 처리를 행하는 신호 처리 회로와,

상기 제1 입력 회로로부터 입력된 상기 제1 신호를 반전하여 출력하는 제1 출력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호를 소정량만큼 지연하여 출력하는 제2 출력 회로

를 포함하는 것을 특징으로 하는 반도체 장치.

(부기 2) 상기 제1 신호는 클록 신호이고,

상기 제2 신호는 데이터 신호이며,

상기 제2 출력 회로는 상기 클록 신호의 반사이클만큼 상기 데이터 신호를 지연하여 출력하는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.

(부기 3) 상기 제2 출력 회로는 상기 데이터 신호를 래치 회로를 이용하여 지연하는 것을 특징으로 하는 부기 2에 기재한 반도체 장치.

(부기 4) 상기 데이터 신호는 상기 클록 신호의 상승 및 하강 엣지에 대응하는 위치에 일조의 정보가 중첩되어 있고,

상기 신호 처리 회로는 상기 일조의 정보 중 먼저 입력되는 정보에 관해서는 상기 래치 회로에 의해서 지연된 데이터 신호로부터 취득하고, 후에 입력되는 정보에 관해서는 상기 래치 회로에 의해서 지연되기 전의 데이터 신호로부터 취득하는 것을 특징으로 하는 부기 3에 기재한 반도체 장치.

(부기 5) 상기 데이터 신호의 취득을 나타내는 스타트 신호를 입력하는 제3 입력 회로와,

상기 제3 입력 회로로부터 입력된 상기 스타트 신호를 상기 클록 신호의 상기 데이터 신호의 취득에 필요한 사이클수만큼 지연하여 출력하는 제3 출력 회로를 더 포함하는 것을 특징으로 하는 부기 2에 기재한 반도체 장치.

(부기 6) 상기 제1 및/또는 제2 출력 회로는 딜레이 라인에 의해서 상기 데이터 신호를 지연하는 것을 특징으로 하는 부기 2에 기재한 반도체 장치.

(부기 7) 표시 패널과, 상기 표시 패널의 게이트 버스 라인을 구동하는 게이트 드라이버와, 상기 표시 패널의 데이터 버스 라인을 구동하는 캐스케이드 접속된 복수의 데이터 드라이버를 포함하는 표시 장치에 있어서,

상기 데이터 드라이버는,

전단으로부터 공급된 제1 신호를 입력하는 제1 입력 회로와,

전단으로부터 공급된 제2 신호를 상기 제1 입력 회로로부터 입력된 상기 제1 신호에 따라서 입력하는 제2 입력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호를 소정량만큼 지연하여 출력하는 제2 출력 회로를 포함하는 것을 특징으로 하는 표시 장치.

(부기 8) 상기 제1 신호는 클록 신호이고,

상기 제2 신호는 데이터 신호이며,

상기 제2 출력 회로는 상기 클록 신호의 반사이클만큼 상기 데이터 신호를 지연하여 출력하는 것을 특징으로 하는 부기 7에 기재한 표시 장치.

(부기 9) 상기 제2 출력 회로는 상기 데이터 신호를 래치 회로를 이용하여 지연하는 것을 특징으로 하는 부기 8에 기재한 표시 장치.

(부기 10) 상기 데이터 신호는 상기 클록 신호의 상승 및 하강 엣지에 대응하는 위치에 일조의 정보가 중첩되어 있고,

상기 신호 처리 회로는 상기 일조의 정보 중 먼저 입력되는 정보에 관해서는 상기 래치 회로에 의해서 지연된 데이터 신호로부터 취득하고, 후에 입력되는 정보에 관해서는 상기 래치 회로에 의해서 지연되기 전의 데이터 신호로부터 취득하는 것을 특징으로 하는 부기 9에 기재한 표시 장치.

(부기 11) 상기 데이터 신호의 취득을 나타내는 스타트 신호를 입력하는 제3 입력 회로와,

상기 제3 입력 회로로부터 입력된 상기 스타트 신호를 상기 클록 신호의 상기 데이터 신호의 취득에 필요한 사이클수만큼 지연하여 출력하는 제3 출력 회로를 더 포함하는 것을 특징으로 하는 부기 8에 기재한 표시 장치.

(부기 12) 상기 제1 및/또는 제2 출력 회로는 딜레이 라인에 의해서 상기 데이터 신호를 지연하는 것을 특징으로 하는 부기 8에 기재한 표시 장치.

(부기 13) 캐스케이드 접속된 복수의 반도체 장치를 포함하고, 입력된 신호를 순차적으로 전송하는 신호 전송 시스템에 있어서,

상기 각 반도체 장치는,

전단으로부터 공급된 제1 신호를 입력하는 제1 입력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호를 소정량만큼 지연하여 출력하는 제2 출력 회로를 포함하는 것을 특징으로 하는 신호 전송 시스템.

이상 설명한 바와 같이 본 발명에서는 캐스케이드 접속되어 사용되는 반도체 장치에 있어서, 외부로부터 공급된 제1 신호에 관해서는 반전하여 출력하고, 마찬가지로 외부로부터 공급된 제2 신호에 관해서는 소정량만큼 지연하여 출력하도록 했기 때문에, 제1 신호에 대하여 듀티비의 오차가 누적되는 것을 방지할 수 있다.

또한, 본 발명에서는 캐스케이드 접속된 복수의 데이터 드라이버를 갖는 표시 장치에 있어서, 전단으로부터 공급되는 제1 신호에 관해서는 반전하여 출력하고, 마찬가지로 외부로부터 공급된 제2 신호에 관해서는 소정량만큼 지연하여 출력하도록 했기 때문에, 제1 신호에 대하여 듀티비의 오차가 누적되어, 표시되는 화상의 퀄리티가 저하하는 것을 방지할 수 있다.

또한, 본 발명에서는 캐스케이드 접속된 복수의 반도체 장치를 갖는 신호 전송 시스템에 있어서, 전단으로부터 공급되는 제1 신호에 관해서는 반전하여 출력하고, 마찬가지로 외부로부터 공급된 제2 신호에 관해서는 소정량만큼 지연하여 출력하도록 했기 때문에, 제1 신호에 대하여 듀티비의 오차가 누적되어, 전송되는 신호의 퀄리티가 저하하는 것을 방지할 수 있다.

Claims

외부로부터 공급된 제1 신호를 입력하는 제1 입력 회로와,

외부로부터 공급된 제2 신호를 상기 제1 입력 회로로부터 입력된 상기 제1 신호에 따라서 입력하는 제2 입력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호에 기초하여 신호 처리를 행하는 신호 처리 회로와,

상기 제1 입력 회로로부터 입력된 상기 제1 신호를 반전하여 출력하는 제1 출력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호를 소정량만큼 지연하여 출력하는 제2 출력 회로

를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 제1 신호는 클록 신호이고,

상기 제2 신호는 데이터 신호이며,

상기 제2 출력 회로는 상기 클록 신호의 반사이클만큼 상기 데이터 신호를 지연하여 출력하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 제2 출력 회로는 상기 데이터 신호를 래치 회로를 이용하여 지연하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서,

상기 데이터 신호는 상기 클록 신호의 상승 및 하강 엣지에 대응하는 위치에 일조의 정보가 중첩되어 있고,

상기 신호 처리 회로는 상기 일조의 정보 중 먼저 입력되는 정보에 관해서는 상기 래치 회로에 의해서 지연된 데이터 신호로부터 취득하고, 후에 입력되는 정보에 관해서는 상기 래치 회로에 의해서 지연되기 전의 데이터 신호로부터 취득하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서,

상기 데이터 신호의 취득을 나타내는 스타트 신호를 입력하는 제3 입력 회로와,

상기 제3 입력 회로로부터 입력된 상기 스타트 신호를 상기 클록 신호의 상기 데이터 신호의 취득에 필요한 사이클수만큼 지연하여 출력하는 제3 출력 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
표시 패널과, 상기 표시 패널의 게이트 버스 라인을 구동하는 게이트 드라이버와, 상기 표시 패널의 데이터 버스 라인을 구동하는 캐스케이드 접속된 복수의데이터 드라이버를 포함하는 표시 장치에 있어서,

상기 데이터 드라이버는,

전단으로부터 공급된 제1 신호를 입력하는 제1 입력 회로와,

전단으로부터 공급된 제2 신호를 상기 제1 입력 회로로부터 입력된 상기 제1 신호에 따라서 입력하는 제2 입력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호에 기초하여 신호 처리를 행하는 신호 처리 회로와,

상기 제1 입력 회로로부터 입력된 상기 제1 신호를 반전하여 출력하는 제1 출력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호를 소정량만큼 지연하여 출력하는 제2 출력 회로를 포함하는 것을 특징으로 하는 표시 장치.
제6항에 있어서,

상기 제1 신호는 클록 신호이고,

상기 제2 신호는 데이터 신호이며,

상기 제2 출력 회로는 상기 클록 신호의 반사이클만큼 상기 데이터 신호를 지연하여 출력하는 것을 특징으로 하는 표시 장치.
제7항에 있어서,

상기 제2 출력 회로는 상기 데이터 신호를 래치 회로를 이용하여 지연하는것을 특징으로 하는 표시 장치.
제8항에 있어서,

상기 데이터 신호는 상기 클록 신호의 상승 및 하강 엣지에 대응하는 위치에 일조의 정보가 중첩되어 있고,

상기 신호 처리 회로는 상기 일조의 정보 중 먼저 입력되는 정보에 관해서는 상기 래치 회로에 의해서 지연된 데이터 신호로부터 취득하고, 후에 입력되는 정보에 관해서는 상기 래치 회로에 의해서 지연되기 전의 데이터 신호로부터 취득하는 것을 특징으로 하는 표시 장치.
캐스케이드 접속된 복수의 반도체 장치를 포함하고, 입력된 신호를 순차적으로 전송하는 신호 전송 시스템에 있어서,

상기 각 반도체 장치는,

전단으로부터 공급된 제1 신호를 입력하는 제1 입력 회로와,

전단으로부터 공급된 제2 신호를 상기 제1 입력 회로로부터 입력된 상기 제1 신호에 따라서 입력하는 제2 입력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호에 기초하여 신호 처리를 행하는 신호 처리 회로와,

상기 제1 입력 회로로부터 입력된 상기 제1 신호를 반전하여 출력하는 제1 출력 회로와,

상기 제2 입력 회로로부터 입력된 상기 제2 신호를 소정량만큼 지연하여 출력하는 제2 출력 회로를 포함하는 것을 특징으로 하는 신호 전송 시스템.