JPH05264962A

JPH05264962A - 液晶表示駆動回路

Info

Publication number: JPH05264962A
Application number: JP4063398A
Authority: JP
Inventors: Mitsuo Mori; 光雄森
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1992-03-19
Filing date: 1992-03-19
Publication date: 1993-10-15

Abstract

(57)【要約】【目的】本発明は、集積化された液晶ドライバーＩＣ
を複数個シリアル接続して液晶パネルに液晶表示を行う
場合に、電力消費量を低減できると共にノイズによる誤
動作を防止することのできる液晶表示駆動回路を提供す
ることを目的とする。【構成】本発明によれば、集積化された液晶表示駆動
回路を液晶パネルの水平ドット数に対応して複数個シリ
アルに接続し、液晶パネルにビデオ信号の表示を行う場
合、シフト動作の終了したシフトレジスタ手段を含む液
晶表示駆動回路にクロック信号が印加されるのをゲート
手段(９)(10)(11)によって禁止でき、また、シフトレジ
スタ手段の入力にノイズが印加されるのを第１のフリッ
プフロップ手段(７)をリセットすることによって防止で
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示駆動回路に関
する。

【０００２】

【従来の技術】一般に、我々が画像、文字等を観る為に
使用される液晶パネルは、硝子等の透明の２枚の絶縁板
の僅かな隙間に液晶を介在させ、この液晶に所定の電位
差を与えて液晶分子をある一方向に配向させた状態で、
２枚の絶縁板に光を透過させることによって、表示が可
能となっている。詳しくは、一方の絶縁板の対抗面に
は、液晶パネルの垂直ドット数ｍに対応したｍ本のＸ軸
電極が配置され、他方の絶縁板の対抗面には、液晶パネ
ルの水平ドット数ｎに対応したｎ本のＹ軸電極がＸ軸電
極に直交して配置されており、このＸ軸電極及びＹ軸電
極の交点が液晶パネルのドット(ｍ×ｎ)に対応してい
る。また、液晶パネルの各ドットに対応するＸ軸電極及
びＹ軸電極の各交点には、電位差を保持するためのコン
デンサが設けられると共に電位差を生じさせるためのス
イッチングＭＯＳトランジスタが対応付けられている。
例えば、各Ｘ軸電極において、液晶パネルの各水平ドッ
トに対応するスイッチングＭＯＳトランジスタのゲート
は共通接続されており、各Ｙ軸電極において、液晶パネ
ルの各垂直ドットに対応するスイッチングＭＯＳトラン
ジスタのドレイン・ソース路はシリアルに接続されてい
る。そして、選択されたＸ軸電極に存在するスイッチン
グＭＯＳトランジスタのドレイン・ソース路に、液晶ド
ライバーからのｍ個の出力がパラレルに印加されて、所
定のスイッチングＭＯＳトランジスタがオンすると、オ
ンしたスイッチングＭＯＳトランジスタが存在するドッ
ト位置の液晶分子のみが２枚の絶縁板の垂直方向に配向
し、これより２枚の絶縁板に光を照射すると、オンした
スイッチングＭＯＳトランジスタのドット位置のみ光が
透過することになり、これによって所定の液晶表示が行
われることになる。

【０００３】ここで、液晶パネルをビデオ信号の表示に
使用する場合、液晶ドライバーには、ｍ個の出力に対応
したｍ個の出力回路、及びｍ個の出力回路に対応したｍ
個のラッチ回路から成るシフトレジスタが設けられてお
り、ｍ個のラッチ回路はビデオ信号の各水平走査毎に発
生するパルスを所定周波数のクロック信号に同期して順
次ラッチしてシフトするように構成されている。例え
ば、ある１水平走査を考えた場合、ｍ個の出力回路は、
ｍ個のラッチ回路のラッチパルスによって１水平走査分
のビデオ信号をまずサンプリングし、次の１水平走査時
のビデオ信号を同様にサンプリングしている最中に前の
１水平走査分のビデオ信号を出力するように構成されて
いる。こうしてサンプリングされた１水平走査毎のビデ
オ信号を繰り返し出力して所定のスイッチングＭＯＳト
ランジスタをオンすることによって、ビデオ信号が液晶
パネルに表示されることになる。

【０００４】

【発明が解決しようとする課題】上記した様な、液晶パ
ネルにビデオ信号を表示するための液晶ドライバーは一
般に集積化されており、この液晶ドライバーの出力端子
数は集積化規模に応じて所定数に限定されている。例え
ば、液晶ドライバーの出力端子数が液晶パネルの水平ド
ット数ｎに満たない場合、液晶ドライバーを水平ドット
数ｎに対応する個数だけシリアル接続し、即ちシフトレ
ジスタを構成するラッチ回路をｎ個分シリアル接続して
使用しなければならない。

【０００５】しかしながら、この場合、クロック信号は
シフトレジスタに共通に印加される為、パルスを入力す
る側のラッチ回路がパルスのラッチ動作を既に終了して
いるにも関わらず、このラッチ回路はクロック信号が印
加される度に不要なラッチ動作を繰り返し実行してしま
うことになる。言い替えれば、集積化された液晶ドライ
バーを複数個シリアル接続して液晶パネルに液晶表示を
行う場合、前段の集積回路内部のラッチ回路がパルスの
ラッチ動作を終了しているにも関わらず、前段の集積回
路はクロック信号によって不要な動作を強いられること
になる。従って、不要な動作によって電力消費量が増大
する問題点があった。また、ビデオ信号の各水平走査毎
に発生するパルスが印加されるシフトレジスタの入力に
は、何らかのノイズを遮断するための工夫がなく、これ
より、ノイズがシフトレジスタに印加された時に液晶ド
ライバーが誤動作して液晶パネルに正しい画像を表示で
きなくなる問題点があった。

【０００６】そこで、本発明は、集積化された液晶ドラ
イバーＩＣを複数個シリアル接続して液晶パネルに液晶
表示を行う場合に、電力消費量を低減できると共にノイ
ズによる誤動作を防止することのできる液晶表示駆動回
路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、Ｘ軸電極及びＹ軸電極を有する液晶パネルを表示
駆動する液晶表示駆動回路において、前記液晶パネルに
画像を表示するためのビデオ信号の各水平走査毎に発生
するスタートパルスによってセットされる第１のフリッ
プフロップ手段と、前記第１のフリップフロップ手段の
セット出力によってセットされる第２のフリップフロッ
プ手段と、前記第２のフリップフロップ手段のセット出
力によってクロック信号の通過を許可するゲート手段
と、前記第１のフリップフロップ手段の出力を、前記ゲ
ート手段の出力の立ち上がり及び立ち下がりに同期して
順次シフトする複数ビットのシフトレジスタ手段と、前
記シフトレジスタ手段の各ビットに対応して設けられ、
第１の期間に前記シフトレジスタ手段の各ビット出力に
基づいて前記ビデオ信号をサンプリングし、第２の期間
にサンプリングされたビデオ信号を出力する出力手段
と、前記シフトレジスタ手段の中間ビット出力によって
セットされた時のセット出力によって前記第１のフリッ
プフロップ手段をリセットし、前記スタートパルス直前
に発生する制御パルスによってリセットされる第３のフ
リップフロップ手段と、前記シフトレジスタ手段の最終
ビット出力を前記クロック信号に同期してラッチした時
のラッチ出力によって前記第２のフリップフロップ手段
をリセットする第４のフリップフロップ手段と、を備
え、前記スタートパルスの発生後にノイズが前記シフト
レジスタに印加されるのを防止すると共に、前記シフト
レジスタの最終ビット出力の発生後に前記クロック信号
が前記シフトレジスタに印加されるのを防止した点であ
る。

【０００８】

【作用】本発明によれば、集積化された液晶表示駆動回
路を液晶パネルの水平ドット数に対応して複数個シリア
ルに接続し、液晶パネルにビデオ信号の表示を行う場
合、シフト動作の終了したシフトレジスタ手段を含む液
晶表示駆動回路にクロック信号が印加されるのをゲート
手段によって禁止でき、また、シフトレジスタ手段の入
力にノイズが印加されるのを第１のフリップフロップ手
段をリセットすることによって防止できる。

【０００９】

【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の液晶表示駆動回路の要部を示す図で
あり、図４はその各部波形を示すタイミングチャートで
ある。図１において、端子(１)(２)(３)には各々同一周
波数で位相が６０度づつずれたクロック信号ＣＰ１，Ｃ
Ｐ２，ＣＰ３が印加される。端子(４)にはビデオ信号の
各水平走査毎に発生するスタートパルスＳＨが印加され
る。(５)はスタートパルスＳＨ及びインバータ(６)を介
したクロック信号ＣＰ１の反転信号が印加されるＡＮＤ
ゲートであり、該ＡＮＤゲート(５)はクロック信号ＣＰ
１のＬ(ローレベル)期間にスタートパルスＳＨの通過を
許可し、パルスＳＨ’を出力する。(７)はＲＳフリップ
フロップ(第１のフリップフロップ手段)であり、ＡＮＤ
ゲート(５)から得られるＨ(ハイレベル)となったパルス
ＳＨ’によってセットされた時にＨの出力信号Ａを出力
する。(８)はＲＳフリップフロップ(第２のフリップフ
ロップ手段)であり、ＲＳフリップフロップ(７)から出
力されたＨの出力信号Ａによってセットされた時にＨの
出力信号Ｂを出力する。(９)はクロック信号ＣＰ１及び
出力信号Ｂが印加されるＡＮＤゲート(ゲート手段)であ
り、該ＡＮＤゲート(９)は出力信号ＢのＨ期間にクロッ
ク信号ＣＰ１の通過を許可し、クロック信号ＴＣＰ１を
出力する。同様に、(10)(11)は各々出力信号ＢのＨ期間
にクロック信号ＣＰ２，ＣＰ３の通過を許可するＡＮＤ
ゲート(ゲート手段)であり、クロック信号ＴＣＰ２，Ｔ
ＣＰ３を出力する。ラッチ回路Ｌ１，Ｌ４，・・・・Ｌ１１
５，Ｌ１１８はシフトレジスタを構成し、ＡＮＤゲート
(９)から出力されたクロック信号ＴＣＰ１に同期して出
力信号Ａのシフト動作を行うものである。詳しくは、ク
ロック信号ＴＣＰ１の立ち上がりでラッチを行うラッチ
回路と該クロック信号の立ち下がりでラッチを行うラッ
チ回路とを交互にシリアル接続してシフトレジスタを構
成しており、例えばラッチ回路Ｌ１はクロック信号ＴＣ
Ｐ１の立ち上がりに同期してラッチ動作を行い、次段の
ラッチ回路Ｔ４はクロック信号ＴＣＰ１の立ち下がりに
同期してラッチ動作を行うといった様にシリアル接続さ
れている。即ち、ラッチ回路Ｌ１，Ｌ４，・・・・Ｌ１１
５，Ｌ１１８は、クロック信号ＴＣＰ１に同期したラッ
チ動作によってラッチ出力Ｄ１，Ｄ４，・・・・Ｄ１１５，
Ｄ１１８を出力する。(12)はＲＳフリップフロップ(第
３のフリップフロップ手段)であり、ラッチ回路Ｌ４の
出力Ｄ４によってセットされた時にＨの出力信号Ｃを出
力するものである。該出力信号ＣはＲＳフリップフロッ
プ(７)のリセット端子に印加され、該ＲＳフリップフロ
ップ(７)をリセットする。従って、出力信号Ａはパルス
ＳＨ’の立ち上がりからラッチ出力Ｄ４の立ち上がりま
での期間だけＨとなる信号となり、これよりラッチ回路
Ｌ１，Ｌ４，・・・・Ｌ１１５，Ｌ１１８からは、クロック
信号ＴＣＰ１の１／２周期だけ位相がずれて該クロック
信号ＴＣＰ１の１周期だけ順次Ｈとなるラッチ出力Ｄ
１，Ｄ４，・・・・Ｄ１１５，Ｄ１１８が得られることにな
る。

【００１０】(13)はＤフリップフロップであり、出力信
号Ａをクロック信号ＣＰ１の立ち上がりに同期してラッ
チするものであり、クロック信号ＣＰ１の１周期だけＨ
となる信号Ｄを出力する。ラッチ回路Ｌ２，Ｌ５，・・・・
Ｌ１１６，Ｌ１１９はシリアル接続されてシフトレジス
タを構成しており、クロック信号ＴＣＰ２の立ち上がり
及び立ち下がりに同期して信号Ｄのシフト動作を行うも
のである。ここで、該シフトレジスタは、クロック信号
ＴＣＰ２の立ち上がりでラッチ動作を行うラッチ回路
と、クロック信号ＴＣＰ２の立ち下がりでラッチ動作を
行うラッチ回路とを交互にシリアル接続して成り、本実
施例においては、ラッチ回路Ｌ２がクロック信号ＴＣＰ
２の立ち上がりでラッチ動作を行い、ラッチ回路Ｌ５が
クロック信号ＴＣＰ２の立ち下がりでラッチ動作を行う
といった様にラッチ回路Ｌ１１９までシリアル接続され
ている。従って、ラッチ回路Ｌ２，Ｌ５，・・・・Ｌ１１
６，Ｌ１１９からは、クロック信号ＴＣＰ２の１／２周
期だけ位相がずれて該クロック信号ＴＣＰ２の１周期だ
け順次Ｈとなるラッチ出力Ｄ２，Ｄ５，・・・・Ｄ１１６，
Ｄ１１９が得られることになる。

【００１１】(14)はＤフリップフロップであり、出力信
号Ａをクロック信号ＣＰ２の立ち上がりに同期してラッ
チするものであり、クロック信号ＣＰ２の１周期だけＨ
となる信号Ｅを出力する。ラッチ回路Ｌ３，Ｌ６，・・・・
Ｌ１１７，Ｌ１２０はシリアル接続されてシフトレジス
タを構成しており、クロック信号ＴＣＰ３の立ち上がり
及び立ち下がりに同期して信号Ｅのシフト動作を行うも
のである。ここで、該シフトレジスタは、クロック信号
ＴＣＰ３の立ち上がりでラッチ動作を行うラッチ回路
と、クロック信号ＴＣＰ３の立ち下がりでラッチ動作を
行うラッチ回路とを交互にシリアル接続して成り、本実
施例においては、ラッチ回路Ｌ３がクロック信号ＴＣＰ
３の立ち上がりでラッチ動作を行い、ラッチ回路Ｌ６が
クロック信号ＴＣＰ３の立ち下がりでラッチ動作を行う
といった様にラッチ回路Ｌ１２０までシリアル接続され
ている。従って、ラッチ回路Ｌ３，Ｌ６，・・・・Ｌ１１
７，Ｌ１２０からは、クロック信号ＴＣＰ３の１／２周
期だけ位相がずれて該クロック信号ＴＣＰ３の１周期だ
け順次Ｈとなるラッチ出力Ｄ３，Ｄ６，・・・・Ｄ１１７，
Ｄ１２０が得られることになる。

【００１２】ここで、ラッチ出力Ｄ１，Ｄ２，・・・・Ｄ１
１９，Ｄ１２０に注目すると、各ラッチ出力は６０度づ
つ位相がずれることになる。尚、クロック信号を３相と
することなく単相としてもよいが、この場合、クロック
周波数が高周波数となってしまい、電力消費量が増大し
たり高周波ノイズが発生したりという問題が生じてしま
う。その為、３相のクロック信号ＣＰ１，ＣＰ２，ＣＰ
３を位相を６０度ずらせた状態で発生し、各クロック信
号の立ち上がり及び立ち下がりを上記したシフトレジス
タのラッチ動作に使用することにより、各クロック信号
の周波数を単一のクロック信号を使用した場合の周波数
に比べて１／６の周波数とすることができる。これによ
って、電力消費量の増大、ノイズの発生等を抑制できる
ことになる。

【００１３】出力回路ＯＵＴ１，ＯＵＴ２，・・・・ＯＵＴ
１１９，ＯＵＴ１２０は、ラッチ回路Ｌ１，Ｌ２，・・・・
Ｌ１１９，Ｌ１２０のＨのラッチ出力Ｄ１，Ｄ２，・・・・
Ｄ１１９，Ｄ１２０が印加されるタイミングでビデオ信
号の１水平走査分をサンプリングし、ビデオ信号の次の
１水平走査分を同様にサンプリングする期間にビデオ信
号の前の１水平走査分のサンプリングデータを出力する
ものであり、その出力信号は各々端子Ｐ１，Ｐ２，・・・・
Ｐ１１９，Ｐ１２０から出力される。該出力回路の詳細
については、後で説明する。

【００１４】(15)はＤフリップフロップ(第４のフリッ
プフロップ手段)であり、シフトレジスタの最終段のラ
ッチ回路Ｌ１２０のラッチ出力をインバータ(16)から出
力されるクロック信号ＣＰ３の反転信号の立ち上がりに
同期してラッチするものである。つまり、Ｄフリップフ
ロップ(15)がＨとなったラッチ出力Ｄ１２０をラッチし
てその出力Ｒ１がＨになると、ＲＳフリップフロップ
(８)はリセットされ、信号ＢはＬとなる。即ち、ＡＮＤ
ゲート(９)(10)(11)からクロック信号ＣＰ１，ＣＰ２，
ＣＰ３が出力されるのが禁止され、シフトレジスタのシ
フト動作が停止することになる。

【００１５】図３は出力回路ＯＵＴ１〜ＯＵＴ１２０の
１つを示しており、全て同一構成である為、その１つに
ついて説明する。図３において、ＡＮＤゲート(17)(18)
の一方の入力には端子Ｐ１〜Ｐ１２０の何れか１つを介
して出力されたラッチ出力Ｄ１〜Ｄ１２０の何れかが印
加される。また、ＡＮＤゲート(17)(18)の他方の入力に
は該ＡＮＤゲート(17)(18)のゲートを開くためのタイミ
ング信号ＴＱ，ＢＱが印加される。ここで、タイミング
信号ＴＱ，ＢＱはビデオ信号の１水平走査毎にＨ及びＬ
を交互に繰り返す信号であり、即ち、ラッチ出力Ｄ１〜
Ｄ１２０はビデオ信号の１水平走査毎にＡＮＤゲート(1
7)(18)から交互に出力されることになる (19)はＡＮＤ
ゲート(17)出力によってゲートの開閉を制御されるトラ
ンスミッションゲートであり、ＡＮＤゲート(17)出力が
Ｈの時にビデオ信号を出力するものである。また、(20)
も同様にトランスミッションゲートであり、ＡＮＤゲー
ト(18)出力によってゲートの開閉を制御され、ＡＮＤゲ
ート(18)出力がＨの時にビデオ信号を出力する。即ち、
タイミング信号ＴＱがＨとなるビデオ信号のある１水平
走査期間においては、１２０個の出力回路ＯＵＴ１〜Ｏ
ＵＴ１２０の中のＡＮＤゲート(17)からＨのラッチ出力
Ｄ１〜Ｄ１２０が順次出力されるタイミングに同期し
て、１水平走査分のビデオ信号がトランスミッションゲ
ート(19)から順次サンプリングされて出力され、また、
タイミング信号ＢＱがＨとなる、ビデオ信号の次の１水
平走査期間においては、１２０個の出力回路ＯＵＴ１〜
ＯＵＴ１２０の中のＡＮＤゲート(18)からＨのラッチ出
力Ｄ１〜Ｄ１２０が順次出力されるタイミングに同期し
て、１水平走査分のビデオ信号がトランスミッションゲ
ート(20)から順次サンプリングされて出力される。ま
た、(21)はトランスミッションゲート(19)の出力をチャ
ージするコンデンサであり、(22)はトランスミッション
ゲート(20)の出力をチャージするコンデンサである。ま
た、(23)はトランスミッションゲートであり、タイミン
グ信号ＢＱがＬの期間中にＨとなるタイミング信号Ｋに
よってゲートを開く。(24)もトランスミッションゲート
であり、タイミング信号ＴＱがＬの期間中にＨとなるタ
イミング信号Ｍによってゲートを開く。即ち、ビデオ信
号のある１水平走査分をコンデンサ(21)(22)の一方がチ
ャージしている時は、ビデオ信号の前の１水平走査分を
チャージしたコンデンサ(21)(22)の他方のチャージ分を
トランスミッションゲート(23)(24)の何れかから出力す
る様になっている。そして、出力回路ＯＵＴ１〜ＯＵＴ
１２０からの出力に所定の信号処理を施して、液晶パネ
ル(図示せず)の各ドット位置に対応した液晶に電位差を
与えるためのスイッチングＭＯＳトランジスタをオンオ
フ制御することにより、液晶パネルに所定画像が表示さ
れることになる。

【００１６】図２は上記したタイミング信号ＴＱ，Ｂ
Ｑ，Ｋ，Ｍ等を発生するための回路図であり、図５はそ
の各部波形を示すタイミングチャートである。(25)は遅
延回路であり、ビデオ信号の各水平走査帰線期間に発生
する信号ＩＮＨをクロック信号ＣＰ１の３クロック分遅
延させ、信号ＩＮＨ’を出力するものである。(26)は信
号ＩＮＨ及び遅延した信号ＩＮＨ’の論理積を演算する
ＡＮＤゲートであり、論理積出力Ｘを出力する。リセッ
ト信号ＲＳＴは液晶表示駆動回路の動作をリセットする
ための信号であり、動作時は常にＬに設定されている。
従って、ＯＲゲート(27)からは論理積出力Ｘがそのまま
出力され、信号Ｒ２となる。信号Ｒ２は図１に示すＲＳ
フリップフロップ(12)のリセット端子に印加され、信号
ＣをＬとし、ＲＳフリップフロップ(７)をリセット解除
し、次の水平走査で発生するスタートパルスＳＨに基づ
いてＲＳフリップフロップ(７)がセットされる様にして
いる。(28)は信号ＩＮＨ及びＩＮＨ’の論理和を出力す
るＯＲゲートであり、論理和出力Ｙを出力する。(29)は
Ｔフリップフロップであり、論理和出力Ｙの立ち上がり
でＨとなり且つ次の立ち上がりでＬとなる信号を出力す
る。このＴフリップフロップ(29)出力がタイミング信号
ＴＱとなる。また、タイミング信号ＴＱをインバータ(3
0)を介して反転したのがタイミング信号ＢＱとなる。(3
1)はタイミング信号Ｋを出力するためのＮＯＲゲートで
あり、該ＮＯＲゲート(31)には、論理和出力Ｙ、Ｔフリ
ップフロップ(29)出力、及びリセット信号ＲＳＴが印加
される。従って、タイミング信号ＴＱのＬ期間中にＨと
なるタイミング信号ＫがＮＯＲゲート(31)から出力され
ることになる。また、(32)はタイミング信号Ｍを出力す
るためのＮＯＲゲートであり、論理和出力Ｙ、インバー
タ(33)を介したＴフリップフロップ(29)の反転出力(＝
ＢＱ)、及びリセット信号ＲＳＴが印加される。従っ
て、ＮＯＲゲート(32)からは、タイミング信号ＢＱのＬ
期間中にＨとなるタイミング信号Ｍが出力されることに
なる。

【００１７】以上説明した図１、図２、及び図３より成
る液晶表示駆動回路は同一チップ上に集積化されてお
り、集積化規模の関係上、単一集積回路に集積できる出
力回路数即ち液晶パネルの水平方向の表示可能ドット数
は１２０個に制限されている。例えば、液晶パネルの水
平方向の表示ドット数が４８０ドットの場合、上記した
液晶表示駆動回路を構成する集積回路を４個シリアルに
接続して使用しなければならない。具体的には、ラッチ
回路Ｌ１１８から得られるラッチ出力Ｄ１１８を次段の
集積回路に設けられた端子(４)に印加するようにして使
用しなければならない。この場合、１段目の集積回路内
のラッチ回路Ｌ１〜Ｌ１２０がラッチ動作を終了する
と、２段目の集積回路内のラッチ回路Ｌ１〜Ｌ１２０が
ラッチ動作を順次開始し、２段目の集積回路内のラッチ
回路Ｌ１〜Ｌ１２０のラッチ動作が全て終了すると、３
段目の集積回路内のラッチ回路Ｌ１〜Ｌ１２０がラッチ
動作を順次開始し、３段目の集積回路内のラッチ回路Ｌ
１〜Ｌ１２０のラッチ動作が全て終了すると、４段目の
集積回路内のラッチ回路Ｌ１〜Ｌ１２０がラッチ動作を
順次開始し、４段目の集積回路内のラッチ回路Ｌ１〜Ｌ
１２０のラッチ動作が全て終了すると、１水平走査分の
ビデオ信号が出力回路ＯＵＴ１〜ＯＵＴ１２０にサンプ
リングされることになる。その後は、再びスタートパル
スＳＨが発生することになり、上記したラッチ動作を繰
り返すことになる。ここで、集積回路内の全てのラッチ
回路のラッチ動作が終了すると、各集積回路の最後のラ
ッチ出力Ｄ１２０に基づいてＡＮＤゲート(９)(10)(11)
は各々クロック信号ＣＰ１，ＣＰ２，ＣＰ３の通過を禁
止することになる。例えば、１段目の集積回路内の全て
のラッチ回路Ｌ１〜Ｌ１２０のラッチ動作が終了する
と、２段目の集積回路内のラッチ回路Ｌ１〜Ｌ１２０の
ラッチ動作が開始される訳であるが、この時、１段目の
集積回路内においては、ＡＮＤゲート(９)(10)(11)によ
ってクロック信号ＣＰ１，ＣＰ２，ＣＰ３の通過が禁止
されてしまっている為、１段目の集積回路内のラッチ回
路のクロック動作が停止して電力消費が極めて低減され
ることになる。これは、２段目、３段目、及び４段目の
集積回路についても同様である。従って、各集積回路は
ラッチ動作が終了した時点で必ずラッチ動作を停止させ
られる為、不要なラッチ動作を行うことなく、電力消費
量の低減を確実に実行できることになる。

【００１８】また、スタートパルスＳＨに基づくパルス
ＳＨ’が印加されるＲＳフリップフロップ(７)は、パル
スＳＨ’でセットされた後、ノイズで再びセットされる
ことのない様に、ラッチ回路Ｌ４のラッチ出力Ｄ４に基
づいて、次の水平走査までリセットされ続ける。従っ
て、ラッチ回路Ｌ１〜Ｌ１２０がノイズをラッチする造
作を禁止でき、つまり、ノイズによって液晶表示駆動回
路が誤動作して誤った液晶表示を行うことが防止できる
ことになる。

【００１９】

【発明の効果】本発明によれば、集積化された液晶表示
駆動回路を液晶パネルの水平ドット数に対応して複数個
シリアルに接続し、液晶パネルにビデオ信号の表示を行
う場合、シフト動作の終了したシフトレジスタ手段を含
む液晶表示駆動回路にクロック信号が印加されるのをゲ
ート手段によって禁止できる為、電力消費量の低減を実
行でき、また、シフトレジスタ手段の入力にノイズが印
加されるのを第１のフリップフロップ手段をリセットす
ることによって防止できる為、液晶表示駆動回路が誤動
作して誤った液晶表示を行うのを防止できる等の利点が
得られる。

【図面の簡単な説明】

【図１】本発明回路の要部を示す図である。

【図２】図１を動作させるためのタイミング信号を発生
する回路を示す図である。

【図３】図１の出力回路の具体回路を示す図である。

【図４】図１の各部波形を示すタイミングチャートであ
る。

【図５】図２の各部波形を示すタイミングチャートであ
る。

【符号の説明】

(７)(８)(12) ＲＳフリップフロップ (９)(10)(11)(17)(18) ＡＮＤゲート (15) Ｄフリップフロップ (19)(20)(23)(24) トランスミッションゲート (21)(22) コンデンサ

Claims

【特許請求の範囲】

【請求項１】Ｘ軸電極及びＹ軸電極を有する液晶パネ
ルを表示駆動する液晶表示駆動回路において、前記液晶パネルに画像を表示するためのビデオ信号の各
水平走査毎に発生するスタートパルスによってセットさ
れる第１のフリップフロップ手段と、前記第１のフリップフロップ手段のセット出力によって
セットされる第２のフリップフロップ手段と、前記第２のフリップフロップ手段のセット出力によって
クロック信号の通過を許可するゲート手段と、前記第１のフリップフロップ手段の出力を、前記ゲート
手段の出力の立ち上がり及び立ち下がりに同期して順次
シフトする複数ビットのシフトレジスタ手段と、前記シフトレジスタ手段の各ビットに対応して設けら
れ、第１の期間に前記シフトレジスタ手段の各ビット出
力に基づいて前記ビデオ信号をサンプリングし、第２の
期間にサンプリングされたビデオ信号を出力する出力手
段と、前記シフトレジスタ手段の中間ビット出力によってセッ
トされた時のセット出力によって前記第１のフリップフ
ロップ手段をリセットし、前記スタートパルス直前に発
生する制御パルスによってリセットされる第３のフリッ
プフロップ手段と、前記シフトレジスタ手段の最終ビット出力を前記クロッ
ク信号に同期してラッチした時のラッチ出力によって前
記第２のフリップフロップ手段をリセットする第４のフ
リップフロップ手段と、を備え、前記スタートパルスの発生後にノイズが前記シフトレジ
スタに印加されるのを防止すると共に、前記シフトレジ
スタの最終ビット出力の発生後に前記クロック信号が前
記シフトレジスタに印加されるのを防止したことを特徴
とする液晶表示駆動回路。
【請求項２】前記出力手段の出力は前記液晶パネルの
Ｙ軸電極に印加されることを特徴とする請求項１記載の
液晶表示駆動回路。
【請求項３】前記ビデオ信号が１水平走査を終了する
以前に前記スタートパルスに基づいて前記シフトレジス
タ手段の最終ビット出力が発生する様にした集積回路で
あり、前記ビデオ信号が１水平走査を終了するのに要す
る数だけ前記集積回路をシリアル接続することによっ
て、液晶表示を行うことを特徴とする請求項１記載の液
晶表示駆動回路。