JP4353676B2

JP4353676B2 - 集積半導体回路、表示装置および信号伝送システム

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Publication number: JP4353676B2
Application number: JP2002149929A
Authority: JP
Inventors: 正雄熊谷; 真也鵜戸
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2002-05-24
Filing date: 2002-05-24
Publication date: 2009-10-28
Anticipated expiration: 2022-05-24
Also published as: US7215312B2; JP2003345310A; US20030218588A1; CN1460983A; KR20030091708A; TWI222050B; TW200307899A; KR100884012B1; CN100397441C

Description

【０００１】
【発明の属する技術分野】
本発明は集積半導体回路、表示装置および信号伝送システムに関し、特に、カスケード接続されて信号を処理する集積半導体回路、表示装置および信号伝送システムに関する。
【０００２】
【従来の技術】
例えば、液晶表示装置（Liquid Crystal Display：ＬＣＤ）では、トランジスタを含む画素が縦横に配置され、横方向に延びるゲートバスラインが各画素のトランジスタのゲートに接続され、縦方向に延びるデータバスラインがトランジスタを介して各画素のコンデンサに接続される。液晶パネルにデータを表示する際には、ゲートドライバによりゲートバスラインを１ラインずつ順次駆動して１ライン分のトランジスタを導通状態にし、導通されたトランジスタを介して、データドライバから各画素に横１ライン分のデータを一斉に書き込む。
【０００３】
従来の一般的な構成では、ＬＣＤデータドライバは表示データ信号やクロック信号等を伝播するバスに共通に接続される。このような構成では、信号配線が互いに交差するために、実装時の基板の層数が多くなってしまうという問題がある。そこで基板の層数を少なくするために、ＬＣＤデータドライバをカスケード接続して、各ＬＣＤデータドライバからの出力を次段のＬＣＤデータドライバに供給する方式が用いられる。
【０００４】
カスケード接続構成は、ＬＣＤデータドライバを直列に接続する形態のため実装時の信号配線が交差することなく、基板の層数を減らすことができる。これにより基板を低コストで製造することが可能となる。
【０００５】
図９は、カスケード接続構成を有する従来の液晶表示装置の一例を示す図である。この例は、ＬＣＤパネル１０、制御回路１１、ゲートドライバ１２、データドライバＩＣ１３および信号線１５によって構成されている。
【０００６】
ここで、ＬＣＤパネル１０には、図示せぬトランジスタを含む画素が縦横に配置され、ゲートドライバ１２から横方向に延びるゲートバスラインが各画素のトランジスタゲートに接続され、データドライバＩＣ１３から縦方向に延びるデータバスラインがトランジスタを介して各画素のコンデンサに接続される。
【０００７】
ＬＣＤパネル１０にデータを表示する際には、ゲートドライバ１２によりゲートバスラインを１ラインずつ順次駆動して１ライン分のトランジスタを導通状態にし、導通状態にされたトランジスタを介して、データドライバＩＣ１３から各画素に横１ライン分のデータを一斉に書き込む。
【０００８】
制御回路１１は、ゲートドライバ１２とデータドライバＩＣ１３とを制御して、ＬＣＤパネル１０に対するデータ表示を行うための回路である。この制御回路１１により出力された信号は、データドライバＩＣ１３を介して次段のデータドライバＩＣ１３に供給され、以降順次、各段のデータドライバＩＣ１３から次段のデータドライバＩＣ１３に信号が供給される。
【０００９】
ゲートドライバ１２は、制御回路１１の制御に応じて、ゲートバスラインを１ラインずつ駆動し、１ライン分のトランジスタを順次導通状態にする。
データドライバＩＣ１３は、カスケード接続されており、制御回路１１から供給されたデータのうち、表示対象となるデータをクロック信号に同期してラッチし、ＬＣＤパネル１０に供給するとともに、次のデータドライバＩＣ１３に供給する。
【００１０】
図１０は、データドライバＩＣ１３の詳細な構成例を示す図である。この図に示すように、データドライバＩＣ１３は、入力バッファ２０〜２３、カウンタ２４、クロック制御回路２５、ＤＡＴＡ制御回路２６、ラッチ回路２７および出力バッファ２８〜３１によって構成されている。
【００１１】
ここで、入力バッファ２０は、スタート（ＳＴＡＲＴ）信号が入力される。入力バッファ２１は、クロック（ＣＬＫ）信号が入力される。入力バッファ２２は、リセット（ＲＥＳＥＴ）信号が入力される。入力バッファ２３は、データ（ＤＡＴＡ）信号が入力される。
【００１２】
カウンタ２４は、クロック制御回路２５から出力されるクロック信号をカウントし、所定のカウント値になった場合には、出力バッファ２８に供給しているスタート信号をアクティブの状態にする。
【００１３】
クロック制御回路２５は、クロック信号、スタート信号、および、リセット信号に応じてカウンタ２４、ＤＡＴＡ制御回路２６およびラッチ回路２７を制御するとともに、出力バッファ２９にクロック信号を供給する。
【００１４】
ＤＡＴＡ制御回路２６は、入力バッファ２３を介して入力されたデータ信号を、クロック制御回路２５から供給されるクロック信号に同期してラッチし、ラッチ回路２７に供給する。
【００１５】
ラッチ回路２７は、ＤＡＴＡ制御回路２６から供給されたデータ信号をラッチしてＬＣＤパネル１０に供給する。
出力バッファ２８は、カウンタ２４から出力されたスタート信号を次のデータドライバＩＣ１３に供給する。
【００１６】
出力バッファ２９は、クロック制御回路２５から出力されたクロック信号を次のデータドライバＩＣ１３に供給する。
出力バッファ３０は、入力バッファ２２から出力されたリセット信号を次のデータドライバＩＣ１３に供給する。
【００１７】
出力バッファ３１は、ＤＡＴＡ制御回路２６から出力されたデータ信号を次のデータドライバＩＣ１３に供給する。
図１１は、ＤＡＴＡ制御回路２６の詳細な構成例を示す図である。この図に示すように、ＤＡＴＡ制御回路２６は、破線で囲繞されている入力回路４０と出力回路４４から構成され、データ信号をクロック信号の立ち上がりエッジと立ち下がりエッジに同期してラッチし、ＬＣＤパネル１０に供給するとともに、ラッチされたこれらの信号を再度合成して出力する。
【００１８】
ここで、入力回路４０は、インバータ４１およびＤＦＦ（Data Flip Flop）４２，４３によって構成されており、ＤＦＦ４２は、クロック信号の立ち下がりエッジに同期して、また、ＤＦＦ４３はクロック信号の立ち上がりエッジに同期してデータ信号をラッチし、ラッチ回路２７と出力回路４４にそれぞれ供給する。
【００１９】
出力回路４４は、インバータ４５，４６およびＮＡＮＤゲート４７〜４９によって構成され、ＤＦＦ４２，４３によってラッチされたデータ信号をクロック信号に同期して合成し、出力する。
【００２０】
図１２は、カウンタ２４の詳細な構成例を示す図である。この図に示すように、カウンタ２４は、ＤＡＴＡ信号の取り込みに必要なＣＬＫ数ｎ＋１個のＤＦＦ５０−１〜５０−ｎ，５１およびインバータ５２からなるシフトレジスタにより構成され、次段のＩＣに前段からのクロック信号と、データ信号を取り込み始めるタイミングを通知する機能をもつ。
【００２１】
次に、以上の従来例の動作について説明する。
制御回路１１に映像信号が入力されると、制御回路１１は、リセット信号を出力し、データドライバＩＣ１３に供給する。
【００２２】
その結果、各データドライバＩＣ１３は、この信号を入力バッファ２２を介して読み込み、クロック制御回路２５およびカウンタ２４をリセットした後、出力バッファ３０を介して次のデータドライバＩＣ１３に供給する。その結果、データドライバＩＣ１３は次々とリセットされることになる。
【００２３】
続いて、クロック信号およびデータ信号が出力されると、データドライバＩＣ１３は、入力バッファ２１および入力バッファ２３を介してこれらの信号を読み込み（図１３（Ａ），（Ｂ）参照）、クロック制御回路２５およびＤＡＴＡ制御回路２６にそれぞれ供給する。
【００２４】
スタート信号が入力されると、ＤＡＴＡ制御回路２６のＤＦＦ４３は、クロック信号の立ち上がりエッジに同期してデータ信号をラッチし、Ａ信号（図１３（Ｃ）参照）としてラッチ回路２７へ出力する。一方、ＤＦＦ４２は、クロック信号の立ち下がりエッジに同期してデータ信号をラッチし、Ｂ信号（図１３（Ｄ）参照）としてラッチ回路２７へ出力する。
【００２５】
ラッチ回路２７は、ＤＡＴＡ制御回路２６から供給されたデータをラッチし、ＬＣＤパネル１０に供給する。
カウンタ２４は、リセット信号によってリセットされた後、クロック信号をカウントし、クロック信号の（ｎ−１）＋０．５サイクルが経過した場合には、出力バッファ２８に供給するスタート信号を“Ｈ”の状態にする。
【００２６】
出力バッファ２９および出力バッファ３１は、クロック信号およびデータ信号を次のデータドライバＩＣ１３に出力する（図１３（Ｅ），（Ｆ）参照）。
以上のようにして、制御回路１１から出力されたデータ信号はクロック信号に同期してそれぞれのデータドライバＩＣ１３に順次ラッチされ、ＬＣＤパネル１０に供給されることになる。
【００２７】
ゲートドライバ１２は、ＬＣＤパネル１０の所定のゲートバスラインを駆動し、１ライン分のトランジスタを導通状態にする。その結果、データドライバＩＣ１３から供給されたデータがＬＣＤパネル１０の所定のライン上に表示されることになる。
【００２８】
【発明が解決しようとする課題】
ところで、このようにデータドライバＩＣ１３をカスケード接続した場合、あるドライバデバイスに信号が入力されると、出力バッファを介して次段のドライバデバイスにその信号が供給される。この際、バッファにおける信号立ち上がりの信号遅延と信号立下りの信号遅延とには製造プロセスに起因する差があり、入力される信号と出力される信号とではデューティー比が若干異なるものとなってしまう。
【００２９】
同様の遅延特性を有するデータドライバ１３をカスケード接続した場合、信号が各データドライバＩＣ１３を通過するたびにデューティー比の誤差が蓄積され、多段のドライバを通過した後には、無視できないほどのデューティー比の誤差が生じる場合がある。例えばＳＸＧＡのＬＣＤパネルでは、１０個のデータドライバＩＣ１３がカスケード接続されており、累積されるデューティー比の誤差によって、信号が正常な形を保って伝搬されない可能性がある。
【００３０】
図１４は、１０個のデータドライバＩＣ１３がカスケード接続されている場合において、各データドライバＩＣ１３へのクロック信号の入力波形を示した図である。この図（Ａ）に示すように、入力時には矩形波を保っていたクロック信号もデータドライバＩＣ１３を経由するたびに“Ｈ”の状態が引き延ばされて、“Ｌ”の状態が短縮されている。
【００３１】
このように、クロック信号のデューティー比が当初の入力波形とは異なったものとなってしまうため、データドライバＩＣ１３が正常に動作しない場合があるという問題点があった。
【００３２】
そこで、本願発明者は、先の出願において、各データドライバＩＣ１３においてクロック信号の出力を反転させることにより、デューティー比の誤差が累積されない集積回路を提案している（特願２００２−１９５１８）。
【００３３】
図１５は、先の出願の発明の詳細を説明する図である。この図に示すように、先の出願の集積回路は、ＬＣＤパネル１０、制御回路１１、ゲートドライバ１２およびデータドライバＩＣ１６によって構成されている。なお、図９の場合と比較すると、データドライバＩＣ１３がデータドライバＩＣ１６に置換されており、また、各データドライバＩＣ１６には、奇数番目のＩＣにはＧＮＤ信号が、偶数番目のＩＣにはＶＤＤ信号が奇遇切換信号として入力されている。それ以外の構成は、図９の場合と同様である。
【００３４】
図１６は、図１５に示すデータドライバＩＣ１６の詳細な構成例を示す図である。この図に示すように、データドライバＩＣ１６は、入力バッファ６０〜６２、インバータ６３、信号反転切換回路６４、ＣＬＫ制御６５、ＤＡＴＡ制御６６、内部回路６７、インバータ６８、信号反転切換回路６９、インバータ７０および出力バッファ７１，７２によって構成されている。
【００３５】
次に、以上の発明の動作について簡単に説明する。
入力バッファ６２には、その接続位置に応じてＧＮＤ信号またはＶＤＤ信号が入力されているので、信号反転切換回路６４，６９は、入力される信号の状態に応じて一方の入力端子を選択する。
【００３６】
図１７は、奇数番目に接続されているデータドライバＩＣ１６の接続状態を示す図である。この図に示すように、奇数番目のデータドライバＩＣ１６では、奇遇切換信号として、ＧＮＤ信号が入力されているので、信号反転切換回路６４は、入力バッファ６０の出力を選択し、また、信号反転切換回路６９は、インバータ６８の出力を選択している。
【００３７】
図１８は、偶数番目に接続されているデータドライバＩＣ１６の接続状態を示す図である。この図に示すように、偶数番目のデータドライバＩＣ１６では、奇遇切換信号として、ＶＤＤ信号が入力されているので、信号反転切換回路６４は、インバータ６３の出力を選択し、また、信号反転切換回路６９は、ＣＬＫ制御６５の出力を選択している。
【００３８】
従って、奇数番目のデータドライバＩＣ１６では、入力されたクロック信号は、そのままの状態でＣＬＫ制御６５に供給された後、インバータ６８で反転されて出力される。
【００３９】
また、偶数番目のデータドライバＩＣ１６では、入力されたクロック信号は、インバータ６３により反転された状態でＣＬＫ制御６５に供給された後、そのままの状態で出力される。
【００４０】
その結果、図１９に示すように、各データドライバＩＣ１６のＣＬＫ制御６５を経由することにより、“Ｈ”の部分の割合が増大した信号は反転して出力されることから、デューティー比の誤差が相殺されるため、複数のデータドライバＩＣ１６を経由した場合でもデューティー比の誤差が蓄積されることを防止することが可能になる。
【００４１】
しかしながら、このような構成では、各データドライバＩＣ１６に対してＧＮＤ信号またはＶＤＤ信号を供給する必要があるため、装置の構成が複雑化してしまうという問題点があった。
【００４２】
本発明はこのような点に鑑みてなされたものであり、装置の構造を複雑化することなく、デューティー比の誤差の蓄積がない半導体装置、表示装置および信号伝送システムを提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明では上記課題を解決するために、外部から供給されるデータ信号を、外部から供給されたクロック信号の立ち上がりエッジに同期してラッチする第１の論理回路と、前記クロック信号の立ち下がりエッジに同期してラッチする第２の論理回路とを有する第１の回路と、前記第１の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第１ラッチ回路と、前記第２の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第２ラッチ回路とを有する第２の回路と、前記第１ラッチ回路が出力する信号を、前記クロック信号の立ち下がりエッジに同期して出力する第１のＮＡＮＤ回路と、前記第２ラッチ回路が出力する信号を、前記クロック信号の立ち上がりエッジに同期して出力する第２のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路が出力する信号と前記第２のＮＡＮＤ回路が出力する信号のＮＡＮＤ論理を取って他の集積半導体回路に出力する第３のＮＡＮＤ回路と、を有する第３の回路と、を備えるデータ制御回路と、前記第２の論理回路が出力する信号および前記第１ラッチ回路が出力する信号を取得する信号処理回路と、外部から供給された前記データ信号と外部から供給された前記クロック信号と同じ位相関係を保つように、前記第３の回路が出力する信号に対するクロック信号を反転するインバータと、反転した前記クロック信号の位相を調整して外部に出力する出力バッファとを備えるクロック出力回路と、を有することを特徴とする集積半導体回路が提供される。
【００４４】
また、本発明では、上記課題を解決するために、表示パネルと、前記表示パネルのゲートバスラインを駆動するゲートドライバと、前記表示パネルのデータバスラインを駆動するカスケード接続された複数のデータドライバＩＣとを有する表示装置において、前記データドライバＩＣは、前段の前記データドライバＩＣから供給されるデータ信号を、前段の前記データドライバＩＣから供給されたクロック信号の立ち上がりエッジに同期してラッチする第１の論理回路と、前記クロック信号の立ち下がりエッジに同期してラッチする第２の論理回路とを有する第１の回路と、前記第１の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第１ラッチ回路と、前記第２の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第２ラッチ回路とを有する第２の回路と、前記第１ラッチ回路が出力する信号を、前記クロック信号の立ち下がりエッジに同期して出力する第１のＮＡＮＤ回路と、前記第２ラッチ回路が出力する信号を、前記クロック信号の立ち上がりエッジに同期して出力する第２のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路が出力する信号と前記第２のＮＡＮＤ回路が出力する信号のＮＡＮＤ論理を取って後段の前記データドライバＩＣに出力する第３のＮＡＮＤ回路と、を有する第３の回路と、を備えるデータ制御回路と、前記第２の論理回路が出力する信号および前記第１ラッチ回路が出力する信号を取得する信号処理回路と、前段の前記データドライバＩＣから供給された前記データ信号と前段の前記データドライバＩＣから供給されたクロック信号と同じ位相関係を保つように、前記第３の回路が出力する信号に対するクロック信号を反転するインバータと、反転した前記クロック信号の位相を調整して後段の前記データドライバＩＣに出力する出力バッファとを備えるクロック出力回路と、を有することを特徴とする表示装置が提供される。
【００４５】
また、本発明では、上記課題を解決するために、カスケード接続された複数の集積半導体回路を有し、入力された信号を順次伝送する信号伝送システムにおいて、前記各集積半導体回路は、前段の前記集積半導体回路から供給されるデータ信号を、前段の前記集積半導体回路から供給されたクロック信号の立ち上がりエッジに同期してラッチする第１の論理回路と、前記クロック信号の立ち下がりエッジに同期してラッチする第２の論理回路とを有する第１の回路と、前記第１の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第１ラッチ回路と、前記第２の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第２ラッチ回路とを有する第２の回路と、前記第１ラッチ回路が出力する信号を、前記クロック信号の立ち下がりエッジに同期して出力する第１のＮＡＮＤ回路と、前記第２ラッチ回路が出力する信号を、前記クロック信号の立ち上がりエッジに同期して出力する第２のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路が出力する信号と前記第２のＮＡＮＤ回路が出力する信号のＮＡＮＤ論理を取って後段の前記集積半導体回路に出力する第３のＮＡＮＤ回路と、を有する第３の回路と、を備えるデータ制御回路と、前記第２の論理回路が出力する信号および前記第１ラッチ回路が出力する信号を取得する信号処理回路と、前段の前記集積半導体回路から供給された前記データ信号と前段の前記集積半導体回路から供給されたクロック信号と同じ位相関係を保つように、前記第３の回路が出力する信号に対するクロック信号を反転するインバータと、反転した前記クロック信号の位相を調整して後段の前記集積半導体回路に出力する出力バッファとを備えるクロック出力回路と、を有することを特徴とする信号伝送システムが提供される。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の半導体装置１００は、半導体装置９９，１０１とカスケード接続されており、前段の半導体装置９９から出力されたクロック（ＣＬＫ）信号と、データ（ＤＡＴＡ）信号を入力し、所定の信号処理を実行した後、後段の半導体装置１０１に対してクロック信号とデータ信号を出力する。
【００４７】
ここで、半導体装置１００は、第１の入力回路１００ａ、第２の入力回路１００ｂ、信号処理回路１００ｃ、第１の出力回路１００ｄおよび第２の出力回路１００ｅによって構成されている。
【００４８】
ここで、第１の入力回路１００ａは、前段の半導体装置９９から供給された第１の信号であるクロック信号を入力する。
第２の入力回路１００ｂは、前段の半導体装置９９から供給された第２の信号であるデータ信号を、第１の入力回路１００ａから入力された第１の信号であるクロック信号に応じて入力する。
【００４９】
信号処理回路１００ｃは、第２の入力回路１００ｂから入力された第２の信号であるデータ信号に基づいて信号処理を行う。
第１の出力回路１００ｄは、第１の入力回路１００ａから入力された第１の信号であるクロック信号を反転して後段の半導体装置１０１に出力する。
【００５０】
第２の出力回路１００ｅは、第２の入力回路１００ｂから入力された第２の信号であるデータ信号を第１の信号であるクロック信号の半サイクル分だけ遅延して後段の半導体装置１０１に出力する。
【００５１】
次に、以上の原理図の動作について説明する。
前段の半導体装置９９から出力されたクロック信号とデータ信号は、半導体装置１００の第１の入力回路１００ａと第２の入力回路１００ｂにそれぞれ供給される。
【００５２】
第１の入力回路１００ａは、半導体装置９９から出力されたクロック信号を入力し、信号処理回路１００ｃと第２の入力回路１００ｂにそれぞれ供給する。
第２の入力回路１００ｂは、第１の入力回路１００ａから供給されたクロック信号に同期してデータ信号を入力し、信号処理回路１００ｃと第２の出力回路１００ｅにそれぞれ供給する。
【００５３】
信号処理回路１００ｃは、第１の入力回路１００ａから供給されたクロック信号に同期して、第２の入力回路１００ｂから供給されたデータ信号を取得して所定の処理を実行する。また、クロック信号については、第１の出力回路１００ｄに供給する。
【００５４】
第１の出力回路１００ｄは、信号処理回路１００ｃから供給されたクロック信号を反転して出力する。その結果、入力されたクロック信号に比べて位相が１８０度ずれたクロック信号が後段の半導体装置１０１に供給される。
【００５５】
一方、第２の出力回路１００ｅは、第２の入力回路１００ｂから供給されたデータ信号をクロック信号の半サイクル分（１８０度）だけ遅延して出力する。その結果、入力されたデータ信号に比べて位相がクロック信号の半サイクル分の１８０度だけずれたデータ信号が後段の半導体装置１０１に出力される。
【００５６】
ところで、第１の出力回路１００ｄにより入力されたクロック信号が反転されて出力されるため、図１９に示す場合と同様に、“Ｈ”の部分の割合が増大したクロック信号が反転されて“Ｌ”の部分に変換されて出力されるため、デューティー比の誤差が累積されることを防止できる。
【００５７】
また、第２の出力回路１００ｅにより、データ信号をクロック信号の半サイクル分だけ遅延して出力するようにしたので、反転されたクロック信号（１８０度だけ位相がずれた信号）と同期を取ることが可能になる。従って、図１６に示す先の出願の発明のように信号反転切換回路６４，６９を設ける必要がなくなり、また、接続順位に応じてＧＮＤ信号またはＶＤＤ信号を入力する必要がなくなる。
【００５８】
その結果、回路の構成を簡易化することが可能になるとともに、クロック信号のデューティー比に累積的な誤差が蓄積することを防止できる。
次に、本発明の実施の形態について説明する。
【００５９】
図２は、本発明の実施の形態の構成例を示す図である。この実施の形態は、ＬＣＤパネル１０、制御回路１１、ゲートドライバ１２、データドライバＩＣ１７および信号線１５によって構成されている。
【００６０】
ここで、ＬＣＤパネル１０には、図示せぬトランジスタを含む画素が縦横に配置され、ゲートドライバ１２から横方向に延びるゲートバスラインが各画素のトランジスタゲートに接続され、データドライバＩＣ１７から縦方向に延びるデータバスラインがトランジスタを介して各画素のコンデンサに接続される。
【００６１】
ＬＣＤパネル１０にデータを表示する際には、ゲートドライバ１２によりゲートバスラインを１ラインずつ順次駆動して１ライン分のトランジスタを導通状態にし、導通されたトランジスタを介して、データドライバＩＣ１７から各画素に横１ライン分のデータを一斉に書き込む。
【００６２】
制御回路１１は、ゲートドライバ１２とデータドライバＩＣ１７とを制御して、ＬＣＤパネル１０に対するデータ表示を行うための回路である。この制御回路１１から出力された信号は、データドライバＩＣ１７を介して次段のデータドライバＩＣ１７に供給され、以降順次、各段のデータドライバＩＣ１７から次段のデータドライバＩＣ１７に信号が供給される。
【００６３】
ゲートドライバ１２は、制御回路１１の制御に応じて、ゲートバスラインを１ラインずつ駆動し、１ライン分のトランジスタを順次導通状態にする。
データドライバＩＣ１７は、カスケード接続されており、制御回路１１から供給されたデータのうち、表示対象となるデータをクロック信号に同期してラッチし、ＬＣＤパネル１０に供給するとともに、次のデータドライバＩＣ１７に供給する。
【００６４】
図３は、データドライバＩＣ１７の詳細な構成例を示す図である。この図に示すように、データドライバＩＣ１７は、入力バッファ１２０〜１２３、カウンタ１２４、クロック制御回路１２５、ＤＡＴＡ制御回路１２６、ラッチ回路１２７、出力バッファ１２８〜１３１およびインバータ１３２によって構成されている。
【００６５】
ここで、入力バッファ１２０は、スタート信号が入力される。入力バッファ１２１は、クロック信号が入力される。入力バッファ１２２は、リセット信号が入力される。入力バッファ１２３は、データ信号が入力される。
【００６６】
カウンタ１２４は、クロック制御回路１２５から出力されるクロック信号をカウントし、所定のカウント値になった場合には、出力バッファ１２８に供給しているスタート信号をアクティブの状態にする。
【００６７】
クロック制御回路１２５は、クロック信号、スタート信号、および、リセット信号に応じてカウンタ１２４、ＤＡＴＡ制御回路１２６およびラッチ回路１２７を制御するとともに、インバータ１３２にクロック信号を供給する。
【００６８】
ＤＡＴＡ制御回路１２６は、入力バッファ１２３を介して入力されたデータ信号を、クロック制御回路１２５から供給されるクロック信号に同期してラッチし、ラッチ回路１２７に供給する。
【００６９】
ラッチ回路１２７は、ＤＡＴＡ制御回路１２６から供給されたデータ信号をラッチしてＬＣＤパネル１０に供給する。
出力バッファ１２８は、カウンタ１２４から出力されたスタート信号を次のデータドライバＩＣ１７に供給する。
【００７０】
出力バッファ１２９は、インバータ１３２から出力された反転されたクロック信号を次のデータドライバＩＣ１７に供給する。
出力バッファ１３０は、入力バッファ１２２から入力されたリセット信号を次のデータドライバＩＣ１７に供給する。
【００７１】
出力バッファ１３１は、ＤＡＴＡ制御回路１２６から出力されたデータ信号を次のデータドライバＩＣ１７に供給する。
図４は、ＤＡＴＡ制御回路１２６の詳細な構成例を示す図である。この図に示すように、ＤＡＴＡ制御回路１２６は、破線で囲繞されて示されている入力回路１４０、遅延回路１５０および出力回路１４４によって構成され、データ信号をクロック信号の立ち上がりエッジおよび立ち下がりエッジに同期してラッチし、ＬＣＤパネル１０に供給するとともに、ラッチされたこれらの信号を遅延した後、再度合成して出力する。
【００７２】
ここで、入力回路１４０は、インバータ１４１およびＤＦＦ１４２，１４３によって構成されており、ＤＦＦ１４２は、クロック信号の立ち下がりエッジに同期して、また、ＤＦＦ１４３はクロック信号の立ち上がりエッジに同期してデータ信号をラッチし、ラッチ回路１２７と遅延回路１５０に供給する。
【００７３】
遅延回路１５０は、インバータ１５１，１５２およびＤ−ＬＡＴＣＨ１５３，１５４によって構成されており、Ｄ−ＬＡＴＣＨ１５３は、クロック信号の立ち上がりエッジに同期して、ＤＦＦ１４２の出力をラッチし、Ｄ−ＬＡＴＣＨ１５４は、クロック信号の立ち下がりエッジに同期してＤＦＦ１４３の出力をラッチし、ラッチ回路１２７と出力回路１４４に供給する。
【００７４】
出力回路１４４は、インバータ１４５，１４６およびＮＡＮＤゲート１４７〜１４９によって構成され、Ｄ−ＬＡＴＣＨ１５３，１５４から出力されたデータ信号をクロック信号に同期して合成し、出力する。
【００７５】
図５は、カウンタ１２４の詳細な構成例を示す図である。この図に示すように、カウンタ１２４は、ＤＡＴＡ信号の取り込みに必要なＣＬＫ数ｎ＋１個のＤＦＦ１６０−１〜１６０−ｎ，１６１からなるシフトレジスタにより構成され、次段のＩＣに前段からのクロック信号と、データ信号を取込み始めるタイミングを通知する機能を持っている。
【００７６】
次に、本発明の実施の形態の動作について説明する。
制御回路１１に映像信号が入力されると、制御回路１１は、リセット信号を出力し、データドライバＩＣ１７に供給する。
【００７７】
その結果、初段（図中左端）のデータドライバＩＣ１７は、この信号を入力バッファ１２２を介して読み込み、クロック制御回路１２５およびカウンタ１２４をリセットした後、出力バッファ１３０を介して次のデータドライバＩＣ１７に供給する。その結果、データドライバＩＣ１７が次々とリセットされることになる。
【００７８】
続いて、制御回路１１からクロック信号およびデータ信号が出力されると、初段のデータドライバＩＣ１７は、入力バッファ１２１および入力バッファ１２３を介してこれらの信号を読み込み（図６（Ａ），（Ｂ）参照）、クロック制御回路１２５およびＤＡＴＡ制御回路１２６にそれぞれ供給する。
【００７９】
制御回路１１からスタート信号が入力バッファ１２０に供給されると、ＤＡＴＡ制御回路１２６のＤＦＦ１４３は、クロック信号の立ち上がりエッジに同期してデータ信号をラッチし、Ａ信号（図６（Ｃ）参照）としてＤ−ＬＡＴＣＨ１５４へ出力する。
【００８０】
一方、ＤＦＦ１４２は、クロック信号の立ち下がりエッジに同期してデータ信号をラッチし、Ｂ信号（図６（Ｄ）参照）としてＤ−ＬＡＴＣＨ１５３とラッチ回路１２７へ出力する。
【００８１】
Ｄ−ＬＡＴＣＨ１５３は、ＤＦＦ１４２の出力をクロック信号の立ち上がりエッジに同期してラッチすることによりクロック信号の半サイクル分だけ遅延し、出力回路１４４にＤ信号（図６（Ｆ）参照）として供給する。
【００８２】
Ｄ−ＬＡＴＣＨ１５４も同様に、ＤＦＦ１４３の出力をクロック信号の立ち下がりエッジに同期してラッチすることによりクロック信号の半サイクル分だけ遅延し、出力回路１４４およびラッチ回路１２７にＣ信号（図６（Ｅ）参照）として供給する。
【００８３】
出力回路１４４は、Ｄ−ＬＡＴＣＨ１５３およびＤ−ＬＡＴＣＨ１５４から出力された信号をクロック信号に同期して合成し、出力バッファ１３１に供給する。
【００８４】
ラッチ回路１２７は、ＤＡＴＡ制御回路１２６から供給されたデータ信号をラッチし、ＬＣＤパネル１０に供給する。その結果、ＬＣＤパネル１０には、当該データドライバＩＣ１７に分担されている画像データが供給されることになる。
【００８５】
カウンタ１２４は、リセット信号によってリセットされた後、クロック信号をカウントし、クロック信号のｎサイクルが経過した場合には、出力バッファ１２８に供給するスタート信号を“Ｈ”の状態にする。
【００８６】
クロック制御回路１２５から出力されたクロック信号は、インバータ１３２によって反転され、出力バッファ１２９に供給される。
出力バッファ１２９および出力バッファ１３１は、インバータ１３２により反転されたクロック信号およびデータ信号を次のデータドライバＩＣ１７に出力する（図６（Ｇ），（Ｈ）参照）。
【００８７】
ここで、このデータ出力信号（図６（Ｇ）参照）は、データ入力信号（図６（Ｂ）参照）に比較すると、位相がクロック信号の半サイクル分だけ遅延していることが分かる。また、クロック信号は、入力された信号がインバータ１３２により反転されて出力されることから位相が１８０度ずれている。
【００８８】
図７は、クロック信号とデータ信号の位相関係を示す図である。この図では、クロック“１”〜“１０”が入力されるとともに、データ“Ａ”〜“Ｈ”が入力されている。また、データ“Ａ”は、クロック“１”に同期して入力されている。
【００８９】
図７（Ａ）に示すスタート入力信号が“Ｈ”の状態になると、クロック“１”（図７（Ｂ）参照）に同期してデータ“Ａ”（図７（Ｃ）参照）が入力される。前述のように、クロック信号はインバータ１３２により反転されて出力されるので、クロック出力信号は図７（Ｅ）に示すように、クロック“１”が反転されて“Ｌ”の状態となって出力される。
【００９０】
一方、データ信号は、遅延回路１５０によってクロック信号の半サイクル分だけ遅延されて出力されるので、図７（Ｆ）に示すように、データ“Ａ”は、クロック“１”と“２”の間の“Ｈ”の部分に同期して出力される。従って、データ信号とクロック信号の相対的位相は、入力されたときと同じ状態を保って次段のデータドライバＩＣ１７に供給されることになる。
【００９１】
図８は、各データドライバＩＣ１７に入力されるクロック信号の位相の関係を示す図である。この図において（Ａ）〜（Ｊ）は、１段目〜１０段目のデータドライバＩＣ１７（図２では１段目〜４段目のみを示してある）に入力されるクロック信号を示している。この図に示すように、本発明の実施の形態によれば、各データドライバＩＣ１７においてクロック信号を反転して出力するようにしたので、デューティー比の誤差が累積されることを防止できる。
【００９２】
また、図１１に示す従来のＤＡＴＡ制御回路では、ＤＦＦ４２，４３の出力信号をそれぞれラッチすることにより、立ち上がりと立ち下がりエッジに同期して重畳されている情報を取り出していた。しかし、このような方法では、図１３に示すように、クロック信号の立ち下がりから次の立ち上がりまでの期間しかラッチ回路１２７がデータをラッチするためのタイミングマージンを確保できないため、解像度が高くなった場合には、正常にデータを取得できない等の問題を生じていた。
【００９３】
しかし、本発明の実施の形態では、図４に示すように、立ち上がりエッジについてはＤ−ＬＡＴＣＨ１５４の出力（Ｃ信号）を、また、立ち下がりエッジについては従来と同様にＤＦＦ１４２の出力（Ｂ信号）を用いるようにしている。その結果、図６に示すように、クロック信号の立ち下がりエッジから、次の立ち下がりエッジまでの期間をタイミングマージンとして確保することができるので、画面の解像度が向上した場合であってもデータを正確にラッチすることが可能になる。
【００９４】
なお、以上の実施の形態では、Ｄ−ＬＡＴＣＨ１５３，１５４を用いてデータ信号を遅延するようにしたが、ディレイラインを用いて遅延することも可能である。
【００９５】
また、以上の実施の形態では、ＬＣＤパネルを例に挙げて説明したが、その他の表示装置（例えば、ＰＤＰ（Plasma Display Panel）等）に対しても本発明を適用することが可能である。
【００９６】
また、ＬＣＤ等の表示装置のみならず、カスケード接続された半導体装置間で信号を伝送する伝送システムに本発明を適用することが可能である。
更に、以上の実施の形態に示す回路は、ほんの一例であり、本発明がこのような回路のみに限定されるものではないことはいうまでもない。
【００９７】
（付記１）外部から供給された第１の信号を入力する第１の入力回路と、
外部から供給された第２の信号を、前記第１の入力回路から入力された前記第１の信号に応じて入力する第２の入力回路と、
前記第２の入力回路から入力された前記第２の信号に基づいて信号処理を行う信号処理回路と、
前記第１の入力回路から入力された前記第１の信号を反転して出力する第１の出力回路と、
前記第２の入力回路から入力された前記第２の信号を所定量だけ遅延して出力する第２の出力回路と、
を有することを特徴とする半導体装置。
【００９８】
（付記２）前記第１の信号はクロック信号であり、
前記第２の信号はデータ信号であり、
前記第２の出力回路は、前記クロック信号の半サイクル分だけ前記データ信号を遅延して出力する、
ことを特徴とする付記１記載の半導体装置。
【００９９】
（付記３）前記第２の出力回路は、前記データ信号をラッチ回路を用いることにより遅延することを特徴とする付記２記載の半導体装置。
（付記４）前記データ信号は、前記クロック信号の立ち上がりおよび立ち下がりエッジに対応する位置に一組の情報が重畳されており、
前記信号処理回路は、前記一組の情報のうち、先に入力される情報については、前記ラッチ回路によって遅延されたデータ信号から取得し、後に入力される情報については、前記ラッチ回路によって遅延される前のデータ信号から取得する、
ことを特徴とする付記３記載の半導体装置。
【０１００】
（付記５）前記データ信号の取り込みを示すスタート信号を入力する第３の入力回路と、
前記第３の入力回路から入力された前記スタート信号を前記クロック信号の前記データ信号の取り込みに必要なサイクル数分だけ遅延して出力する第３の出力回路と、
を更に有することを特徴とする付記２記載の半導体装置。
【０１０１】
（付記６）前記第１および／または第２の出力回路は、ディレイラインによって前記データ信号を遅延することを特徴とする付記２記載の半導体装置。
（付記７）表示パネルと、前記表示パネルのゲートバスラインを駆動するゲートドライバと、前記表示パネルのデータバスラインを駆動するカスケード接続された複数のデータドライバとを有する表示装置において、
前記データドライバは、
前段から供給された第１の信号を入力する第１の入力回路と、
前段から供給された第２の信号を、前記第１の入力回路から入力された前記第１の信号に応じて入力する第２の入力回路と、
前記第２の入力回路から入力された前記第２の信号に基づいて信号処理を行う信号処理回路と、
前記第１の入力回路から入力された前記第１の信号を反転して出力する第１の出力回路と、
前記第２の入力回路から入力された前記第２の信号を所定量だけ遅延して出力する第２の出力回路と、
を有することを特徴とする表示装置。
【０１０２】
（付記８）前記第１の信号はクロック信号であり、
前記第２の信号はデータ信号であり、
前記第２の出力回路は、前記クロック信号の半サイクル分だけ前記データ信号を遅延して出力する、
ことを特徴とする付記７記載の表示装置。
【０１０３】
（付記９）前記第２の出力回路は、前記データ信号をラッチ回路を用いることにより遅延することを特徴とする付記８記載の表示装置。
（付記１０）前記データ信号は、前記クロック信号の立ち上がりおよび立ち下がりエッジに対応する位置に一組の情報が重畳されており、
前記信号処理回路は、前記一組の情報のうち、先に入力される情報については、前記ラッチ回路によって遅延されたデータ信号から取得し、後に入力される情報については、前記ラッチ回路によって遅延される前のデータ信号から取得する、
ことを特徴とする付記９記載の表示装置。
【０１０４】
（付記１１）前記データ信号の取り込みを示すスタート信号を入力する第３の入力回路と、
前記第３の入力回路から入力された前記スタート信号を前記クロック信号の前記データ信号の取り込みに必要なサイクル数分だけ遅延して出力する第３の出力回路と、
を更に有することを特徴とする付記８記載の表示装置。
【０１０５】
（付記１２）前記第１および／または第２出力回路は、ディレイラインによって前記データ信号を遅延することを特徴とする付記８記載の表示装置。
（付記１３）カスケード接続された複数の半導体装置を有し、入力された信号を順次伝送する信号伝送システムにおいて、
前記各半導体装置は、
前段から供給された第１の信号を入力する第１の入力回路と、
前段から供給された第２の信号を、前記第１の入力回路から入力された前記第１の信号に応じて入力する第２の入力回路と、
前記第２の入力回路から入力された前記第２の信号に基づいて信号処理を行う信号処理回路と、
前記第１の入力回路から入力された前記第１の信号を反転して出力する第１の出力回路と、
前記第２の入力回路から入力された前記第２の信号を所定量だけ遅延して出力する第２の出力回路と、
を有することを特徴とする信号伝送システム。
【０１０６】
【発明の効果】
以上説明したように本発明では、クロック信号に対してデューティー比の誤差が累積されることを防止することができる。
【０１０７】
また、本発明では、第１の信号に対してデューティー比の誤差が累積され、表示される画像のクオリティが低下することを防止できる。
【０１０８】
また、本発明では、クロック信号に対してデューティー比の誤差が累積され、伝送される信号のクオリティが低下することを防止できる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明するための原理図である。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】図２に示すデータドライバＩＣの詳細な構成例を示す図である。
【図４】図３に示すＤＡＴＡ制御回路の詳細な構成例を示す図である。
【図５】図３に示すカウンタの詳細な構成例を示す図である。
【図６】図２に示す実施の形態の動作を説明するためのタイミングチャートである。
【図７】クロック信号とデータ信号の位相の関係を示す図である。
【図８】図２に示す各データドライバＩＣに入力されるクロック信号を示す図である。
【図９】カスケード接続構成を有する従来の液晶表示装置の一例を示す図である。
【図１０】図９に示すデータドライバＩＣの詳細な構成例を示す図である。
【図１１】図１０に示すＤＡＴＡ制御回路の詳細な構成例を示す図である。
【図１２】図１０に示すカウンタの詳細な構成例を示す図である。
【図１３】図９に示す各データドライバＩＣに入力されるクロック信号を示す図である。
【図１４】図９に示す従来例の動作を説明するためにタイミングチャートである。
【図１５】先の出願の発明の構成例を示す図である。
【図１６】図１５に示すデータドライバＩＣの詳細な構成例を示す図である。
【図１７】奇数番目に接続されたデータドライバＩＣの動作を説明するための図である。
【図１８】偶数番目に接続されたデータドライバＩＣの動作を説明するための図である。
【図１９】図１５に示す従来例の動作を説明するためのタイミングチャートである。
【符号の説明】
１０ＬＣＤパネル
１１制御回路
１２ゲートドライバ
１５信号線
１７データドライバＩＣ
９９〜１０１半導体装置
１００ａ第１の入力回路
１００ｂ第２の入力回路
１００ｃ信号処理回路
１００ｄ第１の出力回路
１００ｅ第２の出力回路
１２０〜１２３入力バッファ
１２４カウンタ
１２５クロック制御回路
１２６ＤＡＴＡ制御回路
１２７ラッチ回路
１２８〜１３１出力バッファ
１３２インバータ
１４０入力回路
１４１インバータ
１４２，１４３ＤＦＦ
１４４出力回路
１４５，１４６インバータ
１４７〜１４９ＮＡＮＤゲート
１５０遅延回路
１５１，１５２インバータ
１５３，１５４Ｄ−ＬＡＴＣＨ
１６０−１〜１６０−ｎＤＦＦ
１６１ＤＦＦ

Claims

外部から供給されるデータ信号を、外部から供給されたクロック信号の立ち上がりエッジに同期してラッチする第１の論理回路と、前記クロック信号の立ち下がりエッジに同期してラッチする第２の論理回路とを有する第１の回路と、
前記第１の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第１ラッチ回路と、前記第２の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第２ラッチ回路とを有する第２の回路と、
前記第１ラッチ回路が出力する信号を、前記クロック信号の立ち下がりエッジに同期して出力する第１のＮＡＮＤ回路と、前記第２ラッチ回路が出力する信号を、前記クロック信号の立ち上がりエッジに同期して出力する第２のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路が出力する信号と前記第２のＮＡＮＤ回路が出力する信号のＮＡＮＤ論理を取って他の集積半導体回路に出力する第３のＮＡＮＤ回路と、を有する第３の回路と、
を備えるデータ制御回路と、
前記第２の論理回路が出力する信号および前記第１ラッチ回路が出力する信号を取得する信号処理回路と、
外部から供給された前記データ信号と外部から供給された前記クロック信号と同じ位相関係を保つように、前記第３の回路が出力する信号に対するクロック信号を反転するインバータと、反転した前記クロック信号の位相を調整して外部に出力する出力バッファとを備えるクロック出力回路と、
を有することを特徴とする集積半導体回路。
前記データ信号の取り込みを示すスタート信号を入力する入力回路と、
前記入力回路から入力された前記スタート信号を前記クロック信号の前記データ信号の取り込みに必要なサイクル数分だけ遅延して出力する出力回路と、
を更に有することを特徴とする請求項１記載の集積半導体回路。
表示パネルと、前記表示パネルのゲートバスラインを駆動するゲートドライバと、前記表示パネルのデータバスラインを駆動するカスケード接続された複数のデータドライバＩＣとを有する表示装置において、
前記データドライバＩＣは、
前段の前記データドライバＩＣから供給されるデータ信号を、前段の前記データドライバＩＣから供給されたクロック信号の立ち上がりエッジに同期してラッチする第１の論理回路と、前記クロック信号の立ち下がりエッジに同期してラッチする第２の論理回路とを有する第１の回路と、
前記第１の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第１ラッチ回路と、前記第２の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第２ラッチ回路とを有する第２の回路と、
前記第１ラッチ回路が出力する信号を、前記クロック信号の立ち下がりエッジに同期して出力する第１のＮＡＮＤ回路と、前記第２ラッチ回路が出力する信号を、前記クロック信号の立ち上がりエッジに同期して出力する第２のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路が出力する信号と前記第２のＮＡＮＤ回路が出力する信号のＮＡＮＤ論理を取って後段の前記データドライバＩＣに出力する第３のＮＡＮＤ回路と、を有する第３の回路と、
を備えるデータ制御回路と、
前記第２の論理回路が出力する信号および前記第１ラッチ回路が出力する信号を取得する信号処理回路と、
前段の前記データドライバＩＣから供給された前記データ信号と前段の前記データドライバＩＣから供給されたクロック信号と同じ位相関係を保つように、前記第３の回路が出力する信号に対するクロック信号を反転するインバータと、反転した前記クロック信号の位相を調整して後段の前記データドライバＩＣに出力する出力バッファとを備えるクロック出力回路と、
を有することを特徴とする表示装置。
カスケード接続された複数の集積半導体回路を有し、入力された信号を順次伝送する信号伝送システムにおいて、
前記各集積半導体回路は、
前段の前記集積半導体回路から供給されるデータ信号を、前段の前記集積半導体回路から供給されたクロック信号の立ち上がりエッジに同期してラッチする第１の論理回路と、前記クロック信号の立ち下がりエッジに同期してラッチする第２の論理回路とを有する第１の回路と、
前記第１の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第１ラッチ回路と、前記第２の論理回路が出力する信号を、前記クロック信号の半サイクル分だけ遅延して出力する第２ラッチ回路とを有する第２の回路と、
前記第１ラッチ回路が出力する信号を、前記クロック信号の立ち下がりエッジに同期して出力する第１のＮＡＮＤ回路と、前記第２ラッチ回路が出力する信号を、前記クロック信号の立ち上がりエッジに同期して出力する第２のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路が出力する信号と前記第２のＮＡＮＤ回路が出力する信号のＮＡＮＤ論理を取って後段の前記集積半導体回路に出力する第３のＮＡＮＤ回路と、を有する第３の回路と、
を備えるデータ制御回路と、
前記第２の論理回路が出力する信号および前記第１ラッチ回路が出力する信号を取得する信号処理回路と、
前段の前記集積半導体回路から供給された前記データ信号と前段の前記集積半導体回路から供給されたクロック信号と同じ位相関係を保つように、前記第３の回路が出力する信号に対するクロック信号を反転するインバータと、反転した前記クロック信号の位相を調整して後段の前記集積半導体回路に出力する出力バッファとを備えるクロック出力回路と、
を有することを特徴とする信号伝送システム。