JP2001156623A

JP2001156623A - ｎビットカウンタ

Info

Publication number: JP2001156623A
Application number: JP33342099A
Authority: JP
Inventors: Takashi Mitsuida; ▲高▼ 三井田
Original assignee: INNOTECH CORP
Current assignee: INNOTECH CORP
Priority date: 1999-11-24
Filing date: 1999-11-24
Publication date: 2001-06-08

Abstract

(57)【要約】【課題】本発明は本発明はｎビットカウンタおよび
画像処理装置に関し、。固体撮像素子による光検出方法
に関し、大規模のゲート回路を必要とせず、半導体集積
化に適した、あるいは高速動作を可能とするカウンタ回
路を得る。【解決手段】最終段のビットシフト回路４の出力とス
タート信号ＳＴとを二入力とするクロックド・ＮＡＮＤ
ゲート回路６を有するビット生成回路１で１ビットデー
タを生成し、その後、同期信号φ１ｈおよびφ２ｈに同
期してクロックド・インバータ構成のビットシフト回路
２、３……を介して該１ビットデータを転送し、最終段
のビットシフト回路４に到達後、再び先頭のビット生成
回路１に戻して巡回させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はｎビットカウンタお
よび画像処理装置に関し、より詳しくはデジタルカメラ
等の画像処理装置に用いられるｎビットカウンタに関す
る。

【０００２】

【従来の技術】従来より、種々のカウンタ回路が用いら
れている。例えば、複数のトグル型フリップフロップを
カスケード接続したカウンタ回路やシフトレジスタを用
いたカウンタ回路が使用されている。しかし、複数のト
グル型フリップフロップを用いたカウンタ回路によれ
ば、前段のトグル型フリップフロップの出力により後段
のトグル型フリップフロップが順番に従って動作してい
くものであるから、必然的に段数が増えるごとに後段の
回路動作が遅延していく。この結果、入力パルス数とカ
ウンタ出力とが対応しなくなり、正確なカウント値を与
えることが困難になるという問題がある。また、各段の
トグル型フリップフロップの出力をデコード回路に入力
してデコードする必要があるため、出力段数が増えるに
比例してデコーダ回路への入力数も増加するので、デコ
ーダ回路の規模が大きくなるという問題がある。

【０００３】一方、シフトレジスタを用いたカウンタ回
路によれば、クロックパルスを用いて全段のフリップフ
ロップを同期して動作させるものであるから、非同期で
動作するトグル型フリップフロップを用いたカウンタ回
路のような問題は生じない。しかし、従来のシフトレジ
スタを用いたカウンタ回路においては、全ビット出力を
ＮＡＮＤゲート回路を介して初段のシフトレジスタの入
力に戻す構成であるから、多入力のＮＡＮＤ回路を必要
とする。このため、回路が複雑となるとともに、遅延時
間が大きくなる等の問題がある。

【０００４】

【発明が解決しようとする課題】このように、従来構成
のカウンタ回路によれば、カウンタのビット数が増える
ほど大規模のゲート回路を必要とするため、カウンタ回
路を集積回路で作成するとき面積縮小化の妨げになった
り、あるいは該ゲート回路での遅延が大きいためカウン
タ回路の高速動作の妨げになるという問題がある。

【０００５】本発明は、上述の事情に鑑みてなされたも
のであり、大規模のゲート回路を必要とせず、半導体集
積化に適した、あるいは高速動作を可能とするカウンタ
回路の提供を目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明のｎビットカウンタは、図１に例示するよう
に、１ビットデータを発生するビット生成回路と、縦続
接続されたｎ−１段のビットシフト回路とを有し、該ビ
ット生成回路から出力される１ビットのデータを、該ビ
ットシフト回路を介して同期信号により順次シフトする
ｎビットカウンタにおいて、前記ビット生成回路は、最
終段であるｎ−１段目の前記ビットシフト回路の出力信
号とスタート信号とを少なくとも入力とするクロックド
・ゲート回路を有することを特徴としている。

【０００７】このｎビットカウンタによれば、ビット生
成回路のクロックド・ゲート回路に、最終段であるｎ−
１段目の前記ビットシフト回路の出力信号とスタート信
号とが入力し、かつ同期信号が入力することにより、１
ビットのデータが生成される。そして、次の同期信号が
入力すると、該ビット生成回路で生成された１ビットデ
ータが次段のビットシフト回路に送られる。このように
して、該１ビットデータは、同期信号に同期しながら、
順次、ビットシフト回路を伝播する。そして、最終段の
ビットシフト回路に到達すると、１ビットデータは再び
先頭のビット生成回路のクロックド・ゲート回路に入力
する。

【０００８】このようにして、スタート信号の入力によ
り、発生した１ビットデータは、同期信号に同期してｎ
ビットカウンタを巡回する。なお、スタート信号が入力
しないときには、ｎビットカウンタのカウント動作は停
止する。ビット生成回路のクロックド・ゲート回路とし
ては、種々のものが考えられるが、図１に例示するよう
に、最終段のｎ−１段目のビットシフト回路の出力信号
と前記スタート信号とを二入力とする２入力クロックド
・ＮＡＮＤゲート回路と、前記２入力クロックド・ＮＡ
ＮＤゲート回路の出力信号を入力とするクロックド・イ
ンバータとを有する構成であることが好ましい。かかる
構成によれば、素子数を少なくすることができるので半
導体集積回路化に適しているとともに、信号伝播遅延時
間を短くすることができるので、回路動作の高速化に適
しているからである。

【０００９】最終段であるｎ−１段目のビットシフト回
路は、該ビットシフト回路の前段のｎ−２段目のビット
シフト回路の出力信号を入力とするクロックド・インバ
ータと、該クロックド・インバータの出力信号と前記ス
タート信号とを入力とするクロックド・ＮＡＮＤゲート
回路とを有する構成であることが好ましい。かかる構成
によれば、素子数を少なくすることができるので半導体
集積回路化に適しているとともに、信号伝播遅延時間を
短くすることができるので、回路動作の高速化に適して
いるからである。

【００１０】また、ビットシフト回路と最終段のｎ−１
段目のビットシフト回路との間の各段のビットシフト回
路は、前段回路から送られた１ビットデータを取り込む
第１のクロックド・インバータと、該データを出力する
第２のクロックド・インバータとを有する構成であるこ
とが望ましい。かかる構成によれば、素子数を少なくす
ることができるので半導体集積回路化に適しているとと
もに、信号伝播遅延時間を短くすることができるので、
回路動作の高速化に適しているからである。特に、本発
明によれば、このシフト回路の繰り返しとなって、ｎビ
ットカウンタのほとんどの構成部分を占めているので、
半導体集積回路の集積化に適している。

【００１１】また、スタート信号は、遅延回路を介して
クロックド・ＮＡＮＤゲート回路の入力することが望ま
しい。これにより、クロックド・ＮＡＮＤゲート回路の
クロック動作が開始してクロックド・ＮＡＮＤゲート回
路の状態が決定した後に、スタート信号を入力すること
ができるので、クロックド・ＮＡＮＤゲート回路の誤動
作を防止することができる。

【００１２】さらに、本発明のｎビットカウンタを、Ｃ
ＭＯＳイメージセンサや、液晶表示装置等の画像装置の
画素選択に用いれば、半導体集積回路の面積の縮小化と
ともに、高速動作化が可能となる。

【００１３】

【実施の形態】以下、図面を参照しながら、本願発明の
実施の形態に係るｎビットカウンタについて説明する。（１）ｎビットカウンタの構成についての説明図１は、本発明の実施の形態に係るｎビットカウンタの
全体構成を示す図である。１は最初の１ビットデータを
生成するビット生成回路であり、２はその１ビットデー
タを入力して、同期信号に同期して次段のビットシフト
回路２にシフト出力するビットシフト回路である。また
３は、ビットシフト回路２から出力された１ビットデー
タをさらに次の段のビットシフト回路にシフト出力する
ビットシフト回路である。４は最終段のビットシフト回
路である。

【００１４】１ビットデータを生成するビット生成回路
１は、図１に示すように、クロックド・ＮＡＮＤゲート
回路６と該クロックド・ＮＡＮＤゲート回路６に縦続接
続するクロックド・インバータ７とによって構成されて
いる。クロックド・ＮＡＮＤゲート回路６は、遅延回路
５を介して入力するスタート信号ＳＴと最終段のビット
シフト回路４の出力とを２入力とし、同期信号φｈ２に
よって動作する。クロックド・インバータ７はクロック
ド・ＮＡＮＤゲート回路６の出力を入力とし、同期信号
φｈ１によって動作する。

【００１５】８は出力バッファ回路８であり、クロック
ド・ＮＡＮＤゲート回路６の出力を増幅して信号ＨＳ１
を出力するものである。次にビットシフト回路について
説明する。ビットシフト回路２は、クロックド・インバ
ータ９と該クロックド・インバータに縦続接続するクロ
ックド・インバータ１０とによって構成されている。

【００１６】クロックド・インバータ９は、前段のビッ
ト生成回路１の出力を入力とし、同期信号φｈ２によっ
て動作する。クロックド・インバータ１０は、クロック
ド・インバータ９の出力を入力とし、同期信号φｈ２に
よって動作する。出力バッファ回路１１は、クロックド
・インバータ９の出力を増幅して信号ＨＳ２を出力する
ものである。

【００１７】ビットシフト回路３は、ビットシフト回路
２と同様な回路構成であり、同期信号φｈ２によって動
作するクロックド・インバータ１２と、同期信号φｈ１
によって動作するクロックド・インバータ１３とを有す
る。最終段のビットシフト回路４はクロックド・インバ
ータ１５と該クロックド・インバータ１５の出力と、遅
延回路５を介して入力するスタート信号ＳＴとを二入力
とするクロックド・ＮＡＮＤ回路１６とによって構成さ
れている。

【００１８】なお、二入力クロックド・ＮＡＮＤゲート
回路は、図３（ａ）に示すように、二入力ＮＡＮＤゲー
ト回路とトランスファゲート回路とによって構成されて
おり、クロックド・インバータは、図３（ｂ）に示すよ
うに、インバータとトランスファゲート回路とによって
構成されている。（２）本願発明の実施の形態に係るｎビットカウンタの
動作の説明図２は、図１に示す、本願発明の実施の形態に係るｎビ
ットカウンタの動作を説明するための信号波形図であ
る。

【００１９】ＳＴはｎビットカウンタの動作を開始する
スタート信号である。φｈ１とφｈ２はクロックド・Ｎ
ＡＮＤゲート回路又はクロックド・インバータの動作を
制御する同期信号であり、回路の誤動作を防止するた
め、同期信号φｈ１とφｈ２が同時に“Ｈ”にならない
ようにしている。ｇは二入力クロックド・ＮＡＮＤゲー
ト回路６の一方の入力における信号波形、ｈは二入力ク
ロックド・ＮＡＮＤゲート回路１６の一方の入力におけ
る信号波形であり、共に遅延回路５の出力信号を示して
いる。

【００２０】ａは二入力クロックド・ＮＡＮＤゲート回
路１７の出力における信号波形、ｂは二入力クロックド
・ＮＡＮＤゲート回路６の出力における信号波形を示し
ている。また、ｃはクロックド・インバータ７の出力に
おける信号波形、ｄはクロックド・インバータ９の出力
における信号波形、ｅはビットシフト回路３のクロック
ド・インバータ１３の出力における信号波形、ｆはクロ
ックド・インバータ１５の出力における信号波形を示し
ている。

【００２１】まず、スタート信号ＳＴが入力する前の状
態においては、スタート信号は“Ｌ”、同期信号φｈ１
及びφｈ２は“Ｈ”である。これにより、ビット生成回
路およびビットシフト回路のすべての出力ＨＳ１〜ＨＳ
ｎは“Ｌ”である。スタート信号ＳＴが入力すると、図
２に示すようなタイミングで同期信号φｈ１及びφｈ２
のパルスが入力し、ｎビットカウンタの動作が始まる。

【００２２】スタート信号ＳＴが入力して“Ｈ”になる
と、遅延回路５によって定まる一定時間後、クロックド
・ＮＡＮＤゲート回路６の入力（ｇ）およびクロックド
・ＮＡＮＤゲート回路１７の入力（ｈ）が“Ｈ”にな
る。従って、クロックド・ＮＡＮＤゲート回路６の一方
の入力（ａ）と他方の入力（ｇ）が共に“Ｈ”であり、
また同期信号φｈ２が“Ｈ”であることによってトラン
スファゲート回路が開いているので、クロックド・ＮＡ
ＮＤゲート回路６の出力（ｂ）は“Ｌ”になる。この結
果、出力バッファ回路８の出力ＨＳ１は“Ｈ”になる。

【００２３】次いで、同期信号φｈ２が“Ｌ”になった
後、同期信号φｈ１が“Ｈ”になると、クロックド・Ｎ
ＡＮＤゲート回路７の出力（ｃ）は“Ｈ”となり、次段
のビットシフト回路２にデータ転送される。このよう
に、ビット生成回路１において生成された１ビットデー
タ“Ｈ”は同期信号φｈ２のパルスによって出力バッフ
ァ回路８から出力されるとともに、同期信号φｈ１のパ
ルスによって、該１ビットデータ“Ｈ”は次段のビット
シフト回路２に転送される。

【００２４】そして、次の同期信号φｈ２が入力して
“Ｈ”になると、ビット生成回路１から転送された１ビ
ットデータ“Ｈ”は、ビットシフト回路２のクロックド
・インバータ９を介して出力され、出力バッファ回路１
１の出力ＨＳ２は“Ｈ”になる。さらに、次の同期信号
φｈ１が入力して“Ｈ”になると、ビットシフト回路２
から転送された１ビットデータ“Ｈ”は、クロックド・
インバータ１０を介して出力され、次段のビットシフト
回路に転送される。

【００２５】このようにして、同期信号φｈ２およびφ
ｈ１のパルスがｎ個入力すると、ビットシフト回路１で
生成された１ビットデータ“Ｈ”は、最終段のビットシ
フト回路４に達する。すなわち、出力バッファ回路１７
の出力ＨＳｎは“Ｈ”になるさらに、ｎ＋１個の同期信
号φｈ２およびφｈ１のパルスが入力すると、１ビット
生成回路１に１ビットデータ“Ｈ”が戻されて、出力Ｈ
Ｓ１が“Ｈ”になる。

【００２６】このように、実施の形態においては、１ビ
ット生成回路１で生成された１ビットデータ“Ｈ”は同
期信号φｈ２およびφｈ１のパルスの個数に応じてシフ
トし、出力ＨＳ１〜ＨＳｎのいずれかに出力される。ま
た、スタート信号ＳＴが“Ｌ”になると、ビット生成回
路１の入力（ｇ）と最終段のビットシフト回路４のクロ
ックド・ＮＡＮＤゲート回路１７の入力（ｈ）が“Ｌ”
に固定されるので、全出力ＨＳ１〜ＨＳｎは“Ｌ”にな
りカウント動作を停止する。

【００２７】このように、本願発明の実施の形態に係る
ｎビットカウンタによれば、二入力ＮＡＮＤ回路は先頭
の１ビット生成回路に一個、最終段のビットシフト回路
に一個使用するだけで、他は全てクロックド・インバー
タの繰り返しで構成することができるので、集積回路化
に適しており、また動作の高速化を図ることができる。

【００２８】（３）ｎビットカウンタで使用するスター
ト信号ＳＴ、同期信号φｈ１および同期信号φｈ２の生
成する回路についての説明次に、図１のｎビットカウンタにおいて使用されるスタ
ート信号ＳＴ、同期信号φｈ１およびφｈ２を生成する
回路について説明する。まず、図４は、基本クロック信
号ＣＬＫにより、信号φ１とその反転信号である信号φ
２とを生成する回路である。

【００２９】容易にわかるように、図４に示す回路によ
り、基本クロック信号ＣＬＫと同相の信号φ１と、基本
クロック信号ＣＬＫを反転した信号φ２とが生成され
る。図５はカウント開始信号を検知してスタート信号Ｓ
Ｔを生成するスタート信号生成回路である。図におい
て、１８と２２はフリップ・フロップ回路、２１は二入
力ＮＡＮＤ回路、１９はインバータである。

【００３０】この回路の動作の概略について説明する
と、二入力ＮＡＮＤ回路２１の一方の入力にカウント開
始信号が入力すると、該二入力ＮＡＮＤ回路２１の出力
は“Ｈ”から“Ｌ”に変わる。そして、フリップ・フロ
ップ回路１８に入力したカウント開始信号は、フリップ
・フロップ回路１８の動作時間で定まる時間経過後にセ
ットされ“Ｈ”を出力する。これにより、二入力ＮＡＮ
Ｄ回路２１の出力は“Ｈ”に戻る。

【００３１】このようにして、フリップ・フロップ回路
２２にはパルスが入力し、フリップ・フロップ回路２２
の出力が“Ｈ”にセットされるので、スタート信号ＳＴ
が発生する。図６は、図４の回路で生成された信号φ１
およびφ２に基づいて、同期信号φｈ１０およびφｈ２
０を生成する回路である。図において、２４〜２７、２
９、３１、３２はインバータ、２８は３入力ＮＡＮＤ回
路、２９は二入力ＮＡＮＤ回路である。

【００３２】図７の信号波形図において、Ａは二入力ク
ロックド・ＮＡＮＤゲート回路２３の出力における信号
波形、Ｂはクロックド・インバータ２４の出力における
信号波形、Ｃはクロックド・インバータ２５の出力にお
ける信号波形、Ｄはクロックド・インバータ２６の出力
における信号波形、Ｅはクロックド・インバータ２７の
出力における信号波形、Ｆは三入力クロックド・ＮＡＮ
Ｄゲート回路２８の出力における信号波形、Ｇはクロッ
クド・インバータ２９の出力における信号波形を示して
いる。

【００３３】そして、Ｈはインバータ３１の出力におけ
る信号波形、すなわち、同期信号φｈ１の信号波形であ
り、Ｉはインバータ３２の出力における信号波形、すな
わち、同期信号φｈ２の信号波形である。スタート信号
ＳＴが入る前、すなわち、スタート信号ＳＴが“Ｌ”の
とき、信号波形Ａ，Ｂ，Ｃは共に“Ｈ”であるから、三
入力ＮＡＮＤゲート回路２８の出力は“Ｌ”であり、ク
ロックド・インバータ２９の出力は“Ｈ”である。

【００３４】スタート信号ＳＴが入ると、すなわち、ス
タート信号ＳＴが“Ｈ”になると、二入力クロックド・
ＮＡＮＤゲート回路２３の二入力は共に“Ｈ”になる。
これにより、二入力クロックド・ＮＡＮＤゲート回路２
３は“Ｌ”に変化する。そして、この変化は、同期信号
φ２と同期信号φ１により、三入力クロックド・ＮＡＮ
Ｄゲート回路２８およびクロックド・インバータ２９を
介して戻ってくるので二入力クロックド・ＮＡＮＤゲー
ト回路２３は“Ｈ”に変化する。すなわち、信号波形Ａ
に示すように、同期信号φ２と同期信号φ１のパルス幅
を合計したパルス幅のパルスが発生する。

【００３５】そして、信号波形Ａに示す生成パルスは、
クロックド・インバータ２４、２５２６および２７を介
して、同期信号φ２と同期信号φ１により進んでゆくの
で、信号波形Ｂ，Ｃ，Ｄ，Ｅに示すパルスが得られる。
そして、信号波形Ａ，Ｃ，Ｅを入力とする三入力ＮＡＮ
Ｄゲート回路２８の出力では、信号波形Ｆが得られる。
またクロックド・インバータ２９の出力では、信号波形
Ｇが得られる。このようにして、インバータ３１の出力
からは、信号波形Ｈで示す同期信号φ１が出力され、ま
たインバータ３２の出力からは、信号波形Ｉで示す同期
信号φ２が出力される。

【００３６】このようにして、図１のｎビットカウンタ
において使用されるするスタート信号ＳＴ、同期信号φ
ｈ１および同期信号φｈ２を生成することができる。な
お、本発明のｎビットカウンタの実施の形態では、クロ
ックド・ＮＡＮＤ回路やクロックド・インバータを用い
て構成したが、その他のクロックド・ゲート回路を適
宜、組み合わせることにより構成できることは勿論であ
る。

【００３７】

【発明の効果】本発明のｎビットカウンタによれば、ビ
ット生成回路のクロックド・ゲート回路は、最終段であ
るｎ−１段目の前記ビットシフト回路の出力信号とスタ
ート信号の二つの入力のみで、１ビットデータを生成可
能にしているので、ビット生成回路の構成を簡単にする
ことができる。これにより、半導体集積回路の規模を小
さくすることがでできる。また同時に、信号伝播時間を
短くすることができる。

【００３８】また、本発明のｎビットカウンタによれ
ば、ビット生成回路のクロックド・ゲート回路として、
最終段のｎ−１段目のビットシフト回路の出力信号と前
記スタート信号とを二入力とする２入力クロックド・Ｎ
ＡＮＤゲート回路と、前記２入力クロックド・ＮＡＮＤ
ゲート回路の出力信号を入力とするクロックド・インバ
ータとを有する構成にしているので、素子数を少なくす
ることができる。これにより半導体集積回路化に適して
いるとともに、信号伝播遅延時間を短くすることができ
るので、回路動作の高速化に適している。

【００３９】また、本発明のｎビットカウンタによれ
ば、最終段であるｎ−１段目のビットシフト回路とし
て、該ビットシフト回路の前段のｎ−２段目のビットシ
フト回路の出力信号を入力とするクロックド・インバー
タと、該クロックド・インバータの出力信号と前記スタ
ート信号とを入力とするクロックド・ＮＡＮＤゲート回
路とを有する構成にしているので、素子数をより少なく
することができる。これにより半導体集積回路化に適し
ているとともに、信号伝播遅延時間を短くすることがで
きるので、回路動作の高速化に適している。

【００４０】さらに、本発明のｎビットカウンタによれ
ば、ビットシフト回路と最終段のｎ−１段目のビットシ
フト回路との間の各段のビットシフト回路は、前段回路
から送られた１ビットデータを取り込む第１のクロック
ド・インバータと、該データを出力する第２のクロック
ド・インバータとを有する簡単な構成にしているので、
素子数を少なくすることができる。これにより半導体集
積回路化に適しているとともに、信号伝播遅延時間を短
くすることができるので、回路動作の高速化に適してい
る。

【００４１】また、本発明のｎビットカウンタによれ
ば、遅延回路を介してスタート信号をクロックド・ＮＡ
ＮＤゲート回路に入力するように構成しているので、ク
ロックド・ＮＡＮＤゲート回路のクロック動作が開始し
てクロックド・ＮＡＮＤゲート回路の状態が決定した後
に、スタート信号を入力することができる。これによ
り、ＮＡＮＤゲート回路の出力データがトランスファゲ
ート回路を介してスルーする等の誤動作を防止すること
ができる。

【００４２】さらに、本発明のｎビットカウンタを、Ｃ
ＭＯＳイメージセンサや、液晶表示装置等の画像装置の
画素選択に用いているので、同一の半導体基板に作成し
た場合には、半導体集積回路の面積の縮小化とともに、
高速動作化が可能となる。

【図面の簡単な説明】

【図１】図１は、本発明の実施の形態に係るｎビットカ
ウンタの構成を示す図である。

【図２】図２は、図１の本発明の実施の形態に係るｎビ
ットカウンタの動作を説明する信号波形図である。

【図３】図３（ａ）は本発明の実施の形態に係るｎビッ
トカウンタに用いる二入力クロックド・ＮＡＮＤゲート
回路の回路図であり、図３（ｂ）はとクロックド・イン
バータの回路図である。

【図４】図４は、信号ＣＬＫにより信号φ１とその反転
信号である信号φ２とを生成する回路の構成図である。

【図５】図５は、図４の信号φ１、信号φ２およびカウ
ント開始信号とにより、スタート信号ＳＴを生成する回
路の構成図である。

【図６】図６は、図４の信号φ１、信号φ２により、本
発明の実施の形態に係るｎビットカウンタで用いる信号
φｈ１、信号φｈ２を作成する回路の構成図である。

【図７】図７は、図４の回路、図６の回路の動作を説明
する信号波形図である。

【符号の説明】

図１において、１１ビット生成回路、２、３ビットシフト回路、４最終段のビットシフト回路、５遅延回路、６、１７二入力クロックド・ＮＡＮＤゲート回路、７、９、１０、１２、１３、１５クロックド・インバ
ータ、８、１１、１４、１６出力バッファ回路、図５において、１８、２２フリップ・フロップ回路、１９、２１インバータ、２０二入力ＮＡＮＤゲート回路、図６において、２３二入力クロックド・ＮＡＮＤゲート回路、２４〜２７、２９クロックド・インバータ、３１、３２出力バッファ回路、２８三入ＮＡＮＤゲート回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）

Claims

【特許請求の範囲】

【請求項１】１ビットデータを発生するビット生成回路
と、縦続接続されたｎ−１段のビットシフト回路とを有
し、該ビット生成回路から出力される１ビットのデータ
を、該ビットシフト回路を介して同期信号により順次シ
フトするｎビットカウンタにおいて、前記ビット生成回路は、最終段であるｎ−１段目の前記
ビットシフト回路の出力信号とスタート信号とを少なく
とも入力とするクロックド・ゲート回路を有し、前記スタート信号の入力により１ビットデータの生成を
行うものであることを特徴とするｎビットカウンタ。
【請求項２】請求項１に記載のｎビットカウンタにおい
て、前記クロックド・ゲート回路は、前記ｎ−１段目のビットシフト回路の出力信号と前記ス
タート信号とを二入力とする２入力クロックド・ＮＡＮ
Ｄゲート回路と、前記２入力クロックド・ＮＡＮＤゲート回路の出力信号
を入力とするクロックド・インバータとを有することを
特徴とするｎビットカウンタ。
【請求項３】請求項１〜２のいずれか一に記載のｎビッ
トカウンタにおいて、前記ビットシフト回路のｎ−１段目のビットシフト回路
は、該ビットシフト回路の前段のｎ−２段目のビットシフト
回路の出力信号を入力とするクロックド・インバータ
と、該クロックド・インバータの出力信号と前記スタート信
号とを入力とするクロックド・ＮＡＮＤゲート回路とを
有することを特徴とするｎビットカウンタ。
【請求項４】請求項１〜３のいずれか一に記載のｎビッ
トカウンタにおいて、前記ビットシフト回路と最終段のｎ−１段目のビットシ
フト回路との間の各段のビットシフト回路は、前段回路
から送られた１ビットデータを取り込む第１のクロック
ド・インバータと、該データを出力する第２のクロック
ド・インバータとを有することを特徴とするｎビットカ
ウンタ。
【請求項５】請求項１〜４のいずれか一に記載のｎビッ
トカウンタにおいて、前記スタート信号は、遅延回路を介して入力することに
より、前記クロックド・ＮＡＮＤゲート回路のクロック
動作の開始よりも遅らせることを特徴とするｎビットカ
ウンタ。
【請求項６】請求項１〜５のいずれか一に記載のｎビッ
トカウンタを有し、該ｎビットカウンタの各出力から順
次シフト出力される信号により、マトリックス状に配列
された画素の行、または列を選択することを特徴とする
画像処理装置。