JP3813653B2 - 固体撮像装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、Ｘ−Ｙアドレス型固体撮像装置の高速走査に関する。
【０００２】
【従来の技術】
従来、Ｘ−Ｙアドレス型固体撮像装置において、２次元に配列された画素の信号を全て読み出す通常走査と、画素信号をある単位で一括して選択することによる高速走査とを選択して行えるようにした走査方式が、特開昭６３−１２７６５７号に開示されており、図９にその構成を、図10の（Ａ），（Ｂ）にそのタイミングチャートを示す。図９は、Ｘ−Ｙアドレス型固体撮像装置の走査回路を示しており、図において、１と２はクロック入力端子で、入力端子１にはクロックＣＫ１が、入力端子２にはクロックＣＫ２が印加されている。５はスタート信号入力端子で、スタート信号ＳＴが印加され、３は走査方法選択信号入力端子で、選択信号が印加されるようになっている。４と６は電源入力端子で、ＶＤＤとＶＳＳが印加されている。７は選択ゲート群であり、クロックＣＫ２と入力端子３に印加される選択信号を入力とする排他的論理和で構成されている。９はシフトレジスタであり、シフトレジスタユニット８の繰り返しから構成されている。ユニット８はインバータ２段の直列接続から成り立っており、各インバータの直前にスイッチングトランジスタが挿入されている。前後２個あるスイッチングトランジスタの前段のゲートにはクロック信号ＣＫ１が入力されており、後段のゲートにはクロック信号ＣＫ２又は、ＣＫ２と選択信号からなる排他的論理和の出力が入力されている。10〜20は走査信号出力端子であり、Ｓ（０）〜Ｓ（３ｎ）が出力されるようになっている。
【０００３】
次に、図10を用いて図９に示した走査回路の動作について説明する。ＣＫ１，ＣＫ２はクロック信号で、両者は反転の関係にある。ＳＴはスタート信号であり、Ｓ（０）〜Ｓ（３ｎ）は走査信号出力である。まず全画素を読み出す通常走査について、図10の（Ａ）に示すタイミングチャートに基づいて説明する。このモードでは、選択信号は低電位（以下Ｌと略す）となっている。したがって、選択ゲートに用いている排他的論理和の出力は、クロック信号ＣＫ２と同信号になる。この時、シフトレジスタ９の各ユニット８の動作は、ＣＫ１が高電位（以下Ｈと略す）になった時、前段のユニット８の信号を取り込み、ＣＫ２がＨとなった時その信号を出力するため、図10の（Ａ）に示す通り、ＣＫ２の立ち上がりに同期してシフトする走査信号出力Ｓ（０）〜Ｓ（３ｎ）が、各ユニットの出力端子10〜20に出力される。
【０００４】
次に、高速走査の場合を図10の（Ｂ）に示すタイミングチャートに基づいて説明する。高速走査の場合、選択信号はＨとなっている。したがって、選択ゲートに用いている排他論理和は、インバータとして動作する。それゆえ、排他論理和で処理されるＣＫ２は、ＣＫ１と同位相になる。この時、後段のスイッチングトランジスタのゲートに直接ＣＫ２が入力されているシフトレジスタのユニットの動作は、図10の（Ａ）に示した通常走査の場合と同様の動作を行う。一方、後段のスイッチングトランジスタのゲートに排他論理和の出力が入力されているシフトレジスタ９のユニット８の動作は、前後段のスイッチングトランジスタが同時にオンオフするため、その出力は、前段のユニット８の信号と同じになる。したがって、図９に示した構成では、図10の（Ｂ）に示すとおり、走査信号出力Ｓ（０）〜Ｓ（ｎ−１），Ｓ（ｎ）−Ｓ（２ｎ−１），Ｓ（２ｎ）〜Ｓ（３ｎ−１）は同じ出力となり、排他論理和が入力されるユニット８を１ブロックとみなし、そのブロック毎に信号がシフトするため、走査時間が短縮され高速走査となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の選択走査方式を用いて高速走査を実現しようとした場合、走査回路に用いるシフトレジスタユニットの入力クロックを選択するための排他的論理和等のゲートを、一括して選択するユニットに全て設けなければならない。これは、チップ面積の増大につながる。また、選択ゲートは必ずしも走査回路の全ユニットに設ける必要はないが、固体撮像装置の高解像度化が進むにつれ、走査回路の単位回路のピッチがますます小さくなると、レイアウト的に選択ゲートを設けられる数が制限されてしまうという問題点がある。
【０００６】
本発明は、従来の固体撮像装置の選択走査方式における上記問題点を解消するためになされたもので、画素信号を全て読み出す通常走査と、画素信号をある単位で一括して選択することによる高速走査とを選択できるように構成した場合でも、チップ面積が増大せず、またレイアウト的に一括選択する数が制限されない固体撮像装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記問題点を解決するため、本発明に係る固体撮像装置は、図１の（Ａ）の概念図に示すように、光電変換素子を２次元に配列した受光部101 と、該受光部101 の画素アレイの光蓄積信号を順次アドレスして読み出すための水平走査回路102 及び垂直走査回路103 と、信号読み出し部104 とを備えており、前記走査回路のいずれか又は両方は、複数段のシフトレジスタユニットからなるシフトレジスタで構成されており、各シフトレジスタユニットに入力されるクロックは、ｎ段に１シフトレジスタユニットずつ他のシフトレジスタユニットとは別系統のクロックラインに接続されており、それぞれのクロックラインのクロック信号を制御することにより、画素信号を全て読み出す通常撮像と、画素信号をｎ行又はｎ列一括して選択すると共にｎ行又はｎ列ずつシフトさせて走査する高速撮像とをノンインターレース走査にて選択可能に構成するものである。
【０００８】
図１の（Ｂ）は、本発明の主要部である走査回路の構成を示す概念図である。図１の（Ｂ）において、９はシフトレジスタであり、シフトレジスタユニットの繰り返し〔Ｕ（０）〜Ｕ（４ｎ）〕から構成されている。ここで、ＣＫＡ，ＣＫＢはシフトレジスタのクロック信号であり、ＳＴはスタート信号である。そして画素信号をｎ行又はｎ列ずつ選択して走査する場合、各シフトレジスタユニットに入力するクロックを、Ｕ（０），Ｕ（ｎ），Ｕ（２ｎ）・・・のｎ段に対して１シフトレジスタユニットはＣＫＡ，その他のシフトレジスタユニットはＣＫＢとする。Ｓ（０），Ｓ（１）・・・は、シフトレジスタの出力信号であり、２次元状に配列された画素アレイの行又は列を選択する信号となる。
【０００９】
以上のように構成し、クロック信号ＣＫＡ，ＣＫＢをそれぞれ独立に制御することにより、画素信号を全て読み出す通常走査と、画素信号をある単位で一括して選択走査することによる高速走査とを選択することが可能となる。また以上のように構成した場合、通常の走査回路と比較するとクロックラインが１系統増えるだけであり、走査回路ユニットを構成するトランジスタの数は変わらない。それゆえ、チップ面積の増大割合を低減し、またレイアウト的に一括選択する数が制限されない固体撮像装置を実現することができる。
【００１０】
【発明の実施の形態】
（第１の実施の形態）
次に、第１の実施の形態について説明する。図２は本実施の形態の主要部である走査回路の構成図である。この図２に示す走査回路の説明に先立ち、この走査回路に用いているシフトレジスタの構成を、図３を用いて説明する。このシフトレジスタの構成は、クロックドインバータ２段によって１シフトレジスタユニット８を構成する型のものであり、これを模式的な概念図で示すと、図４のように表される。図５にその動作タイミングを示す。クロック信号はＣＫ１，ＣＫ２の２相で、初段シフトレジスタユニット８の入力にスタート信号ＳＴが印加されることにより、クロック信号ＣＫ１の立ち下がりに同期して、各ユニット８の出力端子より順次、Ｓ１，Ｓ２，Ｓ３・・・が出力されるようになっている。なお、ＸＣＫ１，ＸＣＫ２は、それぞれクロック信号ＣＫ１，ＣＫ２の反転信号を示している。
【００１１】
次に、本実施の形態における走査回路の構成を説明する。図２においては、２相のクロック信号ＣＫ１，ＣＫ２がＡ，Ｂの２系統に分けられており、Ｕ（０），Ｕ（ｎ），Ｕ（２ｎ）・・・のｎ段に対する１シフトレジスタユニットは、Ａ系統のクロック信号（ＣＫ１Ａ，ＣＫ２Ａ）によって駆動され、一方残りの他のシフトレジスタユニット〔Ｕ（１），Ｕ（２），Ｕ（ｎ−１），Ｕ（ｎ＋１）・・・〕は、Ｂ系統のクロック信号（ＣＫ１Ｂ，ＣＫ２Ｂ）によって駆動されるようになっている。そして、各ユニットの出力であるＳ（０），Ｓ（１），Ｓ（２），Ｓ（ｎ−１）・・・が、２次元状に配列された画素アレイの行又は列を選択する信号となる。この図２において、２系統のクロック信号（ＣＫ１Ａ，ＣＫ２Ａ）と（ＣＫ１Ｂ，ＣＫ２Ｂ）が同一である場合は、図４に示した構成と同一となることは明らかである。
【００１２】
図６の（Ａ），（Ｂ）は、図２に示した本実施の形態における走査回路の動作を説明するためのタイミングチャートである。図６の（Ａ）の通常走査時のタイミングチャートからわかるように、２系統のクロック信号（ＣＫ１Ａ，ＣＫ２Ａ）と（ＣＫ１Ｂ，ＣＫ２Ｂ）を同一にすることにより、図５に示したタイミングチャートと同様に、ＣＫ１Ａ，ＣＫ１Ｂの立ち下がりに同期して各ユニット〔Ｕ（０），Ｕ（１），Ｕ（２），Ｕ（ｎ−１）・・・〕の出力端子より順次、Ｓ（０），Ｓ（１），Ｓ（２），Ｓ（ｎ−１）・・・が出力される。したがってこの動作モードにおいては、行又は列が順次選択される。
【００１３】
図６の（Ｂ）の高速走査時のタイミングチャートに示すように、高速走査時においては、クロック信号（ＣＫ１Ｂ，ＣＫ２Ｂ）はＬレベルに固定し、クロック信号（ＣＫ１Ａ，ＣＫ２Ａ）は図６の（Ａ）に示した通常走査時と同一とする。この場合、クロック信号（ＣＫ１Ｂ，ＣＫ２Ｂ）が入力されるユニット〔Ｕ（１），Ｕ（２），Ｕ（ｎ−１），Ｕ（ｎ＋１）・・・〕では、ユニットを構成する２つのクロックドインバータが単なるインバータとして動作することになる。その結果これらのユニット〔Ｕ（１），Ｕ（２），Ｕ（ｎ−１），Ｕ（ｎ＋１）・・・〕の出力〔Ｓ（１），Ｓ（２），Ｓ（ｎ−１），Ｓ（ｎ＋１）・・・〕は、前段ユニットの出力と同一となる。すなわち、図６の（Ｂ）のタイミングチャートに示すように、Ｓ（１）〜Ｓ（ｎ−１）はＳ（０）と、Ｓ（ｎ＋１）〜Ｓ（２ｎ−１）はＳ（ｎ）と、Ｓ（２ｎ＋１）〜Ｓ（３ｎ−１）はＳ（２ｎ）と、・・・同一となる。したがって、この動作モードにおいては、行又は列がｎケずつ順次選択されるため、走査期間が短縮され高速走査となる。
【００１４】
以上説明したように図２に示した構成によれば、シフトレジスタのクロック信号を制御することにより、画素信号を全て読み出す通常走査と、画素信号をある単位で一括して選択走査することによる高速走査とを、選択することが可能となる。なお、本実施の形態では、クロックドインバータ２段によってシフトレジスタの１シフトレジスタユニットを構成している例を示したが、別の構成のシフトレジスタユニットであっても構わない。
【００１５】
（第２の実施の形態）
次に、第２の実施の形態について説明する。図７は本実施の形態の主要部である走査回路の構成図である。本実施の形態において、走査回路を構成するシフトレジスタのシフトレジスタユニットの構成は、第１の実施の形態と同様である。また２相のクロック信号ＣＫ１，ＣＫ２のうちＣＫ２は、Ａ，Ｂの２系統に分けられており、Ｕ（０），Ｕ（ｎ），Ｕ（２ｎ）・・・のｎ段に対して１シフトレジスタユニットは、Ａ系統のクロック信号（ＣＫ２Ａ）によって駆動され、一方残りの他のシフトレジスタユニット〔Ｕ（１），Ｕ（２），Ｕ（ｎ−１），Ｕ（ｎ＋１）・・・〕は、Ｂ系統のクロック信号（ＣＫ２Ｂ）によって駆動されるようになっているのも、第１の実施の形態と同様である。但し、２相のクロック信号ＣＫ１，ＣＫ２のうちＣＫ１は、全ユニット共通となっている点が異なっている。
【００１６】
図８の（Ａ），（Ｂ）に本実施の形態の走査回路の動作を説明するためのタイミングチャートを示す。図８の（Ａ）の通常走査時のタイミングチャートからわかるように、クロック信号（ＣＫ２Ａ）と（ＣＫ２Ｂ）を同一にすることにより、第１の実施の形態と同様に、ＣＫ１の立ち下がりに同期して各ユニット〔Ｕ（０），Ｕ（１），Ｕ（２），Ｕ（ｎ−１）・・・〕の出力端子より、順次Ｓ（０），Ｓ（１），Ｓ（２），Ｓ（ｎ−１）・・・が出力される。したがってこの動作モードにおいては、行又は列が順次選択される。
【００１７】
図８の（Ｂ）のタイミングチャートに示すように、高速走査時においては、クロック信号（ＣＫ２Ｂ）はＬレベルに固定し、クロック信号（ＣＫ１，ＣＫ２Ａ）は図８の（Ａ）に示した通常走査時と同一とする。この場合クロック信号（ＣＫ２Ｂ）が入力されるユニット〔Ｕ（１），Ｕ（２），Ｕ（ｎ−１），Ｕ（ｎ＋１）・・・〕では、ユニットを構成する２つのクロックドインバータのうち前段のクロックドインバータは、単なるインバータとして動作するため、後段のクロックドインバータがクロックに同期して動作しても、その出力はシフトしない。その結果、これらのユニット〔Ｕ（１），Ｕ（２），Ｕ（ｎ−１），Ｕ（ｎ＋１）・・・〕の出力〔Ｓ（１），Ｓ（２），Ｓ（ｎ−１），Ｓ（ｎ＋１）・・・〕は、前段ユニットの出力と同一となる。すなわち、第１の実施の形態と同様に、図８の（Ｂ）のタイミングチャートに示すように、Ｓ（１）〜Ｓ（ｎ−１）はＳ（０）と、Ｓ（ｎ＋１）〜Ｓ（２ｎ−１）はＳ（ｎ）と、Ｓ（２ｎ＋１）〜Ｓ（３ｎ−１）はＳ（２ｎ）と、・・・同一となる。したがって、この動作モードにおいては、行又は列がｎケずつ順次選択されるため、走査期間が短縮され高速走査となる。
【００１８】
以上説明したように図７に示した構成によれば、シフトレジスタのクロック信号を制御することにより、画素信号を全て読み出す通常走査と、画素信号をある単位で一括して選択走査することによる高速走査とを、選択することが可能となる。本実施の形態の場合、第１の実施の形態に比べ走査信号のクロック信号を削減することができる。また走査回路出力の同期するクロック信号ＣＫ１が１系統であるため、２系統の場合に比べシフトレジスタの駆動能力を決めるバッファーの設計が容易になる。なお、本実施の形態ではクロックドインバータ２段によってシフトレジスタユニットを構成した例を示したが、第１の実施の形態と同様に別の構成のシフトレジスタユニットであっても構わない。
【００１９】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、走査回路のクロック信号を制御することにより、画素信号を読み出す通常走査と画素信号をある単位で一括して選択走査することによる高速走査とを選択することが可能な固体撮像装置を、チップ面積の増大の割合を低減して、またレイアウト的に一括選択する数が制限されずに、実現することができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置及びその主要部である走査回路を示す概念図である。
【図２】本発明の第１の実施の形態の主要部である走査回路の構成図である。
【図３】図２に示した走査回路に用いるシフトレジスタの構成を示す図である。
【図４】図３に示したシフトレジスタを模式的に示す概念図である。
【図５】図３に示したシフトレジスタの動作を説明するためのタイミングチャートである。
【図６】図２に示した走査回路の動作を説明するためのタイミングチャートである。
【図７】本発明の第２の実施の形態の主要部である走査回路の構成図である。
【図８】図７に示した走査回路の動作を説明するためのタイミングチャートである。
【図９】従来の固体撮像装置の走査回路の構成例を示す構成図である。
【図１０】図９に示した走査回路の動作を説明するためのタイミングチャートである。
【符号の説明】
８ シフトレジスタユニット
９ シフトレジスタ
101 受光部
102 水平走査回路
103 垂直走査回路
104 信号読み出し部

Claims (1)

1. 光電変換素子を２次元に配列した受光部と、該受光部の画素アレイの光蓄積信号を順次アドレスして読み出すための水平及び垂直走査回路と、信号読み出し部を備え、ノンインターレース走査を行うように構成した固体撮像装置において、前記走査回路のいずれか又は両方は、複数段のシフトレジスタユニットからなるシフトレジスタで構成されており、各シフトレジスタユニットに入力されるクロックは、ｎ段に１シフトレジスタユニットずつ他のシフトレジスタユニットとは別系統のクロックラインに接続されており、それぞれのクロックラインのクロック信号を制御することにより、画素信号をすべて読み出す通常撮像と、画素信号をｎ行又はｎ列一括して選択すると共にｎ行又はｎ列ずつシフトさせて走査する高速撮像とを選択可能に構成したことを特徴とする固体撮像装置。

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