JP3791708B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、高フレームレート化の可能なＸ−Ｙアドレス型固体撮像装置に関する。
【０００２】
【従来の技術】
従来、Ｘ−Ｙアドレス型固体撮像装置において、高フレームレート化を実現する方法としては、２次元に配列された画素の信号を個々に全て読み出すのではなく、画素信号をある単位ずつ一括して選択する方法、画素信号をある間隔で間引いて読み出す方法、あるいはある領域のみ読み出す方法などが知られている。
【０００３】
画素信号をある単位ずつ一括して選択する方法としては、例えば特開昭６３−１２７６５７号に開示されており、図10はその構成を、図11の（Ａ），（Ｂ）にその動作を説明するためのタイミングチャートを示している。図10は、Ｘ−Ｙアドレス型固体撮像装置の走査回路を示している。図10において、101 と102 はクロック入力端子であり、クロック入力端子101 にはクロックＣＫ１が、クロック入力端子102 にはクロックＣＫ２が印加される。105 はスタート信号入力端子で、スタート信号ＳＴが印加され、103 は走査方法選択信号入力端子で、選択信号が印加されるようになっている。104 と106 は電源入力端子で、107 は選択ゲート群であり、クロックＣＫ２と選択信号を入力とする排他的論理和で構成されている。109 はシフトレジスタであり、単位シフトレジスタユニット108 の繰り返しから構成されている。単位ユニット108 はインバータ２段の直列接続から成り立っており、各インバータの直前にシフトスイッチ用トランジスタが挿入されている。前後２個あるシフトスイッチ用トランジスタの前段のゲートには、クロック信号ＣＫ１が印加されており、後段のゲートにはクロック信号ＣＫ２、又はＣＫ２と選択信号からなる排他的論理和の出力が入力されている。110 〜120 は走査信号出力端子であり、Ｓ（０）〜Ｓ（３ｎ）が出力されるようになっている。
【０００４】
次に、図11の（Ａ），（Ｂ）を用いて図10に示した走査回路の動作を説明する。図11において、ＣＫ１，ＣＫ２はクロック信号であり、両者は反転の関係にある。ＳＴはスタート信号であり、Ｓ（０）〜Ｓ（３ｎ）は走査信号出力である。まず、全画素を読み出す通常走査について、図11の（Ａ）に示すタイミングチャートにより説明する。このモードでは、選択信号は低電位（以下Ｌと略称する）となっている。したがって、選択ゲートに用いている排他的論理和の出力は、クロック信号ＣＫ２と同信号となる。このとき、シフトレジスタ109 の各単位ユニット108 の動作は、ＣＫ１が高電位（以下Ｈと略称する）になったとき、前段の単位ユニットの信号を取り込み、ＣＫ２がＨとなったときその信号を出力するため、図11の（Ａ）に示すとおり、ＣＫ２の立ち上がりに同期してシフトする走査信号出力Ｓ（０）〜Ｓ（３ｎ）が、各単位ユニットの出力端子110 〜120 に出力される。
【０００５】
図11の（Ｂ）に示す高速走査の場合、選択信号はＨとなっている。したがって、選択ゲートに用いている排他的論理和はインバータとして動作する。それゆえ、排他的論理和で処理されるＣＫ２は、ＣＫ１と同位相になる。このとき、後段のシフトスイッチ用トランジスタのゲートに直接ＣＫ２が入力されているシフトレジスタの単位ユニット108 の動作は、図11の（Ａ）に示した場合と同様の動作を行う。一方、後段のシフトスイッチ用トランジスタのゲートに排他的論理和の出力が入力されているシフトレジスタの単位ユニット108 の動作は、前後段のシフトスイッチ用トランジスタが同時にオンオフするため、その出力は、前段の単位ユニットの信号と同じになる。したがって、図10に示した構成の場合には、図11の（Ｂ）に示すように、Ｓ（０）〜Ｓ（ｎ−１），Ｓ（ｎ）〜Ｓ（２ｎ−１），Ｓ（２ｎ）〜Ｓ（３ｎ−１）は同じ出力となり、排他的論理和回路が入力される単位ユニットを１ブロックとみなし、そのブロック毎に信号がシフトするため、走査時間が短縮され高フレームレート化が可能となる。
【０００６】
また、画素信号をある間隔で間引いて読み出す方法、あるいはある領域のみを読み出す方法としては、所望の部分のみ通常のクロックレートで信号を読み出し、信号を読み出さない不要ラインの選択動作時は、走査回路のクロックレートを高くするように構成することが、特開昭６３−１５３９７１号に公報に開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の方式を用いて高フレームレート化を実現しようとした場合、特開昭６３−１２７６５７号開示の方法では、走査回路に用いる単位シフトレジスタの入力クロックを選択するための排他的論理和等のゲートを、一括して選択するユニットに全て設けることになるが、これはレイアウト的に一括して選択するユニット数が決まってしまうことになり、被写体によりフレームレートを最適化することができないという問題点がある。一方、特開昭６３−１５３９７１号開示の方法を用いて高フレームレート化を実現しようとした場合、任意の領域を選択することは可能であるが、シフトレジスタを駆動するためのクロック制御が繁雑になり、また不連続の画素信号を読み出す場合には、信号の出力されない不要期間が生じ、後処理にも手間がかかってしまうという問題点がある。
【０００８】
本発明は、従来の固体撮像装置における上記問題点を解消するためになされたもので、請求項１記載の発明は、高フレームレート化を実現するために、２次元に配列された画素の信号を個々に全て読み出すのではなく、画素信号をある単位ずつ一括して選択する方法をとった場合でも、レイアウト的に一括選択する数が決まってしまうことなく、任意の単位で一括して選択できるようにした固体撮像装置を提供することを目的とする。また、請求項２記載の発明は、高フレームレート化を実現するために、２次元に配列された画素の信号を個々に全て読み出すのではなく、画素信号をある間隔で間引いて読み出す方法、あるいはある領域のみ読み出す方法をとった場合でも、高速クロックで駆動することなく、また不連続の画素信号を読み出す場合でも、信号の出力されない不要期間を生じさせないようにした固体撮像装置を提供することを目的とする。また、請求項３及び４記載の発明は、請求項１又は２記載の固体撮像装置において、メモリ部の情報制御手段を画素アレイと同一基板上に形成できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
上記問題点を解決するため、請求項１記載の発明は、図１の概念図に示すように、光電変換素子を２次元に配列した画素アレイからなる受光部１と、該受光部１の画素アレイの各画素信号を順次アドレスして読み出すための水平走査回路２及び垂直走査回路３と、信号読み出し部４とを備えた固体撮像装置において、上記水平走査回路２及び垂直走査回路３の少なくとも一方に用いられているシフトレジスタは、図２の概念図に示すように、シフトレジスタ単位ブロック10が多段に縦続接続され、クロックにより情報を伝達していくように構成されており、各シフトレジスタ単位ブロック10は、クロックに従って開閉する第１のシフトスイッチ11と、該第１のシフトスイッチ11に対し並列に設けた第２のシフトスイッチ12と、該第２のシフトスイッチ12の開閉の情報を記憶するメモリ部14と、該メモリ部14の情報を伝達するスイッチ群13とを備えており、前記メモリ部14の情報及び前記スイッチ群13により、前記第２のシフトスイッチ12の開閉を単位ブロック毎に制御できるように構成するものである。なお図２において、φＳＴはスタートパルス、φＣＫはシフトクロック、φＴはスイッチ群13の制御信号を示している。
【００１０】
このように構成した走査回路を形成するシフトレジスタにおいては、シフトレジスタに入力されるスタートパルスφＳＴは、第２のシフトスイッチ12が非導通の単位ブロックでは、シフトクロックφＣＫに従いシフトされ、一方第２のシフトスイッチ12が導通の単位ブロックでは、シフトクロックφＣＫとは無関係に前段の単位ブロックのシフト信号と同相となる。したがって、各シフトレジスタ単位ブロック10に設けたメモリ部14の情報及びスイッチ群13により第２のシフトスイッチ12の開閉を単位ブロック毎に制御することにより、画素信号を任意の単位ずつ一括走査することによる高フレームレート化を可能とすることができる。
【００１１】
また、請求項２記載の発明は、同様に光電変換素子を２次元に配列した画素アレイからなる受光部１と、該受光部１の画素アレイの各画素信号を順次アドレスして読み出すための水平走査回路２及び垂直走査回路３と、信号読み出し部４とを備えた固体撮像装置において、上記水平走査回路２及び垂直走査回路３の少なくとも一方に用いられているシフトレジスタは、図３の概念図に示すように、シフトレジスタ単位ブロック10を多段に縦続接続し、クロックにより情報を伝達していくように構成されており、各シフトレジスタ単位ブロック10は、クロックに従って開閉する第１のシフトスイッチ11と、該第１のシフトスイッチ11に対し並列に設けた第２のシフトスイッチ12と、該第２のシフトスイッチ12の開閉の情報を記憶するメモリ部14と、該メモリ部14の情報を伝達するスイッチ群13と、各単位ブロック10のシフト信号及び第２のシフトスイッチ12の制御信号を入力とする論理ゲート15を備えており、前記メモリ部14の情報及び前記スイッチ群13により、前記第２のシフトスイッチ12の開閉を単位ブロック毎に制御できるように構成するものである。なお図３において、φＳＴはスタートパルス、φＣＫはシフトクロック、φＴはスイッチ群13の制御信号を示している。
【００１２】
このように構成した走査回路を構成するシフトレジスタにおいては、シフトレジスタに入力されるスタートパルスφＳＴは、第２のシフトスイッチ12が非導通の単位ブロックでは、シフトクロックφＣＫに従いシフトされ、一方第２のシフトスイッチ12が導通の単位ブロックでは、シフトクロックφＣＫとは無関係に前段の単位ブロックのシフト信号と同相となる。そして、論理ゲート15によりこれらのシフト信号と第２のシフトスイッチ12の制御信号との論理積をとることにより、シフトクロックφＣＫに従いシフトされた信号のみを出力することができる。したがって、各シフトレジスタ単位ブロック10に設けたメモリ部14の情報及びスイッチ群13により第２のシフトスイッチ12の開閉を単位ブロック毎に制御することにより、高速クロックで駆動することなく、また不連続の画素信号を読み出す場合でも、信号の出力されてい不要期間を生じずに、所望の画素信号のみを読み出す選択撮像による高フレームレート化を可能とすることができる。
【００１３】
また、請求項３記載の発明は、請求項１又は２記載の固体撮像装置において、前記第１のシフトスイッチと同数のクロックに従って開閉する第３のシフトスイッチを備え、前記各メモリ部と第３のシフトスイッチの各出力端子をメモリスイッチを介して１対１に対応するように接続し、本走査に先立ち第３のシフトスイッチを先行走査させて第３のシフトスイッチに入力される情報をシフトした後、前記メモリスイッチを駆動することにより前記メモリ部への情報記憶の制御を行うように構成するものである。このように構成することにより、メモリ部の制御手段を、シフトレジスタなどと同一のプロセス（ＣＭＯＳ等）を用いたトランジスタで構成することができるので、メモリ部の制御手段を画素アレイと同一基板上に形成することが可能となり、規模の縮小化を図ることができる。
【００１４】
また、請求項４記載の発明は、請求項１又は２記載の固体撮像装置において、前記メモリ部と前記第１のシフトスイッチの出力端子間にメモリスイッチを設け、本走査に先立つ先行走査において、前記第１のシフトスイッチに入力される情報をシフトした後、前記メモリスイッチを駆動することにより前記メモリ部への情報記憶の制御を行うように構成するものである。これにより、請求項３記載の発明と同様に、メモリ部の制御手段を画素アレイと同一基板上に形成することが可能となり、規模の縮小化を図ることができる。
【００１５】
【発明の実施の形態】
（第１の実施の形態）
次に、実施の形態について説明する。図４は本発明に係る固体撮像装置の第１の実施の形態における走査回路部分を示す回路構成図である。この実施の形態は、請求項１及び３記載の発明に対応するもので、走査回路を構成するシフトレジスタを４段の単位ブロックで構成している場合を示している。図４において、100 はシフトレジスタの単位ブロックを示しており、単位ブロック100 は、直列に接続した第１のクロック型インバータ21及び第２のクロック型インバータ22からなる第１シフトレジスタユニット20と、該ユニット20の第１のクロック型インバータ21におけるクロックにより制御されるシフトスイッチに対し並列に設けられた第２シフトスイッチ23と、インバータ２段の直列接続からなるメモリ部25と、該メモリ部25の出力端子と第２シフトスイッチ23の間に接続された第２シフトスイッチ制御用スイッチ群24と、直列に接続した第１のクロック型インバータ31及び第２のクロック型インバータ32から構成される第２シフトレジスタユニット30と、該第２シフトレジスタユニット30の第１のクロック型インバータ31の出力端子と前記メモリ部25の入力端子の間に接続されたメモリ用スイッチ26とで構成されている。
【００１６】
そして、第１シフトレジスタユニット20及び第２シフトレジスタユニット30の第１のクロック型インバータ21，31には、シフトクロックφＣＫ１及びその反転クロック／φＣＫ１が印加され、第１シフトレジスタユニット20及び第２シフトレジスタユニット30の第２のクロック型インバータ22，32には、シフトクロックφＣＫ２及びその反転クロック／φＣＫ２が印加されている。また、メモリ用スイッチ26は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタからなるアナログスイッチで構成されており、メモリパルスφＭ及びその反転クロックである／φＭにより制御される。また、第２シフトスイッチ制御用スイッチ群24は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタからなるアナログスイッチとｎＭＯＳトランジスタで構成されており、制御パルスφＴ及びその反転クロックである／φＴにより制御されるようになっている。
【００１７】
次に、このように構成されたシフトレジスタからなる走査回路の動作を、図５に示すタイミングチャートに基づいて説明する。まず本走査に先立つ先行走査においては、第２シフトレジスタユニット30のスタートパルスφＳＴ２を、シフトクロックのｎクロック周期に１周期Ｈとなるパルスとする。図５の図示例では、シフトクロック３周期に１周期Ｈとなる場合を示している。時刻ｔ1 において、メモリパルスφＭをＨとして、第２シフトレジスタユニット30内のノードＳ２（0.5 ），Ｓ２（1.5 ），Ｓ２（2.5 ），Ｓ２（3.5 ）の状態をメモリ部25に記憶する。このとき、第１及び第４の単位ブロックのメモリ部25の入力端子はＬを、第２及び第３のブロックのメモリ部25の入力端子はＨを記憶する。
【００１８】
その後、時刻ｔ2 において制御パルスφＴをＨとして、メモリ部25の記憶情報によって第２シフトスイッチ23を制御した後、時刻ｔ3 においてスタートパルスφＳＴにＨを入力し、本走査を開始する。このとき第１及び第４の単位ブロックの第２シフトスイッチ23は非導通、第２及び第３の単位ブロックの第２シフトスイッチ23は導通状態となっている。第２シフトスイッチ23が非導通状態の単位ブロックでは、シフトクロックに従ってシフトパルスをシフトするが、第２シフトスイッチ23が導通状態の単位ブロックでは、前段ブロックの状態と同じになる。それゆえ、第２及び第３の単位ブロックの出力ノードＳ（２），Ｓ（３）は、第１の単位ブロックの出力ノードＳ（１）と同相となり、第４の単位ブロックの出力ノードＳ（４）は、第３の単位ブロックの出力ノードＳ（３）に対し、シフトクロック１周期分シフトしたものとなる。
【００１９】
以上説明したように、図４に示した構成の走査回路によれば、各単位ブロック100 に設けたメモリ部25の情報により、各単位ブロック100 の出力を、前段ブロックの出力に対し、シフトクロック１周期分シフトしたもの、又は同相とすることができるため、任意の単位ずつ一括走査することが可能となる。
【００２０】
なお、本実施の形態においては、メモリ部25の記憶機能部分はメモリ部25を構成しているインバータのゲート等に寄生する寄生容量である。したがって、この寄生容量に情報が十分記憶されている間は、本走査の走査単位が変わらなければ、メモリ部の情報の変更をする必要はない。また、記憶保持期間を長くするために、記憶用の容量素子を設けることもできる。更に本実施の形態においては、メモリ部25をインバータ２段で構成したものを示したが、情報を保持できるものであれば特に構成に制限はない。例えば、メモリ部25をインバータ１段で構成することにより、情報を記憶したときと反転した情報により第２シフトスイッチ23を制御することもでき、この場合はメモリ部25の規模を縮小することができる。
【００２１】
また、本実施の形態においては、シフトレジスタユニットにクロック型インバータを用いた例を示したが、別の構成のシフトレジスタユニットであっても構わない。また、本実施の形態においては、各第１シフトレジスタユニットに第２シフトスイッチと、その第２シフトスイッチを制御するための回路を設けたものを示したが、必ずしも全ユニットに設ける必要はない。
【００２２】
（第２の実施の形態）
次に、第２の実施の形態について説明する。この実施の形態は請求項１及び４記載の発明に対応するもので、第１の実施の形態と異なる点は、メモリ部への情報記憶のための構成部分で、より簡単な構成で情報記憶が行えるようにしたものである。図６は本実施の形態の主要部である走査回路の回路構成図である。本実施の形態では、走査回路を形成するシフトレジスタを４段の単位ブロックで構成している場合を示している。図６において、100 はシフトレジスタの単位ブロックで、直列に接続した第１のクロック型インバータ21及び第２のクロック型インバータ22からなるシフトレジスタユニット20と、該ユニット20の第１のクロック型インバータ21におけるクロックにより制御されるシフトスイッチに対し並列に設けられた第２シフトスイッチ23と、インバータ２段の直列接続からなるメモリ部25と、第１のクロック型インバータ21の出力端子とメモリ部25の入力端子の間に接続されたメモリ用スイッチ26と、メモリ部25の出力端子と第２シフトスイッチ23の間に接続された第２シフトスイッチ制御用スイッチ群24とで構成されている。
【００２３】
そして、第１のクロック型インバータ21には、シフトクロックφＣＫ１及びその反転クロック／φＣＫ１が印加され、第２のクロック型インバータ22には、シフトクロックφＣＫ２及びその反転クロック／φＣＫ２が印加されている。また、メモリ用スイッチ26は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタからなるアナログスイッチで構成されており、メモリパルスφＭ及びその反転クロックである／φＭにより制御される。また、第２シフトスイッチ制御用スイッチ群24は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタからなるアナログスイッチとｎＭＯＳトランジスタで構成されており、制御パルスφＴ及びその反転クロックである／φＴにより制御されるようになっている。
【００２４】
次に、このように構成されたシフトレジスタの動作を、図７に示したタイミングチャートに基づいて説明する。まず本走査に先立つ先行走査においては、スタートパルスφＳＴを第１の実施の形態と同様に、シフトクロックのｎクロック周期に１周期、Ｈとなるパルスとする。図７の図示例では、３周期に１周期Ｈとなる場合を示している。このとき制御パルスφＴはＬとなっているので、第２シフトスイッチ23は常にオフとなり、シフトレジスタはシフトクロックに従ってスタートパルスφＳＴをシフトする。時刻ｔ1 において、メモリパルスφＭをＨとして、各シフトレジスタユニット20内のノードＳ（0.5 ），Ｓ（1.5 ），Ｓ（2.5 ），Ｓ（3.5 ）の状態をメモリ部25に記憶する。このとき、第１及び第４の単位ブロックのメモリ部25の入力端子はＬを、第２及び第３の単位ブロックのメモリ部25の入力端子はＨを記憶する。
【００２５】
その後、時刻ｔ2 において制御パルスφＴをＨとして、メモリ部25の記憶情報によって第２シフトスイッチ23を制御した後、時刻ｔ3 においてスタートパルスφＳＴにＨを入力し、本走査を開始する。このとき、第１及び第４の単位ブロックの第２シフトスイッチ23は非導通、第２及び第３の単位ブロックの第２シフトスイッチ23は導通状態となっている。したがって第１の実施の形態と同様に、第２及び第３の単位ブロックの出力ノードＳ（２），Ｓ（３）は、第１の単位ブロックの出力ノードＳ（１）と同相となり、第４の単位ブロックの出力ノードＳ（４）は、第３の単位ブロックの出力ノードＳ（３）に対し、シフトクロック１周期分シフトしたものとなる。
【００２６】
以上説明したように、図６に示した第２の実施の形態の走査回路の構成によれば、各単位ブロック100 に設けたメモリ部25の情報により、各単位ブロック100 の出力を、前段ブロックの出力に対し、シフトクロック１周期分シフトしたもの、又は同相とすることができるため、任意の単位ずつ一括走査することが可能となる。なお、本実施の形態においては、メモリ部25の記憶機能部分はメモリ部25を構成しているインバータのゲート等に寄生する寄生容量であるが、情報を保持できるものであれば第１の実施の形態と同様に、特に構成に制限はない。また、本実施の形態においては、シフトレジスタユニットにクロック型インバータを用いた例を示したが、第１の実施の形態と同様に、別の構成のシフトレジスタユニットであっても構わない。また、本実施の形態においては、各シフトレジスタユニットに第２シフトスイッチと、その第２シフトスイッチを制御するための回路を設けたものを示したが、第１の実施の形態と同様に、これらを必ずしも全ユニットに設ける必要はない。
【００２７】
（第３の実施の形態）
次に、第３の実施の形態について説明する。この実施の形態は請求項２及び４記載の発明に対応するもので、図８は本実施の形態の主要部である走査回路の回路構成図である。本実施の形態では、走査回路を形成するシフトレジスタを４段の単位ブロックで構成している場合を示している。図８において、100 はシフトレジスタの単位ブロックで、該単位ブロック100 は、直列に接続した第１のクロック型インバータ21及び第２のクロック型インバータ22からなるシフトレジスタユニット20と、該ユニット20の第１のクロック型インバータ21におけるクロックにより制御されるシフトスイッチに対し並列に設けられた第２シフトスイッチ23と、インバータ２段の直列接続からなるメモリ部25と、第１のクロック型インバータ21の出力端子とメモリ部25の入力端子の間に接続されたメモリ用スイッチ26と、メモリ部25の出力端子と第２シフトスイッチ23の間に接続された第２シフトスイッチ制御用スイッチ群24と、第２のクロック型インバータ22の出力が入力するインバータ41と該インバータ41の出力及び第２シフトスイッチ23の制御信号を入力とするＮＯＲ回路42とから構成される論理ゲート40とで構成されている。
【００２８】
そして、第１のクロック型インバータ21には、シフトクロックφＣＫ１及びその反転クロック／φＣＫ１が印加され、第２のクロック型インバータ22には、シフトクロックφＣＫ２及びその反転クロック／φＣＫ２が印加される。また、メモリ用スイッチ26は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタからなるアナログスイッチで構成されており、メモリパルスφＭ及びその反転クロックである／φＭにより制御される。また、第２シフトスイッチ制御用スイッチ群24は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタからなるアナログスイッチとｎＭＯＳトランジスタで構成されており、制御パルスφＴ及びその反転クロックである／φＴにより制御されるようになっている。
【００２９】
次に、このように構成されたシフトレジスタの動作を、図９に示したタイミングチャートに基づいて説明する。まず本走査に先立つ先行走査においては、スタートパルスφＳＴとしてシフトクロックに同期したＨ又はＬ信号をシリアルに入力する。図９の図示例では、時系列的にＨＬＬＨなる場合を示している。このとき制御パルスφＴはＬとなっているので、第２シフトスイッチ23は常にオフとなり、シフトレジスタはシフトクロックに従ってスタートパルスφＳＴをシフトする。時刻ｔ1 において、メモリパルスφＭをＨとして、各シフトレジスタユニット20内のノードＳ（0.5 ），Ｓ（1.5 ），Ｓ（2.5 ），Ｓ（3.5 ）の状態をメモリ部25に記憶する。このとき、第１及び第４の単位ブロックのメモリ部25の入力端子はＬを、第２及び第３の単位ブロックのメモリ部25の入力端子はＨを記憶する。
【００３０】
その後、時刻ｔ2 において制御パルスφＴをＨとして、メモリ部25の記憶情報によって第２シフトスイッチ23を制御した後、時刻ｔ3 においてスタートパルスφＳＴにＨを入力し、本走査を開始する。このとき、第１及び第４の単位ブロックの第２シフトスイッチ23は非導通、第２及び第３の単位ブロックの第２シフトスイッチ23は導通状態となっている。したがって第１，第２の実施の形態と同様に、第２及び第３の単位ブロックのノードＳ（２），Ｓ（３）は、第１の単位ブロックのノードＳ（１）と同相となり、第４の単位ブロックのノードＳ（４）は、第３の単位ブロックの出力ノードＳ（３）に対し、シフトクロック１周期分シフトしたものとなる。そして、これらのノードＳ（１）〜 Ｓ（４）出力と第２シフトスイッチ23の制御信号の論理積出力ノードＳｆ（１）〜 Ｓｆ（４）は、第２シフトスイッチ23の制御信号がＬの単位ブロックのみノードＳ（１）〜 Ｓ（４）出力と同相となり、その他はＬとなる。
【００３１】
以上説明したように、図８に示した第３の実施の形態の走査回路の構成によれば、各単位ブロック100 に設けたメモリ部25の情報により、所望のシフトレジスタ単位ブロックのみ、シフトクロックに同期して順次出力することができる。したがって、任意間隔の間引き走査及び任意領域の走査が可能となる。
【００３２】
なお、本実施の形態においては、メモリ部への情報記憶のための構成として、第２の実施の形態と同様な構成を示したが、第１の実施の形態と同様な手段を用いて構成することも可能である。メモリ部の記憶機能部分はメモリ部を構成しているインバータのゲート等に寄生する寄生容量であるが、情報を保持できるものであれば第１及び第２の実施の形態と同様に、特にその構成に制限はない。また、本実施の形態においては、シフトレジスタユニットをクロック型インバータを用いて構成したものを示したが、第１及び第２の実施の形態と同様に、別の構成のシフトレジスタユニットであっても構わない。また、本実施の形態においては、各シフトレジスタユニットに第２シフトスイッチと、その第２シフトスイッチを制御するための回路を設けたものを示したが、第１及び第２の実施の形態と同様に、これらを必ずしも全ユニットに設ける必要はない。また、本実施の形態においては、論理ゲートをインバータとＮＯＲ回路とで構成したものを示したが、別の構成であっても構わない。
【００３３】
【発明の効果】
以上実施の形態に基づいて説明したように、請求項１記載の発明によれば、２次元に配列された画素アレイの画素信号を任意の単位ずつ一括して選択走査することができ、高フレームレート化が可能な固体撮像装置を実現することができる。また、請求項２記載の発明によれば、高速クロックで駆動することなく、２次元に配列された画素アレイの画素信号を任意間隔で間引いて読み出すこと、又は任意の領域のみを読み出すことができ、高フレームレート化が可能な固体撮像装置を実現することができる。また、請求項３及び４記載の発明によれば、請求項１又は２記載の発明におけるメモリ部の制御手段を、画素アレイと同一基板上に形成することが可能となり、規模の縮小化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置全体の概略構成を示す概念図である。
【図２】請求項１記載の発明に係る固体撮像装置における走査回路を説明するための概念図である。
【図３】請求項２記載の発明に係る固体撮像装置における走査回路を説明するための概念図である。
【図４】本発明に係る固体撮像装置の第１の実施の形態における走査回路の構成を示す回路構成図である。
【図５】図４に示した走査回路の動作を説明するためのタイミングチャートである。
【図６】本発明の第２の実施の形態における走査回路の構成を示す回路構成図である。
【図７】図６に示した走査回路の動作を説明するためのタイミングチャートである。
【図８】本発明の第３の実施の形態における走査回路の構成を示す回路構成図である。
【図９】図８に示した走査回路の動作を説明するためのタイミングチャートである。
【図１０】従来の固体撮像装置の走査回路を構成するシフトレジスタの構成例を示す図である。
【図１１】図10に示したシフトレジスタの動作を説明するためのタイミングチャートである。
【符号の説明】
１ 受光部
２ 水平走査回路
３ 垂直走査回路
４ 信号読み出し部
10 シフトレジスタ単位ブロック
11 第１のシフトスイッチ
12 第２のシフトスイッチ
13 スイッチ群
14 メモリ部
15 論理ゲート
20 第１シフトレジスタユニット
21 第１のクロック型インバータ
22 第２のクロック型インバータ
23 第２シフトスイッチ
24 第２シフトスイッチ制御用スイッチ群
25 メモリ部
26 メモリ用スイッチ
30 第２シフトレジスタユニット
31 第２シフトレジスタユニットの第１のクロック型インバータ
32 第２シフトレジスタユニットの第２のクロック型インバータ
100 シフトレジスタ単位ブロック
【発明の属する技術分野】
この発明は、高フレームレート化の可能なＸ−Ｙアドレス型固体撮像装置に関する。
【０００２】
【従来の技術】
従来、Ｘ−Ｙアドレス型固体撮像装置において、高フレームレート化を実現する方法としては、２次元に配列された画素の信号を個々に全て読み出すのではなく、画素信号をある単位ずつ一括して選択する方法、画素信号をある間隔で間引いて読み出す方法、あるいはある領域のみ読み出す方法などが知られている。
【０００３】
画素信号をある単位ずつ一括して選択する方法としては、例えば特開昭６３−１２７６５７号に開示されており、図10はその構成を、図11の（Ａ），（Ｂ）にその動作を説明するためのタイミングチャートを示している。図10は、Ｘ−Ｙアドレス型固体撮像装置の走査回路を示している。図10において、101 と102 はクロック入力端子であり、クロック入力端子101 にはクロックＣＫ１が、クロック入力端子102 にはクロックＣＫ２が印加される。105 はスタート信号入力端子で、スタート信号ＳＴが印加され、103 は走査方法選択信号入力端子で、選択信号が印加されるようになっている。104 と106 は電源入力端子で、107 は選択ゲート群であり、クロックＣＫ２と選択信号を入力とする排他的論理和で構成されている。109 はシフトレジスタであり、単位シフトレジスタユニット108 の繰り返しから構成されている。単位ユニット108 はインバータ２段の直列接続から成り立っており、各インバータの直前にシフトスイッチ用トランジスタが挿入されている。前後２個あるシフトスイッチ用トランジスタの前段のゲートには、クロック信号ＣＫ１が印加されており、後段のゲートにはクロック信号ＣＫ２、又はＣＫ２と選択信号からなる排他的論理和の出力が入力されている。110 〜120 は走査信号出力端子であり、Ｓ（０）〜Ｓ（３ｎ）が出力されるようになっている。
【０００４】
次に、図11の（Ａ），（Ｂ）を用いて図10に示した走査回路の動作を説明する。図11において、ＣＫ１，ＣＫ２はクロック信号であり、両者は反転の関係にある。ＳＴはスタート信号であり、Ｓ（０）〜Ｓ（３ｎ）は走査信号出力である。まず、全画素を読み出す通常走査について、図11の（Ａ）に示すタイミングチャートにより説明する。このモードでは、選択信号は低電位（以下Ｌと略称する）となっている。したがって、選択ゲートに用いている排他的論理和の出力は、クロック信号ＣＫ２と同信号となる。このとき、シフトレジスタ109 の各単位ユニット108 の動作は、ＣＫ１が高電位（以下Ｈと略称する）になったとき、前段の単位ユニットの信号を取り込み、ＣＫ２がＨとなったときその信号を出力するため、図11の（Ａ）に示すとおり、ＣＫ２の立ち上がりに同期してシフトする走査信号出力Ｓ（０）〜Ｓ（３ｎ）が、各単位ユニットの出力端子110 〜120 に出力される。
【０００５】
図11の（Ｂ）に示す高速走査の場合、選択信号はＨとなっている。したがって、選択ゲートに用いている排他的論理和はインバータとして動作する。それゆえ、排他的論理和で処理されるＣＫ２は、ＣＫ１と同位相になる。このとき、後段のシフトスイッチ用トランジスタのゲートに直接ＣＫ２が入力されているシフトレジスタの単位ユニット108 の動作は、図11の（Ａ）に示した場合と同様の動作を行う。一方、後段のシフトスイッチ用トランジスタのゲートに排他的論理和の出力が入力されているシフトレジスタの単位ユニット108 の動作は、前後段のシフトスイッチ用トランジスタが同時にオンオフするため、その出力は、前段の単位ユニットの信号と同じになる。したがって、図10に示した構成の場合には、図11の（Ｂ）に示すように、Ｓ（０）〜Ｓ（ｎ−１），Ｓ（ｎ）〜Ｓ（２ｎ−１），Ｓ（２ｎ）〜Ｓ（３ｎ−１）は同じ出力となり、排他的論理和回路が入力される単位ユニットを１ブロックとみなし、そのブロック毎に信号がシフトするため、走査時間が短縮され高フレームレート化が可能となる。
【０００６】
また、画素信号をある間隔で間引いて読み出す方法、あるいはある領域のみを読み出す方法としては、所望の部分のみ通常のクロックレートで信号を読み出し、信号を読み出さない不要ラインの選択動作時は、走査回路のクロックレートを高くするように構成することが、特開昭６３−１５３９７１号に公報に開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の方式を用いて高フレームレート化を実現しようとした場合、特開昭６３−１２７６５７号開示の方法では、走査回路に用いる単位シフトレジスタの入力クロックを選択するための排他的論理和等のゲートを、一括して選択するユニットに全て設けることになるが、これはレイアウト的に一括して選択するユニット数が決まってしまうことになり、被写体によりフレームレートを最適化することができないという問題点がある。一方、特開昭６３−１５３９７１号開示の方法を用いて高フレームレート化を実現しようとした場合、任意の領域を選択することは可能であるが、シフトレジスタを駆動するためのクロック制御が繁雑になり、また不連続の画素信号を読み出す場合には、信号の出力されない不要期間が生じ、後処理にも手間がかかってしまうという問題点がある。
【０００８】
本発明は、従来の固体撮像装置における上記問題点を解消するためになされたもので、請求項１記載の発明は、高フレームレート化を実現するために、２次元に配列された画素の信号を個々に全て読み出すのではなく、画素信号をある単位ずつ一括して選択する方法をとった場合でも、レイアウト的に一括選択する数が決まってしまうことなく、任意の単位で一括して選択できるようにした固体撮像装置を提供することを目的とする。また、請求項２記載の発明は、高フレームレート化を実現するために、２次元に配列された画素の信号を個々に全て読み出すのではなく、画素信号をある間隔で間引いて読み出す方法、あるいはある領域のみ読み出す方法をとった場合でも、高速クロックで駆動することなく、また不連続の画素信号を読み出す場合でも、信号の出力されない不要期間を生じさせないようにした固体撮像装置を提供することを目的とする。また、請求項３及び４記載の発明は、請求項１又は２記載の固体撮像装置において、メモリ部の情報制御手段を画素アレイと同一基板上に形成できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
上記問題点を解決するため、請求項１記載の発明は、図１の概念図に示すように、光電変換素子を２次元に配列した画素アレイからなる受光部１と、該受光部１の画素アレイの各画素信号を順次アドレスして読み出すための水平走査回路２及び垂直走査回路３と、信号読み出し部４とを備えた固体撮像装置において、上記水平走査回路２及び垂直走査回路３の少なくとも一方に用いられているシフトレジスタは、図２の概念図に示すように、シフトレジスタ単位ブロック10が多段に縦続接続され、クロックにより情報を伝達していくように構成されており、各シフトレジスタ単位ブロック10は、クロックに従って開閉する第１のシフトスイッチ11と、該第１のシフトスイッチ11に対し並列に設けた第２のシフトスイッチ12と、該第２のシフトスイッチ12の開閉の情報を記憶するメモリ部14と、該メモリ部14の情報を伝達するスイッチ群13とを備えており、前記メモリ部14の情報及び前記スイッチ群13により、前記第２のシフトスイッチ12の開閉を単位ブロック毎に制御できるように構成するものである。なお図２において、φＳＴはスタートパルス、φＣＫはシフトクロック、φＴはスイッチ群13の制御信号を示している。
【００１０】
このように構成した走査回路を形成するシフトレジスタにおいては、シフトレジスタに入力されるスタートパルスφＳＴは、第２のシフトスイッチ12が非導通の単位ブロックでは、シフトクロックφＣＫに従いシフトされ、一方第２のシフトスイッチ12が導通の単位ブロックでは、シフトクロックφＣＫとは無関係に前段の単位ブロックのシフト信号と同相となる。したがって、各シフトレジスタ単位ブロック10に設けたメモリ部14の情報及びスイッチ群13により第２のシフトスイッチ12の開閉を単位ブロック毎に制御することにより、画素信号を任意の単位ずつ一括走査することによる高フレームレート化を可能とすることができる。
【００１１】
また、請求項２記載の発明は、同様に光電変換素子を２次元に配列した画素アレイからなる受光部１と、該受光部１の画素アレイの各画素信号を順次アドレスして読み出すための水平走査回路２及び垂直走査回路３と、信号読み出し部４とを備えた固体撮像装置において、上記水平走査回路２及び垂直走査回路３の少なくとも一方に用いられているシフトレジスタは、図３の概念図に示すように、シフトレジスタ単位ブロック10を多段に縦続接続し、クロックにより情報を伝達していくように構成されており、各シフトレジスタ単位ブロック10は、クロックに従って開閉する第１のシフトスイッチ11と、該第１のシフトスイッチ11に対し並列に設けた第２のシフトスイッチ12と、該第２のシフトスイッチ12の開閉の情報を記憶するメモリ部14と、該メモリ部14の情報を伝達するスイッチ群13と、各単位ブロック10のシフト信号及び第２のシフトスイッチ12の制御信号を入力とする論理ゲート15を備えており、前記メモリ部14の情報及び前記スイッチ群13により、前記第２のシフトスイッチ12の開閉を単位ブロック毎に制御できるように構成するものである。なお図３において、φＳＴはスタートパルス、φＣＫはシフトクロック、φＴはスイッチ群13の制御信号を示している。
【００１２】
このように構成した走査回路を構成するシフトレジスタにおいては、シフトレジスタに入力されるスタートパルスφＳＴは、第２のシフトスイッチ12が非導通の単位ブロックでは、シフトクロックφＣＫに従いシフトされ、一方第２のシフトスイッチ12が導通の単位ブロックでは、シフトクロックφＣＫとは無関係に前段の単位ブロックのシフト信号と同相となる。そして、論理ゲート15によりこれらのシフト信号と第２のシフトスイッチ12の制御信号との論理積をとることにより、シフトクロックφＣＫに従いシフトされた信号のみを出力することができる。したがって、各シフトレジスタ単位ブロック10に設けたメモリ部14の情報及びスイッチ群13により第２のシフトスイッチ12の開閉を単位ブロック毎に制御することにより、高速クロックで駆動することなく、また不連続の画素信号を読み出す場合でも、信号の出力されてい不要期間を生じずに、所望の画素信号のみを読み出す選択撮像による高フレームレート化を可能とすることができる。
【００１３】
また、請求項３記載の発明は、請求項１又は２記載の固体撮像装置において、前記第１のシフトスイッチと同数のクロックに従って開閉する第３のシフトスイッチを備え、前記各メモリ部と第３のシフトスイッチの各出力端子をメモリスイッチを介して１対１に対応するように接続し、本走査に先立ち第３のシフトスイッチを先行走査させて第３のシフトスイッチに入力される情報をシフトした後、前記メモリスイッチを駆動することにより前記メモリ部への情報記憶の制御を行うように構成するものである。このように構成することにより、メモリ部の制御手段を、シフトレジスタなどと同一のプロセス（ＣＭＯＳ等）を用いたトランジスタで構成することができるので、メモリ部の制御手段を画素アレイと同一基板上に形成することが可能となり、規模の縮小化を図ることができる。
【００１４】
また、請求項４記載の発明は、請求項１又は２記載の固体撮像装置において、前記メモリ部と前記第１のシフトスイッチの出力端子間にメモリスイッチを設け、本走査に先立つ先行走査において、前記第１のシフトスイッチに入力される情報をシフトした後、前記メモリスイッチを駆動することにより前記メモリ部への情報記憶の制御を行うように構成するものである。これにより、請求項３記載の発明と同様に、メモリ部の制御手段を画素アレイと同一基板上に形成することが可能となり、規模の縮小化を図ることができる。
【００１５】
【発明の実施の形態】
（第１の実施の形態）
次に、実施の形態について説明する。図４は本発明に係る固体撮像装置の第１の実施の形態における走査回路部分を示す回路構成図である。この実施の形態は、請求項１及び３記載の発明に対応するもので、走査回路を構成するシフトレジスタを４段の単位ブロックで構成している場合を示している。図４において、100 はシフトレジスタの単位ブロックを示しており、単位ブロック100 は、直列に接続した第１のクロック型インバータ21及び第２のクロック型インバータ22からなる第１シフトレジスタユニット20と、該ユニット20の第１のクロック型インバータ21におけるクロックにより制御されるシフトスイッチに対し並列に設けられた第２シフトスイッチ23と、インバータ２段の直列接続からなるメモリ部25と、該メモリ部25の出力端子と第２シフトスイッチ23の間に接続された第２シフトスイッチ制御用スイッチ群24と、直列に接続した第１のクロック型インバータ31及び第２のクロック型インバータ32から構成される第２シフトレジスタユニット30と、該第２シフトレジスタユニット30の第１のクロック型インバータ31の出力端子と前記メモリ部25の入力端子の間に接続されたメモリ用スイッチ26とで構成されている。
【００１６】
そして、第１シフトレジスタユニット20及び第２シフトレジスタユニット30の第１のクロック型インバータ21，31には、シフトクロックφＣＫ１及びその反転クロック／φＣＫ１が印加され、第１シフトレジスタユニット20及び第２シフトレジスタユニット30の第２のクロック型インバータ22，32には、シフトクロックφＣＫ２及びその反転クロック／φＣＫ２が印加されている。また、メモリ用スイッチ26は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタからなるアナログスイッチで構成されており、メモリパルスφＭ及びその反転クロックである／φＭにより制御される。また、第２シフトスイッチ制御用スイッチ群24は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタからなるアナログスイッチとｎＭＯＳトランジスタで構成されており、制御パルスφＴ及びその反転クロックである／φＴにより制御されるようになっている。
【００１７】
次に、このように構成されたシフトレジスタからなる走査回路の動作を、図５に示すタイミングチャートに基づいて説明する。まず本走査に先立つ先行走査においては、第２シフトレジスタユニット30のスタートパルスφＳＴ２を、シフトクロックのｎクロック周期に１周期Ｈとなるパルスとする。図５の図示例では、シフトクロック３周期に１周期Ｈとなる場合を示している。時刻ｔ1 において、メモリパルスφＭをＨとして、第２シフトレジスタユニット30内のノードＳ２（0.5 ），Ｓ２（1.5 ），Ｓ２（2.5 ），Ｓ２（3.5 ）の状態をメモリ部25に記憶する。このとき、第１及び第４の単位ブロックのメモリ部25の入力端子はＬを、第２及び第３のブロックのメモリ部25の入力端子はＨを記憶する。
【００１８】
その後、時刻ｔ2 において制御パルスφＴをＨとして、メモリ部25の記憶情報によって第２シフトスイッチ23を制御した後、時刻ｔ3 においてスタートパルスφＳＴにＨを入力し、本走査を開始する。このとき第１及び第４の単位ブロックの第２シフトスイッチ23は非導通、第２及び第３の単位ブロックの第２シフトスイッチ23は導通状態となっている。第２シフトスイッチ23が非導通状態の単位ブロックでは、シフトクロックに従ってシフトパルスをシフトするが、第２シフトスイッチ23が導通状態の単位ブロックでは、前段ブロックの状態と同じになる。それゆえ、第２及び第３の単位ブロックの出力ノードＳ（２），Ｓ（３）は、第１の単位ブロックの出力ノードＳ（１）と同相となり、第４の単位ブロックの出力ノードＳ（４）は、第３の単位ブロックの出力ノードＳ（３）に対し、シフトクロック１周期分シフトしたものとなる。
【００１９】
以上説明したように、図４に示した構成の走査回路によれば、各単位ブロック100 に設けたメモリ部25の情報により、各単位ブロック100 の出力を、前段ブロックの出力に対し、シフトクロック１周期分シフトしたもの、又は同相とすることができるため、任意の単位ずつ一括走査することが可能となる。
【００２０】
なお、本実施の形態においては、メモリ部25の記憶機能部分はメモリ部25を構成しているインバータのゲート等に寄生する寄生容量である。したがって、この寄生容量に情報が十分記憶されている間は、本走査の走査単位が変わらなければ、メモリ部の情報の変更をする必要はない。また、記憶保持期間を長くするために、記憶用の容量素子を設けることもできる。更に本実施の形態においては、メモリ部25をインバータ２段で構成したものを示したが、情報を保持できるものであれば特に構成に制限はない。例えば、メモリ部25をインバータ１段で構成することにより、情報を記憶したときと反転した情報により第２シフトスイッチ23を制御することもでき、この場合はメモリ部25の規模を縮小することができる。
【００２１】
また、本実施の形態においては、シフトレジスタユニットにクロック型インバータを用いた例を示したが、別の構成のシフトレジスタユニットであっても構わない。また、本実施の形態においては、各第１シフトレジスタユニットに第２シフトスイッチと、その第２シフトスイッチを制御するための回路を設けたものを示したが、必ずしも全ユニットに設ける必要はない。
【００２２】
（第２の実施の形態）
次に、第２の実施の形態について説明する。この実施の形態は請求項１及び４記載の発明に対応するもので、第１の実施の形態と異なる点は、メモリ部への情報記憶のための構成部分で、より簡単な構成で情報記憶が行えるようにしたものである。図６は本実施の形態の主要部である走査回路の回路構成図である。本実施の形態では、走査回路を形成するシフトレジスタを４段の単位ブロックで構成している場合を示している。図６において、100 はシフトレジスタの単位ブロックで、直列に接続した第１のクロック型インバータ21及び第２のクロック型インバータ22からなるシフトレジスタユニット20と、該ユニット20の第１のクロック型インバータ21におけるクロックにより制御されるシフトスイッチに対し並列に設けられた第２シフトスイッチ23と、インバータ２段の直列接続からなるメモリ部25と、第１のクロック型インバータ21の出力端子とメモリ部25の入力端子の間に接続されたメモリ用スイッチ26と、メモリ部25の出力端子と第２シフトスイッチ23の間に接続された第２シフトスイッチ制御用スイッチ群24とで構成されている。
【００２３】
そして、第１のクロック型インバータ21には、シフトクロックφＣＫ１及びその反転クロック／φＣＫ１が印加され、第２のクロック型インバータ22には、シフトクロックφＣＫ２及びその反転クロック／φＣＫ２が印加されている。また、メモリ用スイッチ26は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタからなるアナログスイッチで構成されており、メモリパルスφＭ及びその反転クロックである／φＭにより制御される。また、第２シフトスイッチ制御用スイッチ群24は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタからなるアナログスイッチとｎＭＯＳトランジスタで構成されており、制御パルスφＴ及びその反転クロックである／φＴにより制御されるようになっている。
【００２４】
次に、このように構成されたシフトレジスタの動作を、図７に示したタイミングチャートに基づいて説明する。まず本走査に先立つ先行走査においては、スタートパルスφＳＴを第１の実施の形態と同様に、シフトクロックのｎクロック周期に１周期、Ｈとなるパルスとする。図７の図示例では、３周期に１周期Ｈとなる場合を示している。このとき制御パルスφＴはＬとなっているので、第２シフトスイッチ23は常にオフとなり、シフトレジスタはシフトクロックに従ってスタートパルスφＳＴをシフトする。時刻ｔ1 において、メモリパルスφＭをＨとして、各シフトレジスタユニット20内のノードＳ（0.5 ），Ｓ（1.5 ），Ｓ（2.5 ），Ｓ（3.5 ）の状態をメモリ部25に記憶する。このとき、第１及び第４の単位ブロックのメモリ部25の入力端子はＬを、第２及び第３の単位ブロックのメモリ部25の入力端子はＨを記憶する。
【００２５】
その後、時刻ｔ2 において制御パルスφＴをＨとして、メモリ部25の記憶情報によって第２シフトスイッチ23を制御した後、時刻ｔ3 においてスタートパルスφＳＴにＨを入力し、本走査を開始する。このとき、第１及び第４の単位ブロックの第２シフトスイッチ23は非導通、第２及び第３の単位ブロックの第２シフトスイッチ23は導通状態となっている。したがって第１の実施の形態と同様に、第２及び第３の単位ブロックの出力ノードＳ（２），Ｓ（３）は、第１の単位ブロックの出力ノードＳ（１）と同相となり、第４の単位ブロックの出力ノードＳ（４）は、第３の単位ブロックの出力ノードＳ（３）に対し、シフトクロック１周期分シフトしたものとなる。
【００２６】
以上説明したように、図６に示した第２の実施の形態の走査回路の構成によれば、各単位ブロック100 に設けたメモリ部25の情報により、各単位ブロック100 の出力を、前段ブロックの出力に対し、シフトクロック１周期分シフトしたもの、又は同相とすることができるため、任意の単位ずつ一括走査することが可能となる。なお、本実施の形態においては、メモリ部25の記憶機能部分はメモリ部25を構成しているインバータのゲート等に寄生する寄生容量であるが、情報を保持できるものであれば第１の実施の形態と同様に、特に構成に制限はない。また、本実施の形態においては、シフトレジスタユニットにクロック型インバータを用いた例を示したが、第１の実施の形態と同様に、別の構成のシフトレジスタユニットであっても構わない。また、本実施の形態においては、各シフトレジスタユニットに第２シフトスイッチと、その第２シフトスイッチを制御するための回路を設けたものを示したが、第１の実施の形態と同様に、これらを必ずしも全ユニットに設ける必要はない。
【００２７】
（第３の実施の形態）
次に、第３の実施の形態について説明する。この実施の形態は請求項２及び４記載の発明に対応するもので、図８は本実施の形態の主要部である走査回路の回路構成図である。本実施の形態では、走査回路を形成するシフトレジスタを４段の単位ブロックで構成している場合を示している。図８において、100 はシフトレジスタの単位ブロックで、該単位ブロック100 は、直列に接続した第１のクロック型インバータ21及び第２のクロック型インバータ22からなるシフトレジスタユニット20と、該ユニット20の第１のクロック型インバータ21におけるクロックにより制御されるシフトスイッチに対し並列に設けられた第２シフトスイッチ23と、インバータ２段の直列接続からなるメモリ部25と、第１のクロック型インバータ21の出力端子とメモリ部25の入力端子の間に接続されたメモリ用スイッチ26と、メモリ部25の出力端子と第２シフトスイッチ23の間に接続された第２シフトスイッチ制御用スイッチ群24と、第２のクロック型インバータ22の出力が入力するインバータ41と該インバータ41の出力及び第２シフトスイッチ23の制御信号を入力とするＮＯＲ回路42とから構成される論理ゲート40とで構成されている。
【００２８】
そして、第１のクロック型インバータ21には、シフトクロックφＣＫ１及びその反転クロック／φＣＫ１が印加され、第２のクロック型インバータ22には、シフトクロックφＣＫ２及びその反転クロック／φＣＫ２が印加される。また、メモリ用スイッチ26は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタからなるアナログスイッチで構成されており、メモリパルスφＭ及びその反転クロックである／φＭにより制御される。また、第２シフトスイッチ制御用スイッチ群24は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタからなるアナログスイッチとｎＭＯＳトランジスタで構成されており、制御パルスφＴ及びその反転クロックである／φＴにより制御されるようになっている。
【００２９】
次に、このように構成されたシフトレジスタの動作を、図９に示したタイミングチャートに基づいて説明する。まず本走査に先立つ先行走査においては、スタートパルスφＳＴとしてシフトクロックに同期したＨ又はＬ信号をシリアルに入力する。図９の図示例では、時系列的にＨＬＬＨなる場合を示している。このとき制御パルスφＴはＬとなっているので、第２シフトスイッチ23は常にオフとなり、シフトレジスタはシフトクロックに従ってスタートパルスφＳＴをシフトする。時刻ｔ1 において、メモリパルスφＭをＨとして、各シフトレジスタユニット20内のノードＳ（0.5 ），Ｓ（1.5 ），Ｓ（2.5 ），Ｓ（3.5 ）の状態をメモリ部25に記憶する。このとき、第１及び第４の単位ブロックのメモリ部25の入力端子はＬを、第２及び第３の単位ブロックのメモリ部25の入力端子はＨを記憶する。
【００３０】
その後、時刻ｔ2 において制御パルスφＴをＨとして、メモリ部25の記憶情報によって第２シフトスイッチ23を制御した後、時刻ｔ3 においてスタートパルスφＳＴにＨを入力し、本走査を開始する。このとき、第１及び第４の単位ブロックの第２シフトスイッチ23は非導通、第２及び第３の単位ブロックの第２シフトスイッチ23は導通状態となっている。したがって第１，第２の実施の形態と同様に、第２及び第３の単位ブロックのノードＳ（２），Ｓ（３）は、第１の単位ブロックのノードＳ（１）と同相となり、第４の単位ブロックのノードＳ（４）は、第３の単位ブロックの出力ノードＳ（３）に対し、シフトクロック１周期分シフトしたものとなる。そして、これらのノードＳ（１）〜 Ｓ（４）出力と第２シフトスイッチ23の制御信号の論理積出力ノードＳｆ（１）〜 Ｓｆ（４）は、第２シフトスイッチ23の制御信号がＬの単位ブロックのみノードＳ（１）〜 Ｓ（４）出力と同相となり、その他はＬとなる。
【００３１】
以上説明したように、図８に示した第３の実施の形態の走査回路の構成によれば、各単位ブロック100 に設けたメモリ部25の情報により、所望のシフトレジスタ単位ブロックのみ、シフトクロックに同期して順次出力することができる。したがって、任意間隔の間引き走査及び任意領域の走査が可能となる。
【００３２】
なお、本実施の形態においては、メモリ部への情報記憶のための構成として、第２の実施の形態と同様な構成を示したが、第１の実施の形態と同様な手段を用いて構成することも可能である。メモリ部の記憶機能部分はメモリ部を構成しているインバータのゲート等に寄生する寄生容量であるが、情報を保持できるものであれば第１及び第２の実施の形態と同様に、特にその構成に制限はない。また、本実施の形態においては、シフトレジスタユニットをクロック型インバータを用いて構成したものを示したが、第１及び第２の実施の形態と同様に、別の構成のシフトレジスタユニットであっても構わない。また、本実施の形態においては、各シフトレジスタユニットに第２シフトスイッチと、その第２シフトスイッチを制御するための回路を設けたものを示したが、第１及び第２の実施の形態と同様に、これらを必ずしも全ユニットに設ける必要はない。また、本実施の形態においては、論理ゲートをインバータとＮＯＲ回路とで構成したものを示したが、別の構成であっても構わない。
【００３３】
【発明の効果】
以上実施の形態に基づいて説明したように、請求項１記載の発明によれば、２次元に配列された画素アレイの画素信号を任意の単位ずつ一括して選択走査することができ、高フレームレート化が可能な固体撮像装置を実現することができる。また、請求項２記載の発明によれば、高速クロックで駆動することなく、２次元に配列された画素アレイの画素信号を任意間隔で間引いて読み出すこと、又は任意の領域のみを読み出すことができ、高フレームレート化が可能な固体撮像装置を実現することができる。また、請求項３及び４記載の発明によれば、請求項１又は２記載の発明におけるメモリ部の制御手段を、画素アレイと同一基板上に形成することが可能となり、規模の縮小化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置全体の概略構成を示す概念図である。
【図２】請求項１記載の発明に係る固体撮像装置における走査回路を説明するための概念図である。
【図３】請求項２記載の発明に係る固体撮像装置における走査回路を説明するための概念図である。
【図４】本発明に係る固体撮像装置の第１の実施の形態における走査回路の構成を示す回路構成図である。
【図５】図４に示した走査回路の動作を説明するためのタイミングチャートである。
【図６】本発明の第２の実施の形態における走査回路の構成を示す回路構成図である。
【図７】図６に示した走査回路の動作を説明するためのタイミングチャートである。
【図８】本発明の第３の実施の形態における走査回路の構成を示す回路構成図である。
【図９】図８に示した走査回路の動作を説明するためのタイミングチャートである。
【図１０】従来の固体撮像装置の走査回路を構成するシフトレジスタの構成例を示す図である。
【図１１】図10に示したシフトレジスタの動作を説明するためのタイミングチャートである。
【符号の説明】
１ 受光部
２ 水平走査回路
３ 垂直走査回路
４ 信号読み出し部
10 シフトレジスタ単位ブロック
11 第１のシフトスイッチ
12 第２のシフトスイッチ
13 スイッチ群
14 メモリ部
15 論理ゲート
20 第１シフトレジスタユニット
21 第１のクロック型インバータ
22 第２のクロック型インバータ
23 第２シフトスイッチ
24 第２シフトスイッチ制御用スイッチ群
25 メモリ部
26 メモリ用スイッチ
30 第２シフトレジスタユニット
31 第２シフトレジスタユニットの第１のクロック型インバータ
32 第２シフトレジスタユニットの第２のクロック型インバータ
100 シフトレジスタ単位ブロック
Claims (4)
- 光電変換素子を２次元に配列した画素アレイからなる受光部と該受光部の画素アレイの各画素信号を順次アドレスして読み出すための水平及び垂直走査回路と信号読み出し部とを備えた固体撮像装置において、少なくとも一方の前記走査回路に用いられるシフトレジスタは、シフトレジスタ単位ブロックを多段に縦続接続し、クロックにより情報を伝達していくように構成されており、各シフトレジスタ単位ブロックは、クロックに従って開閉する第１のシフトスイッチと該第１のシフトスイッチに対し並列に設けた第２のシフトスイッチと該第２のシフトスイッチの開閉の情報を記憶するメモリ部と該メモリ部の情報を伝達するスイッチ群とを備え、前記メモリ部の情報及び前記スイッチ群により、前記第２のシフトスイッチの開閉を単位ブロック毎に制御できるように構成されていることを特徴とする固体撮像装置。
- 光電変換素子を２次元に配列した画素アレイからなる受光部と該受光部の画素アレイの光蓄積信号を順次アドレスして読み出すための水平及び垂直走査回路と信号読み出し部とを備えた固体撮像装置において、少なくとも一方の前記走査回路に用いられるシフトレジスタは、シフトレジスタ単位ブロックを多段に縦続接続し、クロックにより情報を伝達していくように構成されており、各シフトレジスタ単位ブロックは、クロックに従って開閉する第１のシフトスイッチと該第１のシフトスイッチに対し並列に設けた第２のシフトスイッチと該第２のシフトスイッチの開閉の情報を記憶するメモリ部と該メモリ部の情報を伝達するスイッチ群と前記シフトレジスタ単位ブロックのシフト信号と第２のシフトスイッチの制御信号とを入力とする論理ゲートを備え、前記メモリ部の情報及び前記スイッチ群により、前記第２のシフトスイッチの開閉を単位ブロック毎に制御できるように構成されていることを特徴とする固体撮像装置。
- 前記第１のシフトスイッチと同数のクロックに従って開閉する第３のシフトスイッチを備え、前記各メモリ部と第３のシフトスイッチの各出力端子をメモリスイッチを介して１対１に対応するように接続し、本走査に先立ち第３のシフトスイッチを先行走査させて第３のシフトスイッチに入力される情報をシフトした後、前記メモリスイッチを駆動することにより前記メモリ部への情報記憶の制御を行うように構成したことを特徴とする請求項１又は２記載の固体撮像装置。
- 前記メモリ部と前記第１のシフトスイッチの出力端子間にメモリスイッチを設け、本走査に先立つ先行走査において、前記第１のシフトスイッチに入力される情報をシフトした後、前記メモリスイッチを駆動することにより前記メモリ部への情報記憶の制御を行うように構成したことを特徴とする請求項１又は２記載の固体撮像装置。
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| JP14781096A JP3791708B2 (ja) | 1996-05-20 | 1996-05-20 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP14781096A JP3791708B2 (ja) | 1996-05-20 | 1996-05-20 | 固体撮像装置 |
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| JPH09312806A JPH09312806A (ja) | 1997-12-02 |
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-
1996
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