JP3431949B2

JP3431949B2 - 固体撮像素子

Info

Publication number: JP3431949B2
Application number: JP14547693A
Authority: JP
Inventors: 祐一五味
Original assignee: Olympus Optic Co Ltd
Current assignee: Olympus Corp
Priority date: 1993-05-26
Filing date: 1993-05-26
Publication date: 2003-07-28
Anticipated expiration: 2018-07-28
Also published as: JPH06339073A

Description

【発明の詳細な説明】【０００１】【産業上の利用分野】この発明は、簡単な構成のシャッ
ター機能をもつＸ−Ｙアドレス型の固体撮像素子に関す
る。【０００２】【従来の技術】従来、固体撮像素子の多機能化としてシ
ャッター機能を素子自体にもたせたものがあり、高速移
動物体の撮影や、フリッカー対策など幅広い用途で用い
られている。Ｘ−Ｙアドレス型固体撮像素子では、信号
のリセットと読み出し操作のタイミングをずらして行う
ことにより、シャッター動作を行うことができる。この
ような動作を実現するために、従来は、例えば1987年テ
レビジョン学会全国大会予稿集４−７に示されるよう
に、リセット及び読み出し操作用の垂直走査回路を２個
別々に設ける方法が知られている。【０００３】次に、この垂直走査回路を２個別々に設け
てシャッター動作を行わせるようにした固体撮像素子の
構成を図19に基づいて説明する。図19において、501 は
信号掃き出し用垂直走査回路、502 は水平走査回路、50
3 は信号読み出し用垂直走査回路、504 は光電変換素子
を画素として行列状に２次元に配列した受光部である。
このような構成の固体撮像素子においてシャッター動作
を行うには、信号掃き出し用垂直走査回路501 を信号読
み出し用垂直走査回路503 より先行動作させて、掃き出
し走査を行わせる。【０００４】例えば、信号掃き出し用垂直走査回路501
が、信号読み出し用垂直走査回路503 に対し、ｎライン
分だけ先行して動作しているとすると、まず２次元に配
列された受光部504 の各画素は、信号掃き出し用垂直走
査回路501 の出力パルス及び水平走査回路502 の出力パ
ルスにより、順次光蓄積信号がリセットされる。そして
ｎラインの周期分だけ時間が経過した後、信号読み出し
用垂直走査回路503 及び水平走査回路502 の出力パルス
により、各画素の光蓄積信号が読み出される。以上の動
作により、各画素信号はｎラインの光蓄積時間ののち読
み出されることになり、ｎライン周期分のシャッター時
間ｎＨでシャッター動作が行われたことになる。【０００５】この動作時において、各垂直走査回路501
，503 から出力される走査パルスのタイミングを図20
に示す。ここでφ_Vは各垂直走査回路501 ，503 を動作
させるための、周期が１水平走査期間（１Ｈ）のクロッ
クであり、また501-1 ，501-2，501-3 は信号掃き出し
用垂直走査回路501 の出力パルス、503-1 ，503-2 ，50
3-3 は信号読み出し用垂直走査回路503 の出力パルスで
あり、出力パルス501-1と503-1 、出力パルス501-2 と5
03-2 、出力パルス501-3 と503-3 が、それぞれ同じ行
に配列された画素行に接続された、リセット及び読み出
しを制御する各水平ラインにそれぞれ与えられるように
なっている。【０００６】以上説明したように、Ｘ−Ｙアドレス型固
体撮像素子においては、位相のずれた垂直走査パルス列
を実現することにより、シャッター動作が可能となる。【０００７】【発明が解決しようとする課題】しかしながら、従来の
垂直走査方式を用いてシャッター機能をもたせたＸ−Ｙ
アドレス型固体撮像素子を実現しようとすると、次に述
べるような問題が生じる。すなわち、図19に示したよう
に信号掃き出し用と信号読み出し用の２つの垂直走査回
路をそれぞれ設けた場合、チップ面積が増大し、固体撮
像素子のコストが増大してしまう。【０００８】本発明は、従来のシャッター機能を備えた
Ｘ−Ｙアドレス型固体撮像素子における上記問題点を解
消するためになされたもので、チップ面積増大の割合を
低減しコストの増大を抑えた簡単な構成のシャッター機
能を有する固体撮像素子を提供することを目的とする。【０００９】【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、光電変換素子を画素として行列
状に２次元に配列した受光部と、該受光部の各画素の光
蓄積電荷信号を順次アドレスして読み出すための水平及
び垂直走査回路とを備えた固体撮像素子において、前記
垂直走査回路を、位相差を有する２個のパルスを入力と
し、該パルスを順次シフトして出力させるシフトレジス
タ手段と、該シフトレジスタ手段の出力に同期してシフ
トされるコントロール信号により前記２個のシフトパル
スを読み出し信号あるいはリセット信号のいずれかとし
て識別する手段と、前記シフトレジスタ手段及び読み出
し・リセット識別手段からの出力により前記受光部の対
応する画素行を順次選択する読み出し信号及びリセット
信号を発生する手段とで構成するものである。【００１０】このように構成した固体撮像素子において
は、垂直走査回路を構成する読み出し信号及びリセット
信号発生手段から出力される位相差のある読み出し信号
及びリセット信号に同期して受光部の各画素行が選択さ
れ、各選択時点において光蓄積電荷信号の読み出し動作
及びリセット動作が行われる。したがって、複数の垂直
走査回路を必要とせず、チップ面積の増大を低減し、コ
ストの増大を抑えたシャッター機能を有するＸ−Ｙアド
レス型の固体撮像素子を実現できる。【００１１】【実施例】次に実施例について説明する。図１の（Ａ）
は、本発明に係る固体撮像素子の基本的な実施例の主要
部である垂直走査回路４を示す概念図である。図１の
（Ａ）において、１はシフトレジスタであり、２はコン
トロール信号ＣＯＮＴを用いて読み出し及びリセットの
タイミングを識別する識別手段で、コントロール信号Ｃ
ＯＮＴを前記シフトレジスタ１の出力によりシフトし、
このシフトするコントロール信号ＣＯＮＴのレベルによ
り読み出し及びリセットのタイミングの識別を行うもの
である。３は読み出し及びリセットの行選択信号を出力
するために、シフトレジスタ１の出力及び読み出し・リ
セット識別手段２の出力を組み合わせる手段である。図
１の（Ｂ）は、図１の（Ａ）に示した垂直走査回路４を
用いて構成した固体撮像素子を示すブロック図であり、
５は水平走査回路、６は光電変換素子を２次元に配列し
てなる受光部である。【００１２】このように構成した固体撮像素子において
は、垂直走査回路４における読み出し・リセット識別手
段２において、シフトレジスタ１の出力によりシフトさ
れるコントロール信号ＣＯＮＴのレベルにより、例えば
コントロール信号ＣＯＮＴが“Ｈ”レベルの時は“読み
出し”、“Ｌ”レベルの時は“リセット”と認識し、読
み出し及びリセット動作それぞれに必要な信号が出力さ
れる。そして組み合わせ手段３において、シフトレジス
タ１の出力及び読み出し・リセット識別手段２からの出
力信号が組み合わされ、読み出し信号及びリセット信号
として出力される。この読み出し信号及びリセット信号
により、位相差のある読み出し信号及びリセット信号に
同期して受光部の各画素行が選択され、各選択時点にお
いて光蓄積電荷信号の読み出し動作及びリセット動作が
行われる。これにより、複数の垂直走査回路を設けるこ
となくシャッター機能をもたせることができる。【００１３】次に、具体的な実施例について説明する。
図２は、本発明に係るシャッター機能を備えた固体撮像
素子の第１の具体的な実施例の主要部である垂直走査回
路の構成を示す回路構成図である。図２において、10は
垂直走査回路に用いられるシフトレジスタで、10-0，10
-1，10-2，・・・はシフトレジスタ10の各段を構成するシ
フトレジスタユニットを示している。このシフトレジス
タ10は、水平走査期間を１周期とする駆動パルスφ_Vに
より、スタートパルスφ_VSTをシフトする機能を有して
いる。12はシフトレジスタ10の出力によりシフトするコ
ントロール信号ＣＯＮＴを用いて、読み出し・リセット
を識別する回路で、各シフトレジスタユニット10-0，10
-1，10-2，・・・に対応する識別回路12の各段は、トラン
スファゲート13-1，13-2，13-3，・・・及び、２個のイン
バータ14-1，14-2，14-3，・・・、15-1，15-2，15-3，・・
・とで構成されている。【００１４】16はシフトレジスタ10の出力と読み出し・
リセット識別回路12の出力を組み合わせる回路であり、
リセットのタイミング信号発生用２入力ＡＮＤ17-1，17
-2，17-3，・・・と、読み出しのタイミング信号発生用２
入力ＡＮＤ18-1，18-2，18-3，・・・から構成されてい
る。リセットのタイミング信号発生用２入力ＡＮＤ17-
1，17-2，17-3，・・・には、シフトレジスタ10の出力端
子11-1，11-2，・・・からの出力及び読み出し・リセット
識別回路12のインバータ14-1，14-2，14-3，・・・の出力
がそれぞれ入力され、読み出しのタイミング信号発生用
２入力ＡＮＤ18-1，18-2，18-3，・・・には、シフトレジ
スタ10の出力端子11-1，11-2，・・・からの出力及び読み
出し・リセット識別回路12のインバータ15-1，15-2，15
-3，・・・の出力がそれぞれ入力されるようになってい
る。【００１５】次に、このように構成された垂直走査回路
の動作を、図３に示したタイミング図に基づいて説明す
る。この垂直走査回路においては、１垂直走査期間中
に、駆動パルスφ_V１周期分“Ｈ”レベルとなる２個の
パルスをシフトレジスタ10のスタートパルスφ_VSTとし
て、シフトレジスタ10中をシフト動作させる。ここで２
個の“Ｈ”レベルとなるパルスは、一方がリセットのタ
イミング、他方が読み出しのタイミングに対応する。図
３に示したスタートパルスφ_VSTにおいては、ｔ₀〜ｔ
₁期間“Ｈ”レベルとなるタイミングがリセットに、ｔ
₆〜ｔ₇期間“Ｈ”レベルとなるタイミングが読み出し
にそれぞれ対応する。【００１６】このようなスタートパルスφ_VSTを入力す
ると、シフトレジスタ10の各シフトレジスタユニット10
-0，10-1，10-2，・・・の出力端子11-0，11-1，11-2，・・
・には、それぞれ図３において、これらの出力端子と同
じ符号11-0，11-1，11-2，・・・で示されるパルスが出力
される。コントロールパルスＣＯＮＴは、読み出し・リ
セット識別回路12中のコントロール信号ＣＯＮＴのレベ
ルが“Ｌ”レベルの時はリセット、“Ｈ”レベルの時は
読み出しと認識されるようにしており、読み出し・リセ
ット識別回路12中のコントロール信号ＣＯＮＴは、シフ
トレジスタ10の出力によりシフトされるため、インバー
タ15-1，15-2，15-3，・・・の出力は、それぞれ図３にお
いて、インバータと同じ符号15-1，15-2，15-3，・・・で
示される信号のようになる。【００１７】したがって、組み合わせ回路16におけるリ
セットのタイミング信号発生用２入力ＡＮＤ17-1，17-
2，17-3の出力は、それぞれｔ₂〜ｔ₃，ｔ₃〜ｔ₄，
ｔ₄〜ｔ₅の期間“Ｈ”レベルとなるリセット信号19-
1，19-2，19-3を発生する。また読み出しのタイミング
信号発生用２入力ＡＮＤ18-1，18-2，18-3の出力は、そ
れぞれｔ₈〜ｔ₉，ｔ₉〜ｔ₁₀，ｔ₁₀〜ｔ₁₁の期間
“Ｈ”レベルとなる読み出し信号20-1，20-2，20-3を発
生する。そして、これらのリセット信号19-1，19-2，・・
・及び読み出し信号20-1，20-2，・・・を受光部の行選択
線に与えることにより、画素行を順次選択し、各画素の
リセット及び読み出し動作を行わせる。【００１８】以上説明したように、図２に示した構成の
垂直走査回路によれば、リセット信号及び読み出し信号
のパルスの位相差に相当する光蓄積時間をもつシャッタ
ー動作を行わせることができ、Ｘ−Ｙアドレス方式で信
号を読み出す固体撮像素子に適用できる。【００１９】なお、上記第１実施例では、シフトレジス
タにおいて、駆動パルス１周期分“Ｈ”レベルであるパ
ルスを情報の伝達に用いたものを示したが、勿論“Ｌ”
レベルの部分を情報伝達に使うことも可能であり、また
コントロール信号についても、読み出し・リセット識別
の情報伝達レベルは、上記実施例と異ならせることが可
能なことは明らかである。【００２０】図４は、図２に示した第１実施例の垂直走
査回路の変形例を示す回路構成図で、図２に示した垂直
走査回路と同一又は対応する部材には同一符号を付して
示している。この変形例は、読み出し・リセット識別回
路12のコントロール信号ＣＯＮＴのシフト動作を間引く
ように構成したもので、素子数を減らすことが可能とな
るものである。この変形例では、コントロール信号ＣＯ
ＮＴのシフト動作は、２段ずつとしたものを示したが、
更にシフト動作を間引くように構成することも可能であ
る。【００２１】次に、第２の具体的な実施例として、本発
明を増幅型光電変換素子であるＣＭＤ（Charge Modulat
ion Device）を受光素子として用いた固体撮像素子に適
用した場合の垂直走査回路について説明する。ＣＭＤ受
光素子から映像信号を出力させる場合、２次元アレイ状
に配列されたＣＭＤ受光素子の各行の共通ゲートライン
に印加する信号としては、図５に示すように、蓄積電圧
Ｖ_INT，オーバーフロー電圧Ｖ_OF，読み出し電圧Ｖ_RD及
びリセット電圧Ｖ_RSTの４つの電圧を時系列に組み合わ
せたパルスφ_G1，φ_G2，・・・が必要とされる。【００２２】次に、まず、このような４つの電圧を時系
列に組み合わせたゲート印加信号を用いた最も一般的な
読み出し方式の場合について説明する。非選択行におい
ては、映像信号の水平有効期間中は蓄積電圧Ｖ_INT、水
平帰線期間中はオーバーフロー電圧Ｖ_OFとなり、また選
択行においては、映像信号の水平有効期間中は読み出し
電圧Ｖ_RD、水平帰線期間中はリセット電圧Ｖ_RSTが必要
とされている。このような信号をＣＭＤ受光素子のゲー
トに印加するためには、選択／非選択の２値の論理出力
が各走査段から得られる構成の回路と、レベルミックス
回路とを備えた垂直走査回路が用いられる。【００２３】レベルミックス回路としては、図６に示す
ような構成のものがある。図６において、クロックＶ
_CK1の“Ｌ”レベルが映像信号の水平有効期間に、
“Ｈ”レベルが水平帰線期間に対応している。またＲＤ
／ＲＳ信号は、クロックＶ_CK1のレベルが“Ｈ”の期間
はリセット電圧Ｖ_RSTに、“Ｌ”の期間は読み出し電圧
Ｖ_RDとなる信号である。【００２４】図７は、図６に示したレベルミックス回路
の動作タイミングを示す図である。Ｓは選択／非選択信
号であり、“Ｌ”レベルが選択、“Ｈ”レベルが非選択
となる。選択／非選択信号Ｓが“Ｌ”レベルの期間に
は、出力に読み出し電圧Ｖ_RD又はリセット電圧Ｖ_RSTが
現れ、一方、選択／非選択信号Ｓが“Ｈ”レベルの期間
には、出力にオーバーフロー電圧Ｖ_OF又は蓄積電圧Ｖ
_INTが現れ、４値のレベルのゲートライン印加信号Ｇが
得られる。このゲートライン印加信号ＧがＣＭＤ受光素
子の共通のゲートラインに印加されると、その行の光蓄
積期間は、図７において、ｔ₁〜ｔ₂の期間となる。し
たがって、レベルミックス回路に入力される選択／非選
択信号Ｓのタイミングを制御することにより、可変シャ
ッター動作を実現することができる。【００２５】図８は、第２の具体的な実施例の垂直走査
回路を示す回路構成図である。図８において、100 は垂
直走査回路に用いられるシフトレジスタで、100-0 ，10
0-1，100-2 ，・・・はシフトレジスタ100 を構成してい
る各段のシフトレジスタユニットである。このシフトレ
ジスタ100 は、水平走査期間を１周期とする駆動パルス
φ_Vによりスタートパルスφ_VSTをシフトする機能を有
している。110 はシフトレジスタ100 の出力によりシフ
トするコントロール信号ＣＯＮＴを用いて、読み出し・
リセットのタイミングを識別する回路で、各シフトレジ
スタユニット100-0 ，100-1 ，100-2 ，・・・に対応する
識別回路110 の各段は、コントロール信号ＣＯＮＴをシ
フトするために、トランスファゲート130-1 ，130-2 ，
130-3 ，・・・と、２個のインバータ140-1 ，140-2 ，14
0-3 ，・・・及び150-1 ，150-2 ，150-3 ，・・・とを備
え、更に画素としてＣＭＤ受光素子を用いた場合、前述
したとおり読み出し動作とリセット動作の行われる期間
が１水平走査期間内で異なるため、コントロール信号Ｃ
ＯＮＴのレベルにより読み出しの期間を与えるクロック
φ_RDと、リセットの期間を与えるクロックφ_RSを切り換
え出力するトランスファゲート160-1 ，160-2 ，160-3
，・・・及び170-1 ，170-2 ，170-3 ，・・・とを備えて
構成されている。なお、この実施例では、コントロール
信号ＣＯＮＴをシフトさせるためのトランスファゲート
に、図２に示した第１実施例と異なりＣＭＯＳスイッチ
を用いているが、勿論第１実施例と同様に構成すること
は可能であり、またクロックφ_RDとφ_RSの切り換えのた
めのトランスファゲートにおいても同様である。【００２６】120 は、シフトレジスタ100 の出力と、読
み出し・リセット識別回路110 の出力を組み合わせる回
路であり、該組み合わせ回路120 の各段は、シフトレジ
スタ100 の出力及び読み出し・リセット識別回路110 の
出力が入力される２入力ＮＡＮＤ180-1 ，180-2 ，180-
3 ，・・・で構成されている。そして該組み合わせ回路12
0 の出力は、前述したレベルミックス回路ＬＭに入力さ
れ、出力信号Ｇ₁，Ｇ₂，Ｇ₃，・・・を得るように構成
されている。【００２７】図９は、図８に示した垂直走査回路の動作
を説明するためのタイミングチャートである。φ_VSTは
シフトレジスタ100 のスタートパルスで、リセット及び
読み出し動作に対応するタイミングで“Ｈ”レベルとな
っている。コントロール信号ＣＯＮＴは、リセットを
“Ｌ”レベルで、読み出しを“Ｈ”レベルで認識するよ
うにしている。φ_RDは、ＣＭＤを受光素子とした場合、
読み出し動作が行われる水平有効期間中“Ｈ”レベルと
なるクロックであり、φ_RSはリセット動作が行われる水
平帰線期間中“Ｈ”レベルとなるクロックである。
Ｓ₀，Ｓ₁，Ｓ₂，Ｓ₃は、図８に示したシフトレジス
タ100 の各段のシフトレジスタユニット100-0，100-1
，100-2 ，100-3 の出力である。Ｃ₁，Ｃ₂，Ｃ
₃は、図８に示した読み出し・リセット識別回路110 中
をシフトレジスタ100 の出力でシフトするコントロール
信号である。Ｄ₁，Ｄ₂，Ｄ₃は、前記読み出し・リセ
ット識別回路110 の出力であり、該出力Ｄ₁，Ｄ₂，Ｄ
₃は、それぞれ読み出し・リセット識別回路110 中をシ
フトするコントロール信号Ｃ₁，Ｃ₂，Ｃ₃が“Ｈ”レ
ベルの時はクロックφ_RDが出力され、“Ｌ”レベルの時
はクロックφ_RSが出力される。【００２８】Ｍ₁，Ｍ₂，Ｍ₃は、図８に示した組み合
わせ回路120 の出力であり、リセットのタイミングで
は、ＣＭＤ受光素子のリセット期間である水平帰線期間
のみ順次“Ｌ”レベルとなり、読み出しのタイミングで
は、ＣＭＤ受光素子の読み出し期間である水平有効期間
のみ順次“Ｌ”レベルとなる。Ｇ₁，Ｇ₂，Ｇ₃は、前
記組み合わせ回路120 の出力Ｍ₁，Ｍ₂，Ｍ₃をレベル
ミックス回路ＬＭに入力した時の出力信号であり、ＣＭ
Ｄ受光素子を動作させるため、各行の共通ラインに印加
される４値レベルのゲートライン印加信号となってい
る。【００２９】以上説明したように、図８に示した構成の
第２実施例の垂直走査回路によれば、リセット信号及び
読み出し信号のパルスの位相差に相当する光蓄積時間を
もつシャッター動作を行うことができる。【００３０】なお、上記第２実施例においては、第１実
施例と同様に、シフトレジスタにおいて“Ｈ”レベルの
パルスを情報の伝達に用いたものを示したが、勿論
“Ｌ”レベルの部分を情報伝達に使うことも可能であ
り、コントロール信号についても“Ｈ”レベルで読み出
しと認識し、“Ｌ”レベルでリセットと認識するように
したものを示したが、このレベルは本実施例と異ならせ
ることが可能なことは明らかである。また第１実施例と
同様に、コントロール信号のシフト動作を間引き、素子
数を減らすように構成することも可能である。【００３１】次に、第３の具体的な実施例について説明
する。この実施例は、１行インターレース走査とノンイ
ンターレース走査の切り換えが可能であり、また１行イ
ンターレース走査ではフィールド蓄積とフレーム蓄積と
があるが、いずれの方式も可能に構成した固体撮像素子
に本発明を適用したものである。なお、本実施例におい
ても、受光素子としてＣＭＤを用いた場合の垂直走査回
路について説明する。【００３２】まず本実施例の垂直走査回路に用いるシフ
トレジスタの回路構成を図10に基づいて説明する。この
シフトレジスタは、図10において破線で囲んだクロック
ドインバータ２段によってシフトレジスタの１ユニット
200-0 ，200-1 ，200-2 ，・・・を構成したものであり、
このシフトレジスタをシンボルを用いて示すと、図11の
ように表される。図10，11において、／φ_V2A，／φ
_V1A，／φ_V2B，／φ_V1Bは、それぞれクロック
φ_V2A，φ_V1A，φ_V2B，φ_V1Bの反転クロックを示し
ている。【００３３】図12，13，14に、上記構成のシフトレジス
タの動作を説明するためのタイミングチャートを示す。
このシフトレジスタに用いるクロックは２相であり、図
12，13，14に示すように、この２相クロックを制御する
ことによりシフト動作が変わるようになっている。シフ
トレジスタの初段ユニット200-0 にスタートパルスφ
_VSTが印加されることにより、クロックφ_V1A又はφ
_V1Bの立ち下がりに同期して各シフトレジスタユニット
200-0 ，200-1 ，200-2 ，・・・の出力Ｓ₀，Ｓ₁，
Ｓ₂，・・・が現れる。【００３４】図12においては、クロックφ_V1Aと
φ_V1B、並びにクロックφ_V2Aとφ_V2Bとを同じクロッ
クすることによって、順次シフトした出力Ｓ₀，Ｓ₁，
Ｓ₂，・・・が現れる。図13，14においては、クロックφ
_V1Bとφ_V2B又はクロックφ_V1Aとφ_V2Aを“Ｌ”レベ
ルに固定することによって、それらのクロックが入力さ
れるシフトレジスタユニットの入出力レベルが同じにな
り、図13，14に示すように、２ユニット毎にシフトした
出力が現れる。【００３５】図15は、上記図10，11に示したシフトレジ
スタを用いた第３実施例の垂直走査回路を示す回路構成
図である。図15において、200 は水平走査期間を１周期
とする駆動パルスによりパルスをシフトする図10，11に
示した構成のシフトレジスタであり、前述したように、
駆動パルスを制御することにより、シフト動作を変える
ことができる。210 は、シフトレジスタ200 の出力によ
りシフトするコントロール信号ＣＯＮＴを用いて、読み
出し・リセットのタイミングを識別する回路であり、コ
ントロール信号ＣＯＮＴをシフトさせるためのトランス
ファゲートと２個のインバータを、図４に示した第１実
施例の変形例と同様に、２段毎に設け、素子数を減らし
ている。また、画素としてＣＭＤ受光素子を用いた場合
に、１水平走査期間中の読み出し及びリセットの期間を
与えるクロックラインを２系統ずつとし、それぞれクロ
ックφ_RDA，φ_RDBと、クロックφ_RSA，φ_RSBを印加
するようになっている。【００３６】クロックφ_RDA，φ_RSAが印加されるライ
ンは、コントロール信号ＣＯＮＴのレベルにより出力を
切り換える奇数段のトランスファゲートに接続されてい
る。一方、クロックφ_RDB，φ_RSBが印加されるライン
は、偶数段のトランスファゲートに接続されている。し
たがって、コントロール信号ＣＯＮＴにより読み出しの
タイミングと認識された時は、奇数段ではクロックφ
_RDAが、偶数段ではクロックφ_RDBが出力に現れ、リセ
ットのタイミングと認識された時は、奇数段ではクロッ
クφ_RSAが、偶数段ではクロックφ_RSBがそれぞれ出力
に現れる。【００３７】220 は、シフトレジスタ200 の出力と読み
出し・リセット識別回路210 の出力を組み合わせる回路
であり、それぞれの出力が入力される２入力ＮＡＮＤに
より構成されている。この２入力ＮＡＮＤの出力が入力
されるＬＭは、第２実施例と同様の構成のレベルミック
ス回路である。【００３８】次に、このように構成した垂直走査回路の
動作について説明する。ノンインターレース走査の場合
は、図８に示した第２実施例と同じ動作を行えばよい。
したがって、シフトレジスタ200 は、図12に示したよう
に、クロックφ_V1Aとφ_V1B、及びクロックφ_V2Aとφ
_V2Bを同一とし、各段のシフトレジスタユニットからの
出力が順次シフトされるようにする。読み出し・リセッ
ト識別回路210 においては、読み出し期間を与えるクロ
ックφ_RDA，φ_RDBを、第２実施例と同様に、水平有効
期間中“Ｈ”レベルとなるパルスとし、リセット期間を
与えるクロックφ_RSA，φ_RSBを、水平帰線期間中
“Ｈ”レベルとなるパルスとする。このように設定する
ことにより、図15に示した垂直走査回路は、図８に示し
た第２実施例と同じ動作を行い、ノンインターレース走
査が行われる。【００３９】次に、１行インターレース走査について、
図16のタイミングチャートに基づいて説明する。１行イ
ンターレース走査は、一方のフィールドで奇数行の画素
信号を読み出し、他方のフィールドで偶数行の画素信号
を読み出し、１フレームを構成する走査方法である。図
16においては、奇数行の信号が読み出されるフィールド
をＡフィールド、偶数行の信号が読み出されるフィール
ドをＢフィールドとしている。またＡフィールドで読み
出される信号の光蓄積時間を決めるリセットタイミング
のスタートパルスから、Ｂフィールドで読み出される信
号の光蓄積時間を決めるリセットタイミングのスタート
パルスまでをＲＳＡフィールドとし、Ｂフィールドで読
み出される信号の光蓄積時間を決めるリセットタイミン
グのスタートパルスから、Ａフィールドで読み出される
信号の光蓄積時間を決めるリセットタイミングのスター
トパルスまでをＲＳＢフィールドとしている。【００４０】φ_VSTはシフトレジスタ200 のスタートパ
ルスで、読み出し及びリセットに対応するタイミングで
“Ｈ”レベルとなる。コントロール信号ＣＯＮＴは、読
み出しを“Ｈ”レベルで認識し、リセットを“Ｌ”レベ
ルで認識するようにしている。クロックφ_RDAは、Ａフ
ィールドでＣＭＤ受光素子の読み出し期間となる水平有
効期間中“Ｈ”レベルとなるクロック信号とし、Ｂフィ
ールドでは常時“Ｌ”レベルとする。クロックφ
_RDBは、Ｂフィールドでクロックφ_RDAのＡフィールド
と同様のクロック信号とし、Ａフィールドでは常時
“Ｌ”レベルとする。クロックφ_RSAは、ＲＳＡフィー
ルドでＣＭＤ受光素子のリセット期間となる水平帰線期
間中“Ｈ”レベルとなるとなるクロック信号とし、ＲＳ
Ｂフィールドでは常時“Ｌ”レベルとする。クロックφ
_RSBは、ＲＳＢフィールドで、クロックφ_RSAのＲＳＡ
フィールドと同様のクロック信号とし、ＲＳＡフィール
ドでは常時“Ｌ”レベルとする。【００４１】Ｓ₀〜Ｓ₄は、シフトレジスタ200 の出力
であり、ここでは、シフトレジスタ200 の駆動パルスを
図14に示したと同様に、クロックφ_V1Bとφ_V2Bはクロ
ック信号とし、クロックφ_V1Aとφ_V2Aは常時“Ｌ”レ
ベルとして、シフトレジスタ出力のＳ₁とＳ₂、Ｓ₃と
Ｓ₄が同じタイミングになるように動作させている。【００４２】Ｍ₁〜Ｍ₄は、組み合わせ回路220 の出力
である。読み出しのタイミングにおいて、読み出し・リ
セット識別回路210 の出力は、奇数段でクロック
φ_RDA、偶数段でクロックφ_RDBとなる。Ａフィールド
においては、φ_RDAはＣＭＤ受光素子の読み出し期間と
なる水平有効期間中“Ｈ”レベルとなるクロックである
ので、組み合わせ回路220 の奇数段の出力Ｍ₁，Ｍ₃，
・・・は、シフトレジスタ200の出力が“Ｈ”レベルとな
る時、水平有効期間に“Ｌ”レベルとなる。一方、φ
_RDBは常時“Ｌ”レベルであるので、組み合わせ回路22
0 の偶数段の出力Ｍ₂，Ｍ₄，・・・は常時“Ｈ”レベル
となる。Ｂフィールドにおいては、φ_RDAは常時“Ｌ”
レベル、φ_RDBはクロック信号であるので、組み合わせ
回路220 の奇数段の出力Ｍ₁，Ｍ₃，・・・は常時“Ｈ”
レベルとなり、偶数段の出力Ｍ₂，Ｍ₄，・・・はシフト
レジスタ出力が“Ｈ”レベルとなる時、水平有効期間に
“Ｌ”レベルとなる。【００４３】一方、リセットのタイミングにおいては、
読み出しのタイミングと同様に、ＲＳＡフィールドで
は、組み合わせ回路220 の奇数段の出力Ｍ₁，Ｍ₃，・・
・が、シフトレジスタ200 の出力が“Ｈ”レベルとなる
時、ＣＭＤ受光素子のリセット期間となる水平帰線期間
に“Ｌ”レベルとなり、偶数段の出力Ｍ₂，Ｍ₄，・・・
は常時“Ｈ”レベルである。一方、ＲＳＢフィールドで
は、奇数段の出力Ｍ₁，Ｍ₃，・・・が常時“Ｈ”レベル
であり、偶数段の出力Ｍ₂，Ｍ₄，・・・は、シフトレジ
スタ200 の出力が“Ｈ”レベルとなる時、水平帰線期間
に“Ｌ”レベルとなる。【００４４】Ｇ₁〜Ｇ₄は、レベルミックス回路ＬＭの
出力であり、前記組み合わせ回路220 の出力Ｍ₁〜Ｍ₄
を入力することにより、ＣＭＤ受光素子を動作させるた
めの４値レベル信号が出力され、各行の共通ラインに印
加される。【００４５】以上説明したように、図15に示した構成の
垂直走査回路によれば、リセット信号及び読み出し信号
のパルスの位相差に相当する光蓄積時間をもつシャッタ
ー動作を行うことができ、クロックを制御することによ
って、１行インターレース走査とノンインターレース走
査とを切り換えることができる。【００４６】なお、上記第３実施例においても、前記第
１及び第２実施例と同様に、“Ｈ”，“Ｌ”の情報レベ
ルは、第３実施例で示したものと異ならせることが可能
であり、またコントロール信号のシフト動作を更に間引
き、素子数を更に減らすことも可能なことは明らかであ
る。また図15に示した垂直走査回路の構成においては、
各段のシフトレジスタユニットの出力負荷が均一ではな
いが、ダミーのトランジスタを設けることにより、出力
負荷を均一にすることができる。【００４７】次に第４の具体的な実施例について説明す
る。この実施例は、標準テレビ方式として一般に用いら
れている２行混合インターレース走査とノンインターレ
ース走査とを切り換え可能にした固体撮像素子に、本発
明を適用したものであり、本実施例においても、受光素
子としてＣＭＤを用いた場合の垂直走査回路について説
明する。図17は、第４実施例の垂直走査回路の回路構成
図である。図17において、300 は、水平走査期間を１周
期とする駆動パルスによりスタートパルスφ_VSTをシフ
トするシフトレジスタであり、図15に示した第３実施例
と同様に、駆動パルスの制御によりシフト動作を変える
ことができるように構成されている。310 は、シフトレ
ジスタ300 の出力によりシフトするコントロール信号Ｃ
ＯＮＴを用いて、読み出し及びリセットを識別する回路
であり、コントロール信号ＣＯＮＴをシフトさせるため
のトランスファゲートと２個のインバータを、２段毎に
設けている。なお、符号ＭＤで示したトランジスタは、
各段のシフトレジスタユニットの出力負荷を均一にする
ために設けたダミー用トランジスタである。また読み出
し・リセット識別回路310 には、画素としてＣＭＤ受光
素子を用いた場合に、コントロール信号ＣＯＮＴのレベ
ルにより、１水平走査期間中の読み出し及びリセットの
期間を与えるクロックを切り換え出力するトランスファ
ゲートを各段に設けている。【００４８】そして読み出しの期間を与えるクロックラ
インは１系統で、全段のトランスファゲートに接続さ
れ、クロックφ_RDが印加されるようになっている。一
方、リセットの期間を与えるクロックラインは４系統
で、それぞれのラインは４段おきにクロックφ_RS1，φ
_RS2，φ_RS3，φ_RS4が印加されるようになっている。
したがって、コントロール信号ＣＯＮＴによって読み出
しのタイミングと認識された時は、各段ともクロックφ
_RDが出力に現れ、リセットのタイミングと認識された時
は、４段おきの１，５，９，・・・段ではクロックφ_RS1
が、２，６，10，・・・段ではクロックφ_RS2が、３，
７，11，・・・段ではクロックφ_RS3が、４，８，12，・・
・段ではクロックφ_RS4が出力に現れるようになってい
る。【００４９】320 は、シフトレジスタ300 の出力と読み
出し・リセット識別回路310 の出力とを組み合わせる回
路であり、該組み合わせ回路320 の各段は、それぞれの
出力が入力される２入力ＮＡＮＤで構成されている。そ
して、この組み合わせ回路320 の出力は、第２実施例と
同様に構成されたレベルミックス回路ＬＭに入力される
ようになっている。【００５０】次に、図17に示した垂直走査回路の動作に
ついて説明する。ノンインターレース走査の場合は、図
15に示した第３実施例と同様に考え、第２実施例と同様
な動作をさせればよい。したがって、シフトレジスタ30
0 は、クロックφ_V1Aとφ_V1B及びクロックφ_V2Aとφ
_V2Bを同一とし、各段のシフトレジスタユニットからの
出力が順次シフトされるようにする。読み出し・リセッ
ト識別回路310 においては、読み出し期間を与えるクロ
ックφ_RDを水平有効期間中“Ｈ”レベルとなるクロック
パルスとし、リセット期間を与えるクロックφ_RS1，φ
_RS2，φ_RS3，φ_RS4を水平帰線期間中“Ｈ”レベルと
なるクロックパルスとする。このように設定することに
より、図17に示した垂直走査回路は、図８に示した第２
実施例と同じ動作をし、ノンインターレース走査が行わ
れる。【００５１】次に、２行混合インターレース走査につい
て、図18に示したタイミングチャートに基づいて説明す
る。このタイミングチャートでは、１，２行、３，４
行、・・・の信号が混合されるフィールドをＡフィールド
とし、２，３行、４，５行、・・・の信号が混合されるフ
ィールドをＢフィールドとしている。また、Ａフィール
ドで読み出される信号の光蓄積時間を決めるリセットタ
イミングのスタートパルスから、Ｂフィールドで読み出
される信号の光蓄積時間を決めるリセットタイミングの
スタートパルスまでをＲＳＡフィールドとし、その逆の
期間をＲＳＢフィールドとしている。【００５２】φ_V1A，φ_V1Bはシフトレジスタ300 の駆
動パルスであり、Ａフィールドでは、φ_V1Bと図18には
示していないがφ_V2Bのみクロック信号とし、φ_V1Aと
同じく図18には示していないがφ_V2Aは常時“Ｌ”レベ
ルとし、一方Ｂフィールドでは、φ_V1Aとφ_V2Aのみク
ロック信号とし、φ_V1Bとφ_V2Bは常時“Ｌ”レベルと
し、フィールド毎にシフトタイミングが変わるようにし
ている。なお、本実施例では、フィールドの切り換わり
時点でもシフト動作がされるように、１周期間のみφ
_V1A，φ_V2Aとφ_V1B，φ_V2Bが重なるように構成され
ている。φ_VSTはスタートパルスで、読み出し及びリセ
ットのタイミングで“Ｈ”レベルとなるパルスである。
この実施例では、リセットのタイミングで“Ｈ”レベル
となる期間は２Ｈとしている。ＣＯＮＴは読み出しとリ
セットのタイミングを識別するコントロール信号で、こ
の実施例では、“Ｈ”レベルが読み出しと認識され、
“Ｌ”レベルがリセットと認識されるようにしている。【００５３】φ_RDは、ＣＭＤ受光素子の読み出し期間と
なる水平有効期間中“Ｈ”レベルとなるパルスである。
φ_RS1，φ_RS2，φ_RS3，φ_RS4は、ＣＭＤ受光素子の
リセット期間となる水平帰線期間中“Ｈ”レベルとなる
２Ｈ周期のパルスで、ＲＳＡフィールドでは、φ_RS1と
φ_RS2及びφ_RS3とφ_RS4とが同一位相になっており、
ＲＳＢフィールドでは、φ_RS1とφ_RS4及びφ_RS2とφ
_RS3とが同一位相になっている。【００５４】Ｓ₀〜Ｓ₄は、シフトレジスタ300 の出力
であり、クロックの制御によりＡフィールドでは、Ｓ₁
とＳ₂、Ｓ₃とＳ₄，・・・が同じタイミングで、Ｂフィ
ールドでは、Ｓ₂とＳ₃、Ｓ₄と図18には図示されてい
ないＳ₅，・・・が同じタイミングとなる。【００５５】Ｍ₁〜Ｍ₄は、組み合わせ回路320 の出力
である。読み出しのタイミングにおいては、シフトレジ
ス出力とクロックφ_RDが共に“Ｈ”レベルとなる期間に
出力が“Ｌ”レベルとなるので、ＡフィールドではＭ₁
とＭ₂、Ｍ₃とＭ₄，・・・という組み合わせで、またＢ
フィールドでは、Ｍ₂とＭ₃、Ｍ₄と図18には図示され
ていないＭ₅，・・・という組み合わせで、順次ＣＭＤ受
光素子の読み出し期間である水平有効期間中“Ｌ”レベ
ルとなる。一方、リセットのタイミングにおいては、シ
フトレジス出力とクロックφ_RS1，φ_RS2，φ_RS3，φ
_RS4のいずれかが共に“Ｈ”レベルとなる期間“Ｌ”レ
ベルとなるので、ＲＳＡフィールドでは、Ｍ₁とＭ₂、
Ｍ₃とＭ₄，・・・という組み合わせで、またＲＳＢフィ
ールドでは、Ｍ₂とＭ₃、Ｍ₄とＭ₅，・・・という組み
合わせで、順次ＣＭＤ受光素子のリセット期間である水
平帰線期間中“Ｌ”レベルとなる。【００５６】Ｇ₁〜Ｇ₅は、レベルミックス回路ＬＭの
出力であり、前記組み合わせ回路320 の出力Ｍ₁，
Ｍ₂，Ｍ₃，・・・をレベルミックス回路ＬＭに入力する
ことにより、ＣＭＤ受光素子を動作させるための４値レ
ベル信号が出力され、各行の共通ラインに印加される。【００５７】以上説明したように、図17に示した構成の
垂直走査回路を用いることにより、リセット信号及び読
み出し信号のパルスの位相差に相当する光蓄積時間をも
つシャッター動作を行わせることができ、クロックを制
御することによって２行混合インターレース走査とノン
インターレース走査とを切り換えることができる。また
２行混合インターレース走査においては、各行の光蓄積
時間がフィールドが異なっても同じであるため、フィー
ルド間の光蓄積時間の違いによるフィールドフリッカが
生じない。【００５８】なお、上記第４実施例においても、前記第
１〜第３実施例と同様に、“Ｈ”，“Ｌ”の情報伝達レ
ベルは、本実施例と異ならせることは可能であり、また
コントロール信号のシフト動作を更に間引き、素子数を
減らすことも可能なことは明らかである。【００５９】また上記第３実施例と第４実施例からわか
るように、読み出し・リセット識別回路中の読み出し及
びリセットの期間を与えるクロックラインを、それぞれ
２系統と４系統とすることにより、クロックの制御のみ
で、ノンインターレース，２行混合インターレース，１
行インターレースの各走査を切り換えることの可能な垂
直走査回路を構成することができる。【００６０】以上実施例に基づいて説明したように、本
発明によれば、単一の垂直走査回路で、位相差を有する
読み出し信号及びリセット信号に同期して画素行を選択
し、信号の読み出し動作及びリセット動作を行う読み出
し信号及びリセット信号を発生するように構成したの
で、簡単な構成でチップ面積の増大の割合を低減しコス
トの増大を抑えた、クロックの制御によりインターレー
ス／ノンインターレース走査切り換え可能なシャッター
機能を有するＸ−Ｙアドレス型の固体撮像素子を提供す
ることができる。

【図面の簡単な説明】【図１】本発明に係る固体撮像素子の基本的な実施例を
示す概念図である。【図２】本発明の第１の具体的な実施例の垂直走査回路
を示す回路構成図である。【図３】図２に示した第１実施例の垂直走査回路の動作
を説明するためのタイミングチャートである。【図４】図２に示した第１実施例の垂直走査回路の変形
例を示す回路構成図である。【図５】ＣＭＤ受光素子を用いた固体撮像素子における
各行の共通ゲートラインに印加する信号を示す図であ
る。【図６】レベルミックス回路の構成例を示す回路構成図
である。【図７】図６に示したレベルミックス回路の動作を説明
するためのタイミングチャートである。【図８】本発明の第２の具体的な実施例の垂直走査回路
を示す回路構成図である。【図９】図８に示した第２実施例の垂直走査回路の動作
を説明するためのタイミングチャートである。【図10】本発明の第３の具体的な実施例の垂直走査回路
に用いるシフトレジスタの構成を示す図である。【図11】図10に示したシフトレジスタをシンボルで示す
図である。【図12】図10，図11に示すシフトレジスタの動作を説明
するためのタイミングチャートである。【図13】図10，図11に示すシフトレジスタの動作を説明
するためのタイミングチャートである。【図14】図10，図11に示すシフトレジスタの動作を説明
するためのタイミングチャートである。【図15】第３実施例の垂直走査回路を示す回路構成図で
ある。【図16】図15に示した第３実施例の垂直走査回路の動作
を説明するためのタイミングチャートである。【図17】本発明の第４の具体的な実施例の垂直走査回路
を示す回路構成図である。【図18】図17に示した第４実施例の垂直走査回路の動作
を説明するためのタイミングチャートである。【図19】従来のシャッター機能を備えた固体撮像素子の
構成例を示すブロック図である。【図20】図19に示した従来の固体撮像素子における垂直
走査回路の出力走査パルスのタイミングを示す図であ
る。【符号の説明】１シフトレジスタ２読み出し・リセット識別手段３組み合わせ手段４垂直走査回路５水平走査回路６受光部

Claims

(57)【特許請求の範囲】【請求項１】光電変換素子を画素として行列状に２次
元に配列した受光部と、該受光部の各画素の光蓄積電荷
信号を順次アドレスして読み出すための水平及び垂直走
査回路とを備えた固体撮像素子において、前記垂直走査
回路を、位相差を有する２個のパルスを入力とし、該パ
ルスを順次シフトして出力させるシフトレジスタ手段
と、該シフトレジスタ手段の出力に同期してシフトされ
るコントロール信号により前記２個のシフトパルスを読
み出し信号あるいはリセット信号のいずれかとして識別
する手段と、前記シフトレジスタ手段及び読み出し・リ
セット識別手段からの出力により前記受光部の対応する
画素行を順次選択する読み出し信号及びリセット信号を
発生する手段とで構成したことを特徴とする固体撮像素
子。