JPH09312806A

JPH09312806A - 固体撮像装置

Info

Publication number: JPH09312806A
Application number: JP8147810A
Authority: JP
Inventors: Yuichi Gomi; 祐一五味
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1996-05-20
Filing date: 1996-05-20
Publication date: 1997-12-02
Anticipated expiration: 2016-05-20
Also published as: JP3791708B2

Abstract

(57)【要約】【課題】画素信号を任意の単位で一括して選択読み出
しできるようにした高フレームレート化の可能な固体撮
像装置を提供する。【解決手段】光電変換素子を２次元に配列した画素ア
レイからなる受光部１と該受光部の画素アレイの各画素
信号を順次アドレスして読み出すための水平及び垂直走
査回路２，３と信号読み出し部４とを備えた固体撮像装
置において、走査回路に用いられるシフトレジスタを、
シフトレジスタ単位ブロック10を多段に縦続接続しクロ
ックにより情報を伝達して行くように構成し、各単位ブ
ロック10を、クロックに従って開閉する第１のシフトス
イッチ11と、該第１のシフトスイッチに対し並列に設け
られた第２のシフトスイッチ12と、第２のシフトスイッ
チの開閉の情報を記憶するメモリ部14と、該メモリの情
報を伝達するスイッチ群13とで構成し、第２のシフトス
イッチの開閉を単位ブロック毎に制御できるように構成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高フレームレー
ト化の可能なＸ−Ｙアドレス型固体撮像装置に関する。

【０００２】

【従来の技術】従来、Ｘ−Ｙアドレス型固体撮像装置に
おいて、高フレームレート化を実現する方法としては、
２次元に配列された画素の信号を個々に全て読み出すの
ではなく、画素信号をある単位ずつ一括して選択する方
法、画素信号をある間隔で間引いて読み出す方法、ある
いはある領域のみ読み出す方法などが知られている。

【０００３】画素信号をある単位ずつ一括して選択する
方法としては、例えば特開昭６３−１２７６５７号に開
示されており、図10はその構成を、図11の（Ａ），
（Ｂ）にその動作を説明するためのタイミングチャート
を示している。図10は、Ｘ−Ｙアドレス型固体撮像装置
の走査回路を示している。図10において、101 と102 は
クロック入力端子であり、クロック入力端子101 にはク
ロックＣＫ１が、クロック入力端子102 にはクロックＣ
Ｋ２が印加される。105 はスタート信号入力端子で、ス
タート信号ＳＴが印加され、103 は走査方法選択信号入
力端子で、選択信号が印加されるようになっている。10
4 と106 は電源入力端子で、107 は選択ゲート群であ
り、クロックＣＫ２と選択信号を入力とする排他的論理
和で構成されている。109 はシフトレジスタであり、単
位シフトレジスタユニット108 の繰り返しから構成され
ている。単位ユニット108 はインバータ２段の直列接続
から成り立っており、各インバータの直前にシフトスイ
ッチ用トランジスタが挿入されている。前後２個あるシ
フトスイッチ用トランジスタの前段のゲートには、クロ
ック信号ＣＫ１が印加されており、後段のゲートにはク
ロック信号ＣＫ２、又はＣＫ２と選択信号からなる排他
的論理和の出力が入力されている。110 〜120 は走査信
号出力端子であり、Ｓ（０）〜Ｓ（３ｎ）が出力される
ようになっている。

【０００４】次に、図11の（Ａ），（Ｂ）を用いて図10
に示した走査回路の動作を説明する。図11において、Ｃ
Ｋ１，ＣＫ２はクロック信号であり、両者は反転の関係
にある。ＳＴはスタート信号であり、Ｓ（０）〜Ｓ（３
ｎ）は走査信号出力である。まず、全画素を読み出す通
常走査について、図11の（Ａ）に示すタイミングチャー
トにより説明する。このモードでは、選択信号は低電位
（以下Ｌと略称する）となっている。したがって、選択
ゲートに用いている排他的論理和の出力は、クロック信
号ＣＫ２と同信号となる。このとき、シフトレジスタ10
9 の各単位ユニット108 の動作は、ＣＫ１が高電位（以
下Ｈと略称する）になったとき、前段の単位ユニットの
信号を取り込み、ＣＫ２がＨとなったときその信号を出
力するため、図11の（Ａ）に示すとおり、ＣＫ２の立ち
上がりに同期してシフトする走査信号出力Ｓ（０）〜Ｓ
（３ｎ）が、各単位ユニットの出力端子110 〜120 に出
力される。

【０００５】図11の（Ｂ）に示す高速走査の場合、選択
信号はＨとなっている。したがって、選択ゲートに用い
ている排他的論理和はインバータとして動作する。それ
ゆえ、排他的論理和で処理されるＣＫ２は、ＣＫ１と同
位相になる。このとき、後段のシフトスイッチ用トラン
ジスタのゲートに直接ＣＫ２が入力されているシフトレ
ジスタの単位ユニット108 の動作は、図11の（Ａ）に示
した場合と同様の動作を行う。一方、後段のシフトスイ
ッチ用トランジスタのゲートに排他的論理和の出力が入
力されているシフトレジスタの単位ユニット108 の動作
は、前後段のシフトスイッチ用トランジスタが同時にオ
ンオフするため、その出力は、前段の単位ユニットの信
号と同じになる。したがって、図10に示した構成の場合
には、図11の（Ｂ）に示すように、Ｓ（０）〜Ｓ（ｎ−
１），Ｓ（ｎ）〜Ｓ（２ｎ−１），Ｓ（２ｎ）〜Ｓ（３
ｎ−１）は同じ出力となり、排他的論理和回路が入力さ
れる単位ユニットを１ブロックとみなし、そのブロック
毎に信号がシフトするため、走査時間が短縮され高フレ
ームレート化が可能となる。

【０００６】また、画素信号をある間隔で間引いて読み
出す方法、あるいはある領域のみを読み出す方法として
は、所望の部分のみ通常のクロックレートで信号を読み
出し、信号を読み出さない不要ラインの選択動作時は、
走査回路のクロックレートを高くするように構成するこ
とが、特開昭６３−１５３９７１号に公報に開示されて
いる。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
方式を用いて高フレームレート化を実現しようとした場
合、特開昭６３−１２７６５７号開示の方法では、走査
回路に用いる単位シフトレジスタの入力クロックを選択
するための排他的論理和等のゲートを、一括して選択す
るユニットに全て設けることになるが、これはレイアウ
ト的に一括して選択するユニット数が決まってしまうこ
とになり、被写体によりフレームレートを最適化するこ
とができないという問題点がある。一方、特開昭６３−
１５３９７１号開示の方法を用いて高フレームレート化
を実現しようとした場合、任意の領域を選択することは
可能であるが、シフトレジスタを駆動するためのクロッ
ク制御が繁雑になり、また不連続の画素信号を読み出す
場合には、信号の出力されない不要期間が生じ、後処理
にも手間がかかってしまうという問題点がある。

【０００８】本発明は、従来の固体撮像装置における上
記問題点を解消するためになされたもので、請求項１記
載の発明は、高フレームレート化を実現するために、２
次元に配列された画素の信号を個々に全て読み出すので
はなく、画素信号をある単位ずつ一括して選択する方法
をとった場合でも、レイアウト的に一括選択する数が決
まってしまうことなく、任意の単位で一括して選択でき
るようにした固体撮像装置を提供することを目的とす
る。また、請求項２記載の発明は、高フレームレート化
を実現するために、２次元に配列された画素の信号を個
々に全て読み出すのではなく、画素信号をある間隔で間
引いて読み出す方法、あるいはある領域のみ読み出す方
法をとった場合でも、高速クロックで駆動することな
く、また不連続の画素信号を読み出す場合でも、信号の
出力されない不要期間を生じさせないようにした固体撮
像装置を提供することを目的とする。また、請求項３及
び４記載の発明は、請求項１又は２記載の固体撮像装置
において、メモリ部の情報制御手段を画素アレイと同一
基板上に形成できるようにすることを目的とする。

【０００９】

【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、図１の概念図に示すよう
に、光電変換素子を２次元に配列した画素アレイからな
る受光部１と、該受光部１の画素アレイの各画素信号を
順次アドレスして読み出すための水平走査回路２及び垂
直走査回路３と、信号読み出し部４とを備えた固体撮像
装置において、上記水平走査回路２及び垂直走査回路３
の少なくとも一方に用いられているシフトレジスタは、
図２の概念図に示すように、シフトレジスタ単位ブロッ
ク10が多段に縦続接続され、クロックにより情報を伝達
していくように構成されており、各シフトレジスタ単位
ブロック10は、クロックに従って開閉する第１のシフト
スイッチ11と、該第１のシフトスイッチ11に対し並列に
設けた第２のシフトスイッチ12と、該第２のシフトスイ
ッチ12の開閉の情報を記憶するメモリ部14と、該メモリ
部14の情報を伝達するスイッチ群13とを備えており、前
記メモリ部14の情報及び前記スイッチ群13により、前記
第２のシフトスイッチ12の開閉を単位ブロック毎に制御
できるように構成するものである。なお図２において、
φＳＴはスタートパルス、φＣＫはシフトクロック、φ
Ｔはスイッチ群13の制御信号を示している。

【００１０】このように構成した走査回路を形成するシ
フトレジスタにおいては、シフトレジスタに入力される
スタートパルスφＳＴは、第２のシフトスイッチ12が非
導通の単位ブロックでは、シフトクロックφＣＫに従い
シフトされ、一方第２のシフトスイッチ12が導通の単位
ブロックでは、シフトクロックφＣＫとは無関係に前段
の単位ブロックのシフト信号と同相となる。したがっ
て、各シフトレジスタ単位ブロック10に設けたメモリ部
14の情報及びスイッチ群13により第２のシフトスイッチ
12の開閉を単位ブロック毎に制御することにより、画素
信号を任意の単位ずつ一括走査することによる高フレー
ムレート化を可能とすることができる。

【００１１】また、請求項２記載の発明は、同様に光電
変換素子を２次元に配列した画素アレイからなる受光部
１と、該受光部１の画素アレイの各画素信号を順次アド
レスして読み出すための水平走査回路２及び垂直走査回
路３と、信号読み出し部４とを備えた固体撮像装置にお
いて、上記水平走査回路２及び垂直走査回路３の少なく
とも一方に用いられているシフトレジスタは、図３の概
念図に示すように、シフトレジスタ単位ブロック10を多
段に縦続接続し、クロックにより情報を伝達していくよ
うに構成されており、各シフトレジスタ単位ブロック10
は、クロックに従って開閉する第１のシフトスイッチ11
と、該第１のシフトスイッチ11に対し並列に設けた第２
のシフトスイッチ12と、該第２のシフトスイッチ12の開
閉の情報を記憶するメモリ部14と、該メモリ部14の情報
を伝達するスイッチ群13と、各単位ブロック10のシフト
信号及び第２のシフトスイッチ12の制御信号を入力とす
る論理ゲート15を備えており、前記メモリ部14の情報及
び前記スイッチ群13により、前記第２のシフトスイッチ
12の開閉を単位ブロック毎に制御できるように構成する
ものである。なお図３において、φＳＴはスタートパル
ス、φＣＫはシフトクロック、φＴはスイッチ群13の制
御信号を示している。

【００１２】このように構成した走査回路を構成するシ
フトレジスタにおいては、シフトレジスタに入力される
スタートパルスφＳＴは、第２のシフトスイッチ12が非
導通の単位ブロックでは、シフトクロックφＣＫに従い
シフトされ、一方第２のシフトスイッチ12が導通の単位
ブロックでは、シフトクロックφＣＫとは無関係に前段
の単位ブロックのシフト信号と同相となる。そして、論
理ゲート15によりこれらのシフト信号と第２のシフトス
イッチ12の制御信号との論理積をとることにより、シフ
トクロックφＣＫに従いシフトされた信号のみを出力す
ることができる。したがって、各シフトレジスタ単位ブ
ロック10に設けたメモリ部14の情報及びスイッチ群13に
より第２のシフトスイッチ12の開閉を単位ブロック毎に
制御することにより、高速クロックで駆動することな
く、また不連続の画素信号を読み出す場合でも、信号の
出力されてい不要期間を生じずに、所望の画素信号のみ
を読み出す選択撮像による高フレームレート化を可能と
することができる。

【００１３】また、請求項３記載の発明は、請求項１又
は２記載の固体撮像装置において、前記第１のシフトス
イッチと同数のクロックに従って開閉する第３のシフト
スイッチを備え、前記各メモリ部と第３のシフトスイッ
チの各出力端子をメモリスイッチを介して１対１に対応
するように接続し、本走査に先立ち第３のシフトスイッ
チを先行走査させて第３のシフトスイッチに入力される
情報をシフトした後、前記メモリスイッチを駆動するこ
とにより前記メモリ部への情報記憶の制御を行うように
構成するものである。このように構成することにより、
メモリ部の制御手段を、シフトレジスタなどと同一のプ
ロセス（ＣＭＯＳ等）を用いたトランジスタで構成する
ことができるので、メモリ部の制御手段を画素アレイと
同一基板上に形成することが可能となり、規模の縮小化
を図ることができる。

【００１４】また、請求項４記載の発明は、請求項１又
は２記載の固体撮像装置において、前記メモリ部と前記
第１のシフトスイッチの出力端子間にメモリスイッチを
設け、本走査に先立つ先行走査において、前記第１のシ
フトスイッチに入力される情報をシフトした後、前記メ
モリスイッチを駆動することにより前記メモリ部への情
報記憶の制御を行うように構成するものである。これに
より、請求項３記載の発明と同様に、メモリ部の制御手
段を画素アレイと同一基板上に形成することが可能とな
り、規模の縮小化を図ることができる。

【００１５】

【発明の実施の形態】

（第１の実施の形態）次に、実施の形態について説明す
る。図４は本発明に係る固体撮像装置の第１の実施の形
態における走査回路部分を示す回路構成図である。この
実施の形態は、請求項１及び３記載の発明に対応するも
ので、走査回路を構成するシフトレジスタを４段の単位
ブロックで構成している場合を示している。図４におい
て、100 はシフトレジスタの単位ブロックを示してお
り、単位ブロック100 は、直列に接続した第１のクロッ
ク型インバータ21及び第２のクロック型インバータ22か
らなる第１シフトレジスタユニット20と、該ユニット20
の第１のクロック型インバータ21におけるクロックによ
り制御されるシフトスイッチに対し並列に設けられた第
２シフトスイッチ23と、インバータ２段の直列接続から
なるメモリ部25と、該メモリ部25の出力端子と第２シフ
トスイッチ23の間に接続された第２シフトスイッチ制御
用スイッチ群24と、直列に接続した第１のクロック型イ
ンバータ31及び第２のクロック型インバータ32から構成
される第２シフトレジスタユニット30と、該第２シフト
レジスタユニット30の第１のクロック型インバータ31の
出力端子と前記メモリ部25の入力端子の間に接続された
メモリ用スイッチ26とで構成されている。

【００１６】そして、第１シフトレジスタユニット20及
び第２シフトレジスタユニット30の第１のクロック型イ
ンバータ21，31には、シフトクロックφＣＫ１及びその
反転クロック／φＣＫ１が印加され、第１シフトレジス
タユニット20及び第２シフトレジスタユニット30の第２
のクロック型インバータ22，32には、シフトクロックφ
ＣＫ２及びその反転クロック／φＣＫ２が印加されてい
る。また、メモリ用スイッチ26は、ｐＭＯＳトランジス
タとｎＭＯＳトランジスタからなるアナログスイッチで
構成されており、メモリパルスφＭ及びその反転クロッ
クである／φＭにより制御される。また、第２シフトス
イッチ制御用スイッチ群24は、ｐＭＯＳトランジスタ及
びｎＭＯＳトランジスタからなるアナログスイッチとｎ
ＭＯＳトランジスタで構成されており、制御パルスφＴ
及びその反転クロックである／φＴにより制御されるよ
うになっている。

【００１７】次に、このように構成されたシフトレジス
タからなる走査回路の動作を、図５に示すタイミングチ
ャートに基づいて説明する。まず本走査に先立つ先行走
査においては、第２シフトレジスタユニット30のスター
トパルスφＳＴ２を、シフトクロックのｎクロック周期
に１周期Ｈとなるパルスとする。図５の図示例では、シ
フトクロック３周期に１周期Ｈとなる場合を示してい
る。時刻ｔ₁において、メモリパルスφＭをＨとして、
第２シフトレジスタユニット30内のノードＳ２（0.5
），Ｓ２（1.5 ），Ｓ２（2.5 ），Ｓ２（3.5 ）の状
態をメモリ部25に記憶する。このとき、第１及び第４の
単位ブロックのメモリ部25の入力端子はＬを、第２及び
第３のブロックのメモリ部25の入力端子はＨを記憶す
る。

【００１８】その後、時刻ｔ₂において制御パルスφＴ
をＨとして、メモリ部25の記憶情報によって第２シフト
スイッチ23を制御した後、時刻ｔ₃においてスタートパ
ルスφＳＴにＨを入力し、本走査を開始する。このとき
第１及び第４の単位ブロックの第２シフトスイッチ23は
非導通、第２及び第３の単位ブロックの第２シフトスイ
ッチ23は導通状態となっている。第２シフトスイッチ23
が非導通状態の単位ブロックでは、シフトクロックに従
ってシフトパルスをシフトするが、第２シフトスイッチ
23が導通状態の単位ブロックでは、前段ブロックの状態
と同じになる。それゆえ、第２及び第３の単位ブロック
の出力ノードＳ（２），Ｓ（３）は、第１の単位ブロッ
クの出力ノードＳ（１）と同相となり、第４の単位ブロ
ックの出力ノードＳ（４）は、第３の単位ブロックの出
力ノードＳ（３）に対し、シフトクロック１周期分シフ
トしたものとなる。

【００１９】以上説明したように、図４に示した構成の
走査回路によれば、各単位ブロック100 に設けたメモリ
部25の情報により、各単位ブロック100 の出力を、前段
ブロックの出力に対し、シフトクロック１周期分シフト
したもの、又は同相とすることができるため、任意の単
位ずつ一括走査することが可能となる。

【００２０】なお、本実施の形態においては、メモリ部
25の記憶機能部分はメモリ部25を構成しているインバー
タのゲート等に寄生する寄生容量である。したがって、
この寄生容量に情報が十分記憶されている間は、本走査
の走査単位が変わらなければ、メモリ部の情報の変更を
する必要はない。また、記憶保持期間を長くするため
に、記憶用の容量素子を設けることもできる。更に本実
施の形態においては、メモリ部25をインバータ２段で構
成したものを示したが、情報を保持できるものであれば
特に構成に制限はない。例えば、メモリ部25をインバー
タ１段で構成することにより、情報を記憶したときと反
転した情報により第２シフトスイッチ23を制御すること
もでき、この場合はメモリ部25の規模を縮小することが
できる。

【００２１】また、本実施の形態においては、シフトレ
ジスタユニットにクロック型インバータを用いた例を示
したが、別の構成のシフトレジスタユニットであっても
構わない。また、本実施の形態においては、各第１シフ
トレジスタユニットに第２シフトスイッチと、その第２
シフトスイッチを制御するための回路を設けたものを示
したが、必ずしも全ユニットに設ける必要はない。

【００２２】（第２の実施の形態）次に、第２の実施の
形態について説明する。この実施の形態は請求項１及び
４記載の発明に対応するもので、第１の実施の形態と異
なる点は、メモリ部への情報記憶のための構成部分で、
より簡単な構成で情報記憶が行えるようにしたものであ
る。図６は本実施の形態の主要部である走査回路の回路
構成図である。本実施の形態では、走査回路を形成する
シフトレジスタを４段の単位ブロックで構成している場
合を示している。図６において、100 はシフトレジスタ
の単位ブロックで、直列に接続した第１のクロック型イ
ンバータ21及び第２のクロック型インバータ22からなる
シフトレジスタユニット20と、該ユニット20の第１のク
ロック型インバータ21におけるクロックにより制御され
るシフトスイッチに対し並列に設けられた第２シフトス
イッチ23と、インバータ２段の直列接続からなるメモリ
部25と、第１のクロック型インバータ21の出力端子とメ
モリ部25の入力端子の間に接続されたメモリ用スイッチ
26と、メモリ部25の出力端子と第２シフトスイッチ23の
間に接続された第２シフトスイッチ制御用スイッチ群24
とで構成されている。

【００２３】そして、第１のクロック型インバータ21に
は、シフトクロックφＣＫ１及びその反転クロック／φ
ＣＫ１が印加され、第２のクロック型インバータ22に
は、シフトクロックφＣＫ２及びその反転クロック／φ
ＣＫ２が印加されている。また、メモリ用スイッチ26
は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタから
なるアナログスイッチで構成されており、メモリパルス
φＭ及びその反転クロックである／φＭにより制御され
る。また、第２シフトスイッチ制御用スイッチ群24は、
ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタからな
るアナログスイッチとｎＭＯＳトランジスタで構成され
ており、制御パルスφＴ及びその反転クロックである／
φＴにより制御されるようになっている。

【００２４】次に、このように構成されたシフトレジス
タの動作を、図７に示したタイミングチャートに基づい
て説明する。まず本走査に先立つ先行走査においては、
スタートパルスφＳＴを第１の実施の形態と同様に、シ
フトクロックのｎクロック周期に１周期、Ｈとなるパル
スとする。図７の図示例では、３周期に１周期Ｈとなる
場合を示している。このとき制御パルスφＴはＬとなっ
ているので、第２シフトスイッチ23は常にオフとなり、
シフトレジスタはシフトクロックに従ってスタートパル
スφＳＴをシフトする。時刻ｔ₁において、メモリパル
スφＭをＨとして、各シフトレジスタユニット20内のノ
ードＳ（0.5 ），Ｓ（1.5 ），Ｓ（2.5），Ｓ（3.5 ）
の状態をメモリ部25に記憶する。このとき、第１及び第
４の単位ブロックのメモリ部25の入力端子はＬを、第２
及び第３の単位ブロックのメモリ部25の入力端子はＨを
記憶する。

【００２５】その後、時刻ｔ₂において制御パルスφＴ
をＨとして、メモリ部25の記憶情報によって第２シフト
スイッチ23を制御した後、時刻ｔ₃においてスタートパ
ルスφＳＴにＨを入力し、本走査を開始する。このと
き、第１及び第４の単位ブロックの第２シフトスイッチ
23は非導通、第２及び第３の単位ブロックの第２シフト
スイッチ23は導通状態となっている。したがって第１の
実施の形態と同様に、第２及び第３の単位ブロックの出
力ノードＳ（２），Ｓ（３）は、第１の単位ブロックの
出力ノードＳ（１）と同相となり、第４の単位ブロック
の出力ノードＳ（４）は、第３の単位ブロックの出力ノ
ードＳ（３）に対し、シフトクロック１周期分シフトし
たものとなる。

【００２６】以上説明したように、図６に示した第２の
実施の形態の走査回路の構成によれば、各単位ブロック
100 に設けたメモリ部25の情報により、各単位ブロック
100の出力を、前段ブロックの出力に対し、シフトクロ
ック１周期分シフトしたもの、又は同相とすることがで
きるため、任意の単位ずつ一括走査することが可能とな
る。なお、本実施の形態においては、メモリ部25の記憶
機能部分はメモリ部25を構成しているインバータのゲー
ト等に寄生する寄生容量であるが、情報を保持できるも
のであれば第１の実施の形態と同様に、特に構成に制限
はない。また、本実施の形態においては、シフトレジス
タユニットにクロック型インバータを用いた例を示した
が、第１の実施の形態と同様に、別の構成のシフトレジ
スタユニットであっても構わない。また、本実施の形態
においては、各シフトレジスタユニットに第２シフトス
イッチと、その第２シフトスイッチを制御するための回
路を設けたものを示したが、第１の実施の形態と同様
に、これらを必ずしも全ユニットに設ける必要はない。

【００２７】（第３の実施の形態）次に、第３の実施の
形態について説明する。この実施の形態は請求項２及び
４記載の発明に対応するもので、図８は本実施の形態の
主要部である走査回路の回路構成図である。本実施の形
態では、走査回路を形成するシフトレジスタを４段の単
位ブロックで構成している場合を示している。図８にお
いて、100 はシフトレジスタの単位ブロックで、該単位
ブロック100 は、直列に接続した第１のクロック型イン
バータ21及び第２のクロック型インバータ22からなるシ
フトレジスタユニット20と、該ユニット20の第１のクロ
ック型インバータ21におけるクロックにより制御される
シフトスイッチに対し並列に設けられた第２シフトスイ
ッチ23と、インバータ２段の直列接続からなるメモリ部
25と、第１のクロック型インバータ21の出力端子とメモ
リ部25の入力端子の間に接続されたメモリ用スイッチ26
と、メモリ部25の出力端子と第２シフトスイッチ23の間
に接続された第２シフトスイッチ制御用スイッチ群24
と、第２のクロック型インバータ22の出力が入力するイ
ンバータ41と該インバータ41の出力及び第２シフトスイ
ッチ23の制御信号を入力とするＮＯＲ回路42とから構成
される論理ゲート40とで構成されている。

【００２８】そして、第１のクロック型インバータ21に
は、シフトクロックφＣＫ１及びその反転クロック／φ
ＣＫ１が印加され、第２のクロック型インバータ22に
は、シフトクロックφＣＫ２及びその反転クロック／φ
ＣＫ２が印加される。また、メモリ用スイッチ26は、ｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタからなるア
ナログスイッチで構成されており、メモリパルスφＭ及
びその反転クロックである／φＭにより制御される。ま
た、第２シフトスイッチ制御用スイッチ群24は、ｐＭＯ
Ｓトランジスタ及びｎＭＯＳトランジスタからなるアナ
ログスイッチとｎＭＯＳトランジスタで構成されてお
り、制御パルスφＴ及びその反転クロックである／φＴ
により制御されるようになっている。

【００２９】次に、このように構成されたシフトレジス
タの動作を、図９に示したタイミングチャートに基づい
て説明する。まず本走査に先立つ先行走査においては、
スタートパルスφＳＴとしてシフトクロックに同期した
Ｈ又はＬ信号をシリアルに入力する。図９の図示例で
は、時系列的にＨＬＬＨなる場合を示している。このと
き制御パルスφＴはＬとなっているので、第２シフトス
イッチ23は常にオフとなり、シフトレジスタはシフトク
ロックに従ってスタートパルスφＳＴをシフトする。時
刻ｔ₁において、メモリパルスφＭをＨとして、各シフ
トレジスタユニット20内のノードＳ（0.5 ），Ｓ（1.5
），Ｓ（2.5 ），Ｓ（3.5 ）の状態をメモリ部25に記
憶する。このとき、第１及び第４の単位ブロックのメモ
リ部25の入力端子はＬを、第２及び第３の単位ブロック
のメモリ部25の入力端子はＨを記憶する。

【００３０】その後、時刻ｔ₂において制御パルスφＴ
をＨとして、メモリ部25の記憶情報によって第２シフト
スイッチ23を制御した後、時刻ｔ₃においてスタートパ
ルスφＳＴにＨを入力し、本走査を開始する。このと
き、第１及び第４の単位ブロックの第２シフトスイッチ
23は非導通、第２及び第３の単位ブロックの第２シフト
スイッチ23は導通状態となっている。したがって第１，
第２の実施の形態と同様に、第２及び第３の単位ブロッ
クのノードＳ（２），Ｓ（３）は、第１の単位ブロック
のノードＳ（１）と同相となり、第４の単位ブロックの
ノードＳ（４）は、第３の単位ブロックの出力ノードＳ
（３）に対し、シフトクロック１周期分シフトしたもの
となる。そして、これらのノードＳ（１）〜Ｓ（４）
出力と第２シフトスイッチ23の制御信号の論理積出力ノ
ードＳｆ（１）〜Ｓｆ（４）は、第２シフトスイッチ
23の制御信号がＬの単位ブロックのみノードＳ（１）〜
Ｓ（４）出力と同相となり、その他はＬとなる。

【００３１】以上説明したように、図８に示した第３の
実施の形態の走査回路の構成によれば、各単位ブロック
100 に設けたメモリ部25の情報により、所望のシフトレ
ジスタ単位ブロックのみ、シフトクロックに同期して順
次出力することができる。したがって、任意間隔の間引
き走査及び任意領域の走査が可能となる。

【００３２】なお、本実施の形態においては、メモリ部
への情報記憶のための構成として、第２の実施の形態と
同様な構成を示したが、第１の実施の形態と同様な手段
を用いて構成することも可能である。メモリ部の記憶機
能部分はメモリ部を構成しているインバータのゲート等
に寄生する寄生容量であるが、情報を保持できるもので
あれば第１及び第２の実施の形態と同様に、特にその構
成に制限はない。また、本実施の形態においては、シフ
トレジスタユニットをクロック型インバータを用いて構
成したものを示したが、第１及び第２の実施の形態と同
様に、別の構成のシフトレジスタユニットであっても構
わない。また、本実施の形態においては、各シフトレジ
スタユニットに第２シフトスイッチと、その第２シフト
スイッチを制御するための回路を設けたものを示した
が、第１及び第２の実施の形態と同様に、これらを必ず
しも全ユニットに設ける必要はない。また、本実施の形
態においては、論理ゲートをインバータとＮＯＲ回路と
で構成したものを示したが、別の構成であっても構わな
い。

【００３３】

【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１記載の発明によれば、２次元に配列された
画素アレイの画素信号を任意の単位ずつ一括して選択走
査することができ、高フレームレート化が可能な固体撮
像装置を実現することができる。また、請求項２記載の
発明によれば、高速クロックで駆動することなく、２次
元に配列された画素アレイの画素信号を任意間隔で間引
いて読み出すこと、又は任意の領域のみを読み出すこと
ができ、高フレームレート化が可能な固体撮像装置を実
現することができる。また、請求項３及び４記載の発明
によれば、請求項１又は２記載の発明におけるメモリ部
の制御手段を、画素アレイと同一基板上に形成すること
が可能となり、規模の縮小化を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る固体撮像装置全体の概略構成を示
す概念図である。

【図２】請求項１記載の発明に係る固体撮像装置におけ
る走査回路を説明するための概念図である。

【図３】請求項２記載の発明に係る固体撮像装置におけ
る走査回路を説明するための概念図である。

【図４】本発明に係る固体撮像装置の第１の実施の形態
における走査回路の構成を示す回路構成図である。

【図５】図４に示した走査回路の動作を説明するための
タイミングチャートである。

【図６】本発明の第２の実施の形態における走査回路の
構成を示す回路構成図である。

【図７】図６に示した走査回路の動作を説明するための
タイミングチャートである。

【図８】本発明の第３の実施の形態における走査回路の
構成を示す回路構成図である。

【図９】図８に示した走査回路の動作を説明するための
タイミングチャートである。

【図10】従来の固体撮像装置の走査回路を構成するシフ
トレジスタの構成例を示す図である。

【図11】図10に示したシフトレジスタの動作を説明する
ためのタイミングチャートである。

【符号の説明】

１受光部２水平走査回路３垂直走査回路４信号読み出し部 10 シフトレジスタ単位ブロック 11 第１のシフトスイッチ 12 第２のシフトスイッチ 13 スイッチ群 14 メモリ部 15 論理ゲート 20 第１シフトレジスタユニット 21 第１のクロック型インバータ 22 第２のクロック型インバータ 23 第２シフトスイッチ 24 第２シフトスイッチ制御用スイッチ群 25 メモリ部 26 メモリ用スイッチ 30 第２シフトレジスタユニット 31 第２シフトレジスタユニットの第１のクロック型イ
ンバータ 32 第２シフトレジスタユニットの第２のクロック型イ
ンバータ 100 シフトレジスタ単位ブロック

Claims

【特許請求の範囲】

【請求項１】光電変換素子を２次元に配列した画素ア
レイからなる受光部と該受光部の画素アレイの各画素信
号を順次アドレスして読み出すための水平及び垂直走査
回路と信号読み出し部とを備えた固体撮像装置におい
て、少なくとも一方の前記走査回路に用いられるシフト
レジスタは、シフトレジスタ単位ブロックを多段に縦続
接続し、クロックにより情報を伝達していくように構成
されており、各シフトレジスタ単位ブロックは、クロッ
クに従って開閉する第１のシフトスイッチと該第１のシ
フトスイッチに対し並列に設けた第２のシフトスイッチ
と該第２のシフトスイッチの開閉の情報を記憶するメモ
リ部と該メモリ部の情報を伝達するスイッチ群とを備
え、前記メモリ部の情報及び前記スイッチ群により、前
記第２のシフトスイッチの開閉を単位ブロック毎に制御
できるように構成されていることを特徴とする固体撮像
装置。
【請求項２】光電変換素子を２次元に配列した画素ア
レイからなる受光部と該受光部の画素アレイの光蓄積信
号を順次アドレスして読み出すための水平及び垂直走査
回路と信号読み出し部とを備えた固体撮像装置におい
て、少なくとも一方の前記走査回路に用いられるシフト
レジスタは、シフトレジスタ単位ブロックを多段に縦続
接続し、クロックにより情報を伝達していくように構成
されており、各シフトレジスタ単位ブロックは、クロッ
クに従って開閉する第１のシフトスイッチと該第１のシ
フトスイッチに対し並列に設けた第２のシフトスイッチ
と該第２のシフトスイッチの開閉の情報を記憶するメモ
リ部と該メモリ部の情報を伝達するスイッチ群と前記シ
フトレジスタ単位ブロックのシフト信号と第２のシフト
スイッチの制御信号とを入力とする論理ゲートを備え、
前記メモリ部の情報及び前記スイッチ群により、前記第
２のシフトスイッチの開閉を単位ブロック毎に制御でき
るように構成されていることを特徴とする固体撮像装
置。
【請求項３】前記第１のシフトスイッチと同数のクロ
ックに従って開閉する第３のシフトスイッチを備え、前
記各メモリ部と第３のシフトスイッチの各出力端子をメ
モリスイッチを介して１対１に対応するように接続し、
本走査に先立ち第３のシフトスイッチを先行走査させて
第３のシフトスイッチに入力される情報をシフトした
後、前記メモリスイッチを駆動することにより前記メモ
リ部への情報記憶の制御を行うように構成したことを特
徴とする請求項１又は２記載の固体撮像装置。
【請求項４】前記メモリ部と前記第１のシフトスイッ
チの出力端子間にメモリスイッチを設け、本走査に先立
つ先行走査において、前記第１のシフトスイッチに入力
される情報をシフトした後、前記メモリスイッチを駆動
することにより前記メモリ部への情報記憶の制御を行う
ように構成したことを特徴とする請求項１又は２記載の
固体撮像装置。