JPH06338198A - リセット機能付きシフトレジスタ - Google Patents
リセット機能付きシフトレジスタInfo
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- JPH06338198A JPH06338198A JP5145474A JP14547493A JPH06338198A JP H06338198 A JPH06338198 A JP H06338198A JP 5145474 A JP5145474 A JP 5145474A JP 14547493 A JP14547493 A JP 14547493A JP H06338198 A JPH06338198 A JP H06338198A
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- Shift Register Type Memory (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 瞬時にリセットすることの可能なリセット機
能付きシフトレジスタを提供する。 【構成】 情報を蓄積する容量１と、該容量１に蓄積し
た情報を伝達するクロックに従って開閉する伝達スイッ
チ２とからなるシフトレジスタユニット３を多段に縦続
接続してなるシフトレジスタにおいて、前記各シフトレ
ジスタユニット３にリセットスイッチ４を設け、前記容
量１に蓄積された情報をリセットするようにしてリセッ
ト機能付きシフトレジスタを構成する。
能付きシフトレジスタを提供する。 【構成】 情報を蓄積する容量１と、該容量１に蓄積し
た情報を伝達するクロックに従って開閉する伝達スイッ
チ２とからなるシフトレジスタユニット３を多段に縦続
接続してなるシフトレジスタにおいて、前記各シフトレ
ジスタユニット３にリセットスイッチ４を設け、前記容
量１に蓄積された情報をリセットするようにしてリセッ
ト機能付きシフトレジスタを構成する。
Description
【０００１】
【産業上の利用分野】この発明は、シフトレジスタに関
し、特に走査パルス発生回路等に用いられるリセット機
能付きシフトレジスタに関する。
し、特に走査パルス発生回路等に用いられるリセット機
能付きシフトレジスタに関する。
【０００２】
【従来の技術】従来、固体撮像装置等を駆動するための
走査回路の一つとして、クロック型インバータを直列に
接続したクロック型ＣＭＯＳシフトレジスタを利用した
ものが知られている。かかるシフトレジスタの構成例を
図11に示す。図11において、101 は第１のクロック型イ
ンバータ、102 は第２のクロック型インバータであり、
第１及び第２のクロック型インバータ101 ，102 を直列
に接続してシフトレジスタユニット103 を構成し、多数
のシフトレジスタユニット103 を縦続接続してシフトレ
ジスタを構成している。そして各シフトレジスタユニッ
ト103 では、入力信号φSTをクロックパルスφ1 ，φ2
のタイミングに従って反転し、多段に構成することによ
りシフトレジスタの機能をもたせている。
走査回路の一つとして、クロック型インバータを直列に
接続したクロック型ＣＭＯＳシフトレジスタを利用した
ものが知られている。かかるシフトレジスタの構成例を
図11に示す。図11において、101 は第１のクロック型イ
ンバータ、102 は第２のクロック型インバータであり、
第１及び第２のクロック型インバータ101 ，102 を直列
に接続してシフトレジスタユニット103 を構成し、多数
のシフトレジスタユニット103 を縦続接続してシフトレ
ジスタを構成している。そして各シフトレジスタユニッ
ト103 では、入力信号φSTをクロックパルスφ1 ，φ2
のタイミングに従って反転し、多段に構成することによ
りシフトレジスタの機能をもたせている。
【０００３】このように構成したシフトレジスタにおい
て、走査の途中でリセットするためには、クロック型イ
ンバータのクロックが入力される端子に、クロック型イ
ンバータが通常のインバータと同様の機能をもつインバ
ータとなるような電位を加えることにより実現すること
ができる。
て、走査の途中でリセットするためには、クロック型イ
ンバータのクロックが入力される端子に、クロック型イ
ンバータが通常のインバータと同様の機能をもつインバ
ータとなるような電位を加えることにより実現すること
ができる。
【０００４】
【発明が解決しようとする課題】ところで、上記のよう
な方法で、上記構成のシフトレジスタのリセットを行う
場合、シフトレジスタが多段のシフトレジスタユニット
で構成されていると、シフトレジスタユニット全段をリ
セットするには、シフトレジスタユニットの伝播遅延時
間の段数倍の時間が必要となる。例えば、シフトレジス
タユニット１段の伝播遅延時間が５ｎｓであり、シフト
レジスタユニット1000段でシフトレジスタを構成してい
る場合、全段のシフトレジスタユニットをリセットする
には５μｓ必要とする。したがって、走査回路に多段の
シフトレジスタユニットで構成したシフトレジスタを用
いている場合には、伝播遅延時間が大きくなり、情報の
伝播を高速に行うことは難しく、走査回路を短時間のう
ちにリセットすることは困難である。
な方法で、上記構成のシフトレジスタのリセットを行う
場合、シフトレジスタが多段のシフトレジスタユニット
で構成されていると、シフトレジスタユニット全段をリ
セットするには、シフトレジスタユニットの伝播遅延時
間の段数倍の時間が必要となる。例えば、シフトレジス
タユニット１段の伝播遅延時間が５ｎｓであり、シフト
レジスタユニット1000段でシフトレジスタを構成してい
る場合、全段のシフトレジスタユニットをリセットする
には５μｓ必要とする。したがって、走査回路に多段の
シフトレジスタユニットで構成したシフトレジスタを用
いている場合には、伝播遅延時間が大きくなり、情報の
伝播を高速に行うことは難しく、走査回路を短時間のう
ちにリセットすることは困難である。
【０００５】本発明は、従来のシフトレジスタにおける
上記問題点を解消するためになされたもので、瞬時にリ
セットすることの可能なリセット機能付きシフトレジス
タを提供することを目的とする。
上記問題点を解消するためになされたもので、瞬時にリ
セットすることの可能なリセット機能付きシフトレジス
タを提供することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するために、本発明は、図１の概念図に示すように、
情報を蓄積する容量１と、該容量１に蓄積した情報を伝
達するクロックに従って開閉する伝達スイッチ２とから
なるシフトレジスタユニット３を多段に縦続接続してな
るシフトレジスタにおいて、前記各シフトレジスタユニ
ット３にリセットスイッチ４を設け、前記容量１に蓄積
された情報をリセットするようにしてリセット機能付き
シフトレジスタを構成するものである。なお図１におい
て、φCKはシフトクロック、φR はリセット信号、ＶRS
はリセット電源を示している。
決するために、本発明は、図１の概念図に示すように、
情報を蓄積する容量１と、該容量１に蓄積した情報を伝
達するクロックに従って開閉する伝達スイッチ２とから
なるシフトレジスタユニット３を多段に縦続接続してな
るシフトレジスタにおいて、前記各シフトレジスタユニ
ット３にリセットスイッチ４を設け、前記容量１に蓄積
された情報をリセットするようにしてリセット機能付き
シフトレジスタを構成するものである。なお図１におい
て、φCKはシフトクロック、φR はリセット信号、ＶRS
はリセット電源を示している。
【０００７】このように構成したリセット機能付きシフ
トレジスタにおいては、シフトレジスタを構成する各シ
フトレジスタユニット３にそれぞれリセットスイッチ４
を設けているので、このリセットスイッチ４を一斉に動
作させることにより、瞬時に全段のシフトレジスタユニ
ット３内の容量１に蓄積された情報をリセットすること
が可能となる。
トレジスタにおいては、シフトレジスタを構成する各シ
フトレジスタユニット３にそれぞれリセットスイッチ４
を設けているので、このリセットスイッチ４を一斉に動
作させることにより、瞬時に全段のシフトレジスタユニ
ット３内の容量１に蓄積された情報をリセットすること
が可能となる。
【０００８】
【実施例】次に実施例について説明する。図２は、本発
明に係るリセット機能付きシフトレジスタの第１実施例
を示す回路構成図である。図２において、11はシフトレ
ジスタユニットで、直列に接続した第１のクロック型イ
ンバータ12及び第２のクロック型インバータ13と、前記
第１のクロック型インバータ12の出力ノードと電源電位
ＶDDの間に接続したＰチャネルＭＯＳトランジスタから
なるリセットトランジスタ14とで構成され、リセットト
ランジスタ14のゲートにはリセット信号φRが印加され
るようになっている。そして、このように構成されたシ
フトレジスタユニット11は多段に縦続接続され、リセッ
ト機能付きシフトレジスタを構成している。なお図２に
おいて、Ｎ0.5 ，Ｎ1.5 ，Ｎ2.5 ，Ｎ3.5 ，・・・ は縦続
接続された各シフトレジスタユニットにおける第１のク
ロック型インバータ12の出力ノードで、Ｎ1 ，Ｎ2 ，Ｎ
3 ，・・・ は同じく各シフトレジスタユニットにおける第
２のクロック型インバータ13の出力ノードを示してい
る。
明に係るリセット機能付きシフトレジスタの第１実施例
を示す回路構成図である。図２において、11はシフトレ
ジスタユニットで、直列に接続した第１のクロック型イ
ンバータ12及び第２のクロック型インバータ13と、前記
第１のクロック型インバータ12の出力ノードと電源電位
ＶDDの間に接続したＰチャネルＭＯＳトランジスタから
なるリセットトランジスタ14とで構成され、リセットト
ランジスタ14のゲートにはリセット信号φRが印加され
るようになっている。そして、このように構成されたシ
フトレジスタユニット11は多段に縦続接続され、リセッ
ト機能付きシフトレジスタを構成している。なお図２に
おいて、Ｎ0.5 ，Ｎ1.5 ，Ｎ2.5 ，Ｎ3.5 ，・・・ は縦続
接続された各シフトレジスタユニットにおける第１のク
ロック型インバータ12の出力ノードで、Ｎ1 ，Ｎ2 ，Ｎ
3 ，・・・ は同じく各シフトレジスタユニットにおける第
２のクロック型インバータ13の出力ノードを示してい
る。
【０００９】次に、このように構成したリセット機能付
きシフトレジスタの動作を、図３に示したタイミングチ
ャートを参照しながら説明する。リセット信号φR がハ
イレベルであると、リセットトランジスタ14は常にオフ
となるので、リセットトランジスタを設けていないシフ
トレジスタと同等の動作をする。スタートパルスφ
STが、クロックφ1 ，φ2 に従って、シフトレジスタ内
をシフトしている最中に、タイミングｔ1 においてリセ
ット信号φR をローレベルにすると、ノードＮ0.5，Ｎ
1.5 ，Ｎ2.5 ，Ｎ3.5 ，・・・ は強制的にハイレベルに固
定される。したがって、それまでシフトレジスタ内をシ
フトしていた情報は、リセットされることになる。
きシフトレジスタの動作を、図３に示したタイミングチ
ャートを参照しながら説明する。リセット信号φR がハ
イレベルであると、リセットトランジスタ14は常にオフ
となるので、リセットトランジスタを設けていないシフ
トレジスタと同等の動作をする。スタートパルスφ
STが、クロックφ1 ，φ2 に従って、シフトレジスタ内
をシフトしている最中に、タイミングｔ1 においてリセ
ット信号φR をローレベルにすると、ノードＮ0.5，Ｎ
1.5 ，Ｎ2.5 ，Ｎ3.5 ，・・・ は強制的にハイレベルに固
定される。したがって、それまでシフトレジスタ内をシ
フトしていた情報は、リセットされることになる。
【００１０】この実施例においては、リセットトランジ
スタ14としてＰチャネルＭＯＳトランジスタを用いたも
のを示したが、ＮチャネルＭＯＳトランジスタをノード
Ｎ0.5 ，Ｎ1.5 ，Ｎ2.5 ，Ｎ3.5 ，・・・ と接地電位ＶSS
との間に接続し、リセット信号φR の論理を逆転するこ
とにより、各ノードの電位が逆になるようにリセット動
作させることができるのは明らかである。またリセット
トランジスタとして、ＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタの両方を準備し、いずれ
かを選択できるように構成すれば、ハイレベルかローレ
ベルかのいずれかに選択的にノードをリセットすること
ができる。
スタ14としてＰチャネルＭＯＳトランジスタを用いたも
のを示したが、ＮチャネルＭＯＳトランジスタをノード
Ｎ0.5 ，Ｎ1.5 ，Ｎ2.5 ，Ｎ3.5 ，・・・ と接地電位ＶSS
との間に接続し、リセット信号φR の論理を逆転するこ
とにより、各ノードの電位が逆になるようにリセット動
作させることができるのは明らかである。またリセット
トランジスタとして、ＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタの両方を準備し、いずれ
かを選択できるように構成すれば、ハイレベルかローレ
ベルかのいずれかに選択的にノードをリセットすること
ができる。
【００１１】上記第１実施例においては、リセットトラ
ンジスタをオンさせるためのリセット信号φR が印加さ
れるタイミングによっては、シフトレジスタ内の情報を
リセットするのに、クロックφ1 の１周期以下の時間の
遅れが生じることがある。その状態を図４のタイミング
チャートを用いて説明する。図４において、リセット信
号φR はクロックφ1 のハイレベルとクロックφ2 のハ
イレベルの間のタイミングｔ2 で、ローレベルとなって
いる。リセット信号φR がローレベルになるのと同時
に、ノードＮ0.5 ，Ｎ1.5 ，Ｎ2.5 ，Ｎ3.5 ，・・・ はハ
イレベルに固定され、それまでの情報はリセットされる
が、ノードＮ1 ，Ｎ2 ，Ｎ3 ，・・・ はクロックφ1 がハ
イレベルになるタイミングｔ3 まで、情報が保存された
状態にある。
ンジスタをオンさせるためのリセット信号φR が印加さ
れるタイミングによっては、シフトレジスタ内の情報を
リセットするのに、クロックφ1 の１周期以下の時間の
遅れが生じることがある。その状態を図４のタイミング
チャートを用いて説明する。図４において、リセット信
号φR はクロックφ1 のハイレベルとクロックφ2 のハ
イレベルの間のタイミングｔ2 で、ローレベルとなって
いる。リセット信号φR がローレベルになるのと同時
に、ノードＮ0.5 ，Ｎ1.5 ，Ｎ2.5 ，Ｎ3.5 ，・・・ はハ
イレベルに固定され、それまでの情報はリセットされる
が、ノードＮ1 ，Ｎ2 ，Ｎ3 ，・・・ はクロックφ1 がハ
イレベルになるタイミングｔ3 まで、情報が保存された
状態にある。
【００１２】次に、このようなリセット操作の時間的な
遅れを防ぐようにした第２実施例について説明する。図
５は、第２実施例を示す回路構成図で、図２に示した第
１実施例と同一又は同一の機能を有する構成要素には同
一符号を付して示している。この実施例においては、図
５に示すように、第１のリセットトランジスタ20を各シ
フトレジスタユニット11を構成する第１のクロック型イ
ンバータ12の出力と電源電位ＶDDの間に接続し、ゲート
にはリセット信号φR を印加するようにし、第２のリセ
ットトランジスタ21を各シフトレジスタユニット11を構
成する第２のクロック型インバータ13の出力と接地電位
ＶSSとの間に接続し、ゲートにはリセット信号／φ
R （リセット信号φR の反転信号）を印加するように構
成している。なお、第１のリセットトランジスタ20はＰ
チャネルＭＯＳトランジスタで、第２のリセットトラン
ジスタ21はＮチャネルＭＯＳトランジスタで構成されて
いる。
遅れを防ぐようにした第２実施例について説明する。図
５は、第２実施例を示す回路構成図で、図２に示した第
１実施例と同一又は同一の機能を有する構成要素には同
一符号を付して示している。この実施例においては、図
５に示すように、第１のリセットトランジスタ20を各シ
フトレジスタユニット11を構成する第１のクロック型イ
ンバータ12の出力と電源電位ＶDDの間に接続し、ゲート
にはリセット信号φR を印加するようにし、第２のリセ
ットトランジスタ21を各シフトレジスタユニット11を構
成する第２のクロック型インバータ13の出力と接地電位
ＶSSとの間に接続し、ゲートにはリセット信号／φ
R （リセット信号φR の反転信号）を印加するように構
成している。なお、第１のリセットトランジスタ20はＰ
チャネルＭＯＳトランジスタで、第２のリセットトラン
ジスタ21はＮチャネルＭＯＳトランジスタで構成されて
いる。
【００１３】このように構成されたリセット機能付きシ
フトレジスタにおいて、図６のタイミングチャートに示
すように、シフトレジスタに貫通電流が流れないような
タイミングで、各リセットトランジスタ20，21をオンさ
せるようなリセット信号φR，／φR を、各リセットト
ランジスタ20，21に印加することにより、シフトレジス
タユニット全段を時間的な遅れなしでリセットすること
ができる。第１のクロック型インバータ12はクロックφ
2 がハイレベルの時、第２のクロック型インバータ13は
クロックφ1 がハイレベルの時に、アクティブとなるの
で、リセット信号φR はクロックφ1 及びφ2 が共にロ
ーレベルである時に、ローレベルとする。
フトレジスタにおいて、図６のタイミングチャートに示
すように、シフトレジスタに貫通電流が流れないような
タイミングで、各リセットトランジスタ20，21をオンさ
せるようなリセット信号φR，／φR を、各リセットト
ランジスタ20，21に印加することにより、シフトレジス
タユニット全段を時間的な遅れなしでリセットすること
ができる。第１のクロック型インバータ12はクロックφ
2 がハイレベルの時、第２のクロック型インバータ13は
クロックφ1 がハイレベルの時に、アクティブとなるの
で、リセット信号φR はクロックφ1 及びφ2 が共にロ
ーレベルである時に、ローレベルとする。
【００１４】図５に示した第２実施例では、第１及び第
２のクロック型インバータ12，13に付加される第１及び
第２のリセットトランジスタ20，21として、Ｐチャネル
ＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタ
をそれぞれ用いたものを示したが、第１及び第２のクロ
ック型インバータ12，13に、それぞれＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタを設
け、選択的にオンさせることができるように構成するこ
とにより、シフトレジスタをリセットする際に、ハイレ
ベルにリセットするかローレベルにリセットするかを選
択することができる。
２のクロック型インバータ12，13に付加される第１及び
第２のリセットトランジスタ20，21として、Ｐチャネル
ＭＯＳトランジスタ又はＮチャネルＭＯＳトランジスタ
をそれぞれ用いたものを示したが、第１及び第２のクロ
ック型インバータ12，13に、それぞれＰチャネルＭＯＳ
トランジスタ及びＮチャネルＭＯＳトランジスタを設
け、選択的にオンさせることができるように構成するこ
とにより、シフトレジスタをリセットする際に、ハイレ
ベルにリセットするかローレベルにリセットするかを選
択することができる。
【００１５】図２に示した第１実施例においては、リセ
ット信号φR をローレベルとすることにより、シフトレ
ジスタの中の情報をリセットする構成のものを示した。
しかし、この第１実施例においては、リセット信号φR
にローレベル、クロックφ2にハイレベルが同時に入力
されると、クロックφ2 が入力されている第１のクロッ
ク型インバータとリセットトランジスタとの間で、貫通
電流が流れることがあるため、リセット信号φR とクロ
ックφ2 の位相管理を厳密に行う必要がある。
ット信号φR をローレベルとすることにより、シフトレ
ジスタの中の情報をリセットする構成のものを示した。
しかし、この第１実施例においては、リセット信号φR
にローレベル、クロックφ2にハイレベルが同時に入力
されると、クロックφ2 が入力されている第１のクロッ
ク型インバータとリセットトランジスタとの間で、貫通
電流が流れることがあるため、リセット信号φR とクロ
ックφ2 の位相管理を厳密に行う必要がある。
【００１６】次に、このような厳密な位相管理を必要と
しないようにした、本発明の第３実施例について説明す
る。図７は、第３実施例を示す回路構成図で、図２に示
した第１実施例と同一又は同一の機能を有する構成要素
には同一符号を付して示している。この実施例において
は、図７に示すように、シフトレジスタユニット11は、
クロック型ＮＡＮＤ30とクロック型インバータ31を直列
に接続し、クロック型ＮＡＮＤ30の２入力のうちの１つ
にリセット信号φR を印加するようにして構成されてい
る。
しないようにした、本発明の第３実施例について説明す
る。図７は、第３実施例を示す回路構成図で、図２に示
した第１実施例と同一又は同一の機能を有する構成要素
には同一符号を付して示している。この実施例において
は、図７に示すように、シフトレジスタユニット11は、
クロック型ＮＡＮＤ30とクロック型インバータ31を直列
に接続し、クロック型ＮＡＮＤ30の２入力のうちの１つ
にリセット信号φR を印加するようにして構成されてい
る。
【００１７】この実施例は、上記のように、通常の２つ
のクロック型インバータを直列に接続して構成したシフ
トレジスタユニットのうち、一方の第１のクロック型イ
ンバータをクロック型ＮＡＮＤに置き換えたものである
が、図８のタイミングチャートに示すように、リセット
信号φR をローレベルとすることにより、クロックφ2
のハイレベルと重なることによる貫通電流の発生の考慮
を要さずに、クロック型ＮＡＮＤの出力をハイレベルに
固定することができる。
のクロック型インバータを直列に接続して構成したシフ
トレジスタユニットのうち、一方の第１のクロック型イ
ンバータをクロック型ＮＡＮＤに置き換えたものである
が、図８のタイミングチャートに示すように、リセット
信号φR をローレベルとすることにより、クロックφ2
のハイレベルと重なることによる貫通電流の発生の考慮
を要さずに、クロック型ＮＡＮＤの出力をハイレベルに
固定することができる。
【００１８】この第３実施例においては、シフトレジス
タユニットをクロック型ＮＡＮＤとクロック型インバー
タの直列接続で構成したものを示したが、クロック型Ｎ
ＡＮＤをクロック型ＮＯＲとすることにより、リセット
時の出力をローレベルとすることができる。また、リセ
ット信号φR がローレベルとなるタイミングとクロック
φ2 がハイレベルとなるタイミングが重ならない場合に
は、図７に示した第３実施例におけるシフトレジスタユ
ニットのクロック型ＮＡＮＤを構成しているトランジス
タＱ１〜Ｑ６の中、トランジスタＱ６を省くこともでき
る。
タユニットをクロック型ＮＡＮＤとクロック型インバー
タの直列接続で構成したものを示したが、クロック型Ｎ
ＡＮＤをクロック型ＮＯＲとすることにより、リセット
時の出力をローレベルとすることができる。また、リセ
ット信号φR がローレベルとなるタイミングとクロック
φ2 がハイレベルとなるタイミングが重ならない場合に
は、図７に示した第３実施例におけるシフトレジスタユ
ニットのクロック型ＮＡＮＤを構成しているトランジス
タＱ１〜Ｑ６の中、トランジスタＱ６を省くこともでき
る。
【００１９】また、上記第３実施例においては、クロッ
ク型ＮＡＮＤとクロック型インバータの直列接続でシフ
トレジスタユニットを構成したものを示したが、シフト
レジスタユニットを２つの直列接続したクロック型ＮＡ
ＮＤ、あるいは２つの直列接続したクロック型ＮＯＲで
構成し、第１のクロック型ＮＡＮＤ及び第２のクロック
型ＮＡＮＤの入力端子の一つをそれぞれ独立に取り出
し、あるいは第１のクロック型ＮＯＲ及び第２のクロッ
ク型ＮＯＲの入力端子の一つをそれぞれ独立に取り出
し、シフトレジスタをリセットするときに、前記入力端
子のいずれかを選択してローレベルあるいはハイレベル
を印加することにより、リセット後のシフトレジスタ全
体の情報をハイレベルとするかローレベルとするかの選
択をすることができる。
ク型ＮＡＮＤとクロック型インバータの直列接続でシフ
トレジスタユニットを構成したものを示したが、シフト
レジスタユニットを２つの直列接続したクロック型ＮＡ
ＮＤ、あるいは２つの直列接続したクロック型ＮＯＲで
構成し、第１のクロック型ＮＡＮＤ及び第２のクロック
型ＮＡＮＤの入力端子の一つをそれぞれ独立に取り出
し、あるいは第１のクロック型ＮＯＲ及び第２のクロッ
ク型ＮＯＲの入力端子の一つをそれぞれ独立に取り出
し、シフトレジスタをリセットするときに、前記入力端
子のいずれかを選択してローレベルあるいはハイレベル
を印加することにより、リセット後のシフトレジスタ全
体の情報をハイレベルとするかローレベルとするかの選
択をすることができる。
【００２０】次に、本発明に係るシフトレジスタをＸＹ
アドレス型固体撮像装置に応用した場合の構成例を、図
９に基づいて説明する。この構成例は４×４画素をもつ
固体撮像装置を示しており、図９において、51は画素、
52は列方向に配列された画素に共通に接続された垂直選
択線、53は行方向に配列された画素に共通に接続された
水平選択線である。54は、本発明によるシフトレジスタ
を備えていて垂直選択線52を選択し、選択画素の信号を
信号出力端子56に出力する選択スイッチを有する水平走
査回路で、55は本発明によるシフトレジスタを備え水平
選択線53を選択する垂直走査回路である。
アドレス型固体撮像装置に応用した場合の構成例を、図
９に基づいて説明する。この構成例は４×４画素をもつ
固体撮像装置を示しており、図９において、51は画素、
52は列方向に配列された画素に共通に接続された垂直選
択線、53は行方向に配列された画素に共通に接続された
水平選択線である。54は、本発明によるシフトレジスタ
を備えていて垂直選択線52を選択し、選択画素の信号を
信号出力端子56に出力する選択スイッチを有する水平走
査回路で、55は本発明によるシフトレジスタを備え水平
選択線53を選択する垂直走査回路である。
【００２１】このように構成したＸＹアドレス型固体撮
像装置においては、通常の走査では、図10の（Ａ）にお
いて斜線を施した部分、すなわち全画素の情報が信号出
力端子56に現れる。水平走査回路54を構成しているシフ
トレジスタを水平方向２画素分の出力を得た後にリセッ
トし、垂直走査回路55を構成しているシフトレジスタを
垂直方向２画素分の出力を得た後にリセットすることに
より、図10の（Ｂ）に示すように、４×４の全画素の
中、２×２画素のみの出力を得ることができる。
像装置においては、通常の走査では、図10の（Ａ）にお
いて斜線を施した部分、すなわち全画素の情報が信号出
力端子56に現れる。水平走査回路54を構成しているシフ
トレジスタを水平方向２画素分の出力を得た後にリセッ
トし、垂直走査回路55を構成しているシフトレジスタを
垂直方向２画素分の出力を得た後にリセットすることに
より、図10の（Ｂ）に示すように、４×４の全画素の
中、２×２画素のみの出力を得ることができる。
【００２２】このように、本発明に係るシフトレジスタ
を用いたＸＹアドレス型固体撮像装置においては、水平
方向又は垂直方向の走査を途中で止めることができ、読
み出し範囲を限定することが可能となり、フレームレー
トを高めることができる。なお上記構成例においては、
本発明によるシフトレジスタを、水平及び垂直の両方の
走査回路に用いたものを示したが、いずれか一方の走査
回路に用いることにより、水平もしくは垂直方向にの
み、走査範囲を限定することができるように構成するこ
とも可能である。
を用いたＸＹアドレス型固体撮像装置においては、水平
方向又は垂直方向の走査を途中で止めることができ、読
み出し範囲を限定することが可能となり、フレームレー
トを高めることができる。なお上記構成例においては、
本発明によるシフトレジスタを、水平及び垂直の両方の
走査回路に用いたものを示したが、いずれか一方の走査
回路に用いることにより、水平もしくは垂直方向にの
み、走査範囲を限定することができるように構成するこ
とも可能である。
【００２３】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、リセット信号を入力することにより多
段構成のシフトレジスタを瞬時にリセットすることが可
能となる。
本発明によれば、リセット信号を入力することにより多
段構成のシフトレジスタを瞬時にリセットすることが可
能となる。
【図１】本発明に係るリセット機能付きシフトレジスタ
を説明するための概念図である。
を説明するための概念図である。
【図２】本発明の第１実施例を示す回路構成図である。
【図３】図２に示した第１実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４】図２に示した第１実施例において、リセット信
号が図３と異なるタイミングでローレベルとなる場合の
動作を説明するためのタイミングチャートである。
号が図３と異なるタイミングでローレベルとなる場合の
動作を説明するためのタイミングチャートである。
【図５】本発明の第２実施例を示す回路構成図である。
【図６】図５に示した第２実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図７】本発明の第３実施例を示す回路構成図である。
【図８】図７に示した第３実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図９】本発明に係るリセット機能付きシフトレジスタ
を用いたＸＹアドレス型固体撮像装置の構成例を示す図
である。
を用いたＸＹアドレス型固体撮像装置の構成例を示す図
である。
【図10】図９に示した固体撮像装置の動作を説明するた
めの図である。
めの図である。
【図11】従来のシフトレジスタの構成例を示す回路構成
図である。
図である。
１ 容量 ２ シフトスイッチ ３ シフトレジスタユニット ４ リセットスイッチ 11 シフトレジスタユニット 12 第１のクロック型インバータ 13 第２のクロック型インバータ 14 リセットトランジスタ 20 第１のリセットトランジスタ 21 第２のリセットトランジスタ 30 クロック型ＮＡＮＤ 31 クロック型インバータ
Claims (8)
- 【請求項１】 情報を蓄積する容量と、該容量に蓄積し
た情報を伝達するクロックに従って開閉する伝達スイッ
チとからなるシフトレジスタユニットを多段に縦続接続
してなるシフトレジスタにおいて、前記各シフトレジス
タユニットにリセットスイッチを設け、前記容量に蓄積
された情報をリセットするように構成したことを特徴と
するリセット機能付きシフトレジスタ。 - 【請求項２】 前記シフトレジスタユニットを、伝達ス
イッチ機能をもつ第１のクロック型インバータと情報蓄
積容量機能をもつ第２のクロック型インバータとの直列
接続で構成し、前記第１のクロック型インバータの出力
端子にドレイン端子を接続し、第１の電源端子にソース
端子を接続したリセットトランジスタを設け、該リセッ
トトランジスタのゲート端子には、シフトレジスタユニ
ットをリセットしようとするタイミングでリセットトラ
ンジスタをオンさせるパルスを加えるように構成したこ
とを特徴とする請求項１記載のリセット機能付きシフト
レジスタ。 - 【請求項３】 前記シフトレジスタユニットを、伝達ス
イッチ機能をもつ第１のクロック型インバータと情報蓄
積容量機能をもつ第２のクロック型インバータとの直列
接続で構成し、前記第１のクロック型インバータの出力
端子にドレイン端子を接続し、第１の電源端子にソース
端子を接続した第１のリセットトランジスタを設けると
共に、第２のクロック型インバータの出力端子にドレイ
ン端子を接続し、第２の電源端子にソース端子を接続し
た第２のリセットトランジスタを設け、第１及び第２の
リセットトランジスタの各ゲート端子にはシフトレジス
タユニットをリセットしようとするタイミングで各リセ
ットトランジスタをオンさせるパルスを加え、第１のク
ロック型インバータと第２のクロック型インバータの出
力端子を、それぞれ逆の電位にリセットするように構成
したことを特徴とする請求項１記載のリセット機能付き
シフトレジスタ。 - 【請求項４】 クロック型ＮＡＮＤとクロック型インバ
ータの直列接続で構成したシフトレジスタユニットを多
段に縦続接続してなるシフトレジスタにおいて、クロッ
ク型ＮＡＮＤの一方の入力端子は前段のシフトレジスタ
ユニットのクロック型インバータの出力に、他方の入力
端子はリセット信号端子にそれぞれ接続し、リセット信
号にローレベルを入力したときに、シフトレジスタユニ
ットをリセットするように構成したことを特徴とするリ
セット機能付きシフトレジスタ。 - 【請求項５】 クロック型ＮＯＲとクロック型インバー
タの直列接続で構成したシフトレジスタユニットを多段
に縦続接続してなるシフトレジスタにおいて、クロック
型ＮＯＲの一方の入力端子は前段のシフトレジスタユニ
ットのクロック型インバータの出力に、他方の入力端子
はリセット信号端子にそれぞれ接続し、リセット信号に
ハイレベルを入力したときに、シフトレジスタユニット
をリセットするように構成したことを特徴とするリセッ
ト機能付きシフトレジスタ。 - 【請求項６】 第１のクロック型ＮＡＮＤと、該第１の
クロック型ＮＡＮＤの出力端子を一方の入力端子に接続
した第２のクロック型ＮＡＮＤとで構成したシフトレジ
スタユニットを多段に縦続接続してなるシフトレジスタ
において、第１のクロック型ＮＡＮＤの一方の入力端子
を前段のシフトレジスタユニットの第２のクロック型Ｎ
ＡＮＤの出力端子に接続し、第１及び第２のクロック型
ＮＡＮＤの他方の各入力端子には独立した各リセット信
号端子を接続し、前記各リセット信号に選択的にローレ
ベルを加えることにより、リセット後の各シフトレジス
タユニット内の情報の論理を選択できるように構成した
ことを特徴とするリセット機能付きシフトレジスタ。 - 【請求項７】 第１のクロック型ＮＯＲと、該第１のク
ロック型ＮＯＲの出力端子を一方の入力端子に接続した
第２のクロック型ＮＯＲとで構成したシフトレジスタユ
ニットを多段に縦続接続してなるシフトレジスタにおい
て、第１のクロック型ＮＯＲの一方の入力端子を前段の
シフトレジスタユニットの第２のクロック型ＮＯＲの出
力端子に接続し、第１及び第２のクロック型ＮＯＲの他
方の各入力端子には独立した各リセット信号端子を接続
し、前記各リセット信号に選択的にハイレベルを加える
ことにより、リセット後の各シフトレジスタユニット内
の情報の論理を選択できるように構成したことを特徴と
するリセット機能付きシフトレジスタ。 - 【請求項８】 前記請求項１〜７のいずれか１項に記載
のリセット機能付きシフトレジスタを用いて、読み出し
画素を選択するための水平及び垂直走査回路の少なくと
も一方を構成し、前記リセット機能付きシフトレジスタ
をリセットすることにより、受光画素の読み出しを途中
で終了させることができるように構成したＸＹアドレス
型固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145474A JPH06338198A (ja) | 1993-05-26 | 1993-05-26 | リセット機能付きシフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5145474A JPH06338198A (ja) | 1993-05-26 | 1993-05-26 | リセット機能付きシフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338198A true JPH06338198A (ja) | 1994-12-06 |
Family
ID=15386090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5145474A Pending JPH06338198A (ja) | 1993-05-26 | 1993-05-26 | リセット機能付きシフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338198A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030920B1 (en) | 1999-08-04 | 2006-04-18 | Canon Kabushiki Kaisha | Image pickup apparatus using a selector circuit |
| US7564442B2 (en) | 2004-09-02 | 2009-07-21 | Canon Kabushiki Kaisha | Shift register, and solid state image sensor and camera using shift register |
-
1993
- 1993-05-26 JP JP5145474A patent/JPH06338198A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030920B1 (en) | 1999-08-04 | 2006-04-18 | Canon Kabushiki Kaisha | Image pickup apparatus using a selector circuit |
| US7564442B2 (en) | 2004-09-02 | 2009-07-21 | Canon Kabushiki Kaisha | Shift register, and solid state image sensor and camera using shift register |
| US8120567B2 (en) | 2004-09-02 | 2012-02-21 | Canon Kabushiki Kaisha | Shift register, and solid state image sensor and camera using shift register |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040601 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050810 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051018 |