JP2008015339A

JP2008015339A - 表示データ受信回路及び表示パネルドライバ

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Publication number: JP2008015339A
Application number: JP2006188132A
Authority: JP
Inventors: Teru Yoneyama; 輝米山
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-07-07
Filing date: 2006-07-07
Publication date: 2008-01-24
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Abstract

【課題】速い転送速度で表示データが送信される場合に確実に表示データが受信可能であり、且つ、遅い転送速度で表示データが送信される場合に消費電力を低減することができる表示データ受信回路を提供する。
【解決手段】表示データ受信回路は、差動クロック信号ＣＬＫ、／ＣＬＫに応答して、差動クロック信号ＣＬＫ、／ＣＬＫの整数倍の周波数を有する内部クロック信号ＩＣＬＫを生成するＰＬＬ回路２５と、内部クロック信号ＩＣＬＫに同期して表示データを伝送するシリアルデータ信号を受信し、前記シリアルデータ信号に対してシリアル／パラレル変換を行ってパラレルデータ信号を生成するシリアル／パラレル変換回路２３とを具備する。
【選択図】図２

Description

本発明は、表示データ受信回路及び表示パネルドライバに関し、特に、表示装置においてシリアルに転送される表示データを受信するために使用される表示データ受信回路、及びそれを内蔵する表示パネルドライバに関する。

液晶表示パネルその他の表示パネルを使用する表示装置では、表示データ（階調データ）のデータ転送方法は、表示パネルの仕様、特に画素数に応じて決定される。例えば、ＸＧＡ（extended graphic array；１０２４×７６８画素）の表示パネルのように、画素数が多い表示パネルを備える表示装置では、高いデータ転送速度で表示データを転送する必要があり、このため、表示データのデータ転送が高いクロック周波数で行われる。一方、ＱＶＧＡ（quarter video graphic array；３２０×２４０画素）の表示パネルのように、画素数が少ない表示パネルを備える表示装置では、表示データのデータ転送は低いクロック周波数で行われる。その他の解像度としては、ＶＧＡ（video graphic array;６４０×４８０画素）、ＨＶＧＡ（half VGA；４８０×３２０画素）がある。ＸＧＡ、ＶＧＡ、ＨＶＧＡ、ＱＶＧＡには、総画素数をそれぞれ、Ｄ_ＸＧＡ、Ｄ_ＶＧＡ、Ｄ_ＨＶＧＡ、Ｄ_ＱＶＧＡとして、下記の関係が成立する：
Ｄ_ＸＧＡ＞Ｄ_ＶＧＡ＞Ｄ_ＨＶＧＡ＞Ｄ_ＱＶＧＡ．

一般に、データ転送速度は、送受信回路がクロック信号の立ち上がりエッジ及び立ち下がりエッジの一方のみに同期して動作するか、両方に同期して動作するかによっても制御することが可能である。広く知られているように、ＤＲＡＭ（dynamic random access memory）は、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に応じてデータ入出力を行うように構成されることがあり、このようなＤＲＡＭは、ＤＤＲ−ＳＤＲＡＭ（double data rate-synchronous random access memory）とよばれる。ＤＤＲ−ＤＲＡＭは、クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応じてデータ入出力を行うＤＲＡＭ（このようなＤＲＡＭは、ＳＤＲ−ＳＤＲＡＭ（single data rate-SDRAM）と呼ばれる）と比較してデータ転送速度が約２倍になるという利点があることが知られている。特開２０００−１８２３９９号公報は、クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方のみに同期する動作と、両方に同期する動作の両方を行うことができるＤＲＡＭを開示している。

表示装置、特に携帯機器に使用される表示装置では、消費電力の低減は重要な問題の一つである。このための一つのアプローチは、表示パネルの表示サイズに応じて表示データのデータ転送方法を変更することである。特開平９−２４４５８７号公報は、液晶表示パネルの表示サイズ仕様に応じて、表示データのデータ転送方法を変更する液晶表示制御回路を開示している。公知のその液晶表示制御回路は、表示データ及び制御信号を、カラムドライバ及びコモンドライバを制御するドライバ制御ＬＳＩ（large scale integrated circuit）に送信するためのものである。当該液晶表示制御回路は、独立に制御可能な３つの表示制御ＬＳＩを備えている。表示データは、３つの表示制御ＬＳＩのそれぞれからドライバ制御ＬＳＩに供給され、制御信号は、３つの表示制御ＬＳＩのうちの１つからドライバ制御ＬＳＩに供給される。画素数が多い表示パネル（例えば、ＸＧＡ表示パネル）を駆動する場合には、３つの表示制御ＬＳＩの全てが使用される。一方、画素数が少ない表示パネルに対しては、３つの表示制御ＬＳＩのうちの１つ又は２つが選択されて使用される。表示データは、選択された表示制御ＬＳＩからドライバ制御ＬＳＩに供給される。３つの表示制御ＬＳＩのうちの１つ又は２つを選択して使用することにより、画素数が少ない表示パネルを表示する場合の液晶表示装置の消費電力を低減することができる。

特開平１０−９７２２６号公報は、液晶表示装置の消費電力を低減するための他のアプローチを開示している。この液晶表示装置では、表示データ転送に使用される高周波タイミング信号の発生源である高周波発振回路が、間欠的に動作する。具体的には、ＭＰＵ（micro processing unit）より表示データの書き換えが指示されると高周波発振回路の発振が開始され、表示データの転送が終了すると高周波発振回路の発振が停止される。これにより、液晶表示装置の消費電力が低減される。
特開２０００−１８２３９９号公報特開平９−２４４５８７号公報特開平１０−９７２２６号公報

しかしながら、上述の従来の液晶表示装置では、表示データを受け取る際に消費される電力を低減することはできないという問題がある。特開平９−２４４５８７号公報に開示された液晶表示制御回路では、表示データを送信する表示制御ＬＳＩについては消費電力が低減されるが、表示データを受信するドライバ制御ＬＳＩの消費電力については低減されない。

一方、特開平１０−９７２２６号公報に開示された液晶表示装置では、確かにデータ転送の待機時の表示パネルドライバの消費電力を低減することができるが、表示データが転送されている間の表示パネルドライバの消費電力を低減することはできない。

消費電力の問題は、表示データを受け取る表示データ受信回路が表示データの転送速度を変更可能に設計されている場合に、特に重大である。表示データの転送速度が可変である場合には、表示データ受信回路は、表示データの転送速度が最高である場合に確実に表示データを受信可能なように設計される必要がある。しかし、このような設計は、一般に、表示データの転送速度が遅い場合の消費電力を無駄に増大させる。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明による表示データ受信回路（１１）は、外部クロック信号（ＣＬＫ、／ＣＬＫ）に応答して、前記外部クロック信号（ＣＬＫ、／ＣＬＫ）の整数倍の周波数を有する内部クロック信号（ＩＣＬＫ）を生成するクロック再生回路（２５、２５Ａ）と、内部クロック信号（ＩＣＬＫ）に同期して表示データを伝送するシリアルデータ信号（ＩＤＡＴＡ０、ＩＤＡＴＡ１）を受け取り、前記シリアルデータ信号（ＩＤＡＴＡ０、ＩＤＡＴＡ１）に対してシリアル／パラレル変換を行ってパラレルデータ信号を生成するシリアル／パラレル変換回路（２３）とを具備する。シリアル／パラレル変換回路（２３）は、前記内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応じて前記シリアルデータ信号を受信するシングルエッジ動作と、内部クロック信号（ＩＣＬＫ）の立ち上がりエッジ及び立ち下がりエッジの両方に応じてシリアルデータ信号（ＩＤＡＴＡ０、ＩＤＡＴＡ１）を受け取るダブルエッジ動作との両方を実行できるように構成されている。クロック再生回路（２５、２５Ａ）は、内部クロック信号（ＩＣＬＫ）の周波数を切り替え可能に構成されている。

このように構成された表示データ受信回路（１１）は、速い転送速度で表示データが送信される場合には、シリアル／パラレル変換回路（２３）にシングルエッジ動作を行わせることにより、表示データの受信の確実性が向上される。一方、遅い転送速度で表示データが送信される場合には、シリアル／パラレル変換回路（２３）にダブルエッジ動作を行わせ、内部クロック信号（ＩＣＬＫ）の周波数を低い周波数にすることにより（好適には半分の周波数にすることにより）、消費電力を低減することができる。

本発明によれば、速い転送速度で表示データが送信される場合に確実に表示データが受信可能であり、且つ、遅い転送速度で表示データが送信される場合に消費電力を低減することができる表示データ受信回路が提供される。

（第１の実施形態）
図１は、本発明の第１の実施形態におけるデータ線ドライバ１の構成を示すブロック図である。本実施形態のデータ線ドライバ１は、液晶表示パネルのデータ線を駆動するために使用されるものであり、本発明の表示データ受信回路に相当するシリアルデータ受信回路１１と、レジスタ回路１２と、ラッチ回路１３と、Ｄ／Ａコンバータ１４と、出力回路１５とを備えている。

シリアルデータ受信回路１１は、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１を受信し、それらに対応するｎビットのパラレルデータ信号ＤＡＴＡ＿ＯＵＴに変換する回路である。ここで差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０は、液晶表示パネルの各画素の階調を表す表示データの一部をシリアルに伝送するために使用される一対の差動信号であり、差動シリアルデータ信号ＤＡＴＡ１、／ＤＡＴＡ１は、当該表示データの残りをシリアルに伝送するために使用される一対の差動信号である。一方、パラレルデータ信号ＤＡＴＡ＿ＯＵＴは、表示データをパラレルに伝送するために使用されるＣＭＯＳレベルの信号である。本実施形態では、各画素の階調は、ｎビットで表現される。即ち、表示データはｎビットデータである。

更にシリアルデータ受信回路１１は、データ線ドライバ１のタイミングを制御するために、差動クロック信号ＣＬＫ、／ＣＬＫを受け取ってドットクロック信号ＤＣＬＫを生成する機能を有している。ドットクロック信号ＤＣＬＫは、パラレルデータ信号ＤＡＴＡ＿ＯＵＴと同期している信号であり、差動クロック信号ＣＬＫ、／ＣＬＫと同一の周波数を有している。レジスタ回路１２へのパラレルデータ信号ＤＡＴＡ＿ＯＵＴの転送は、ドットクロック信号ＤＣＬＫに同期して行われる。

差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１の受信タイミングは、差動クロック信号ＣＬＫ、／ＣＬＫによって制御される。差動クロック信号ＣＬＫ、／ＣＬＫの周波数は、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１の周波数（即ち、データ転送速度）よりも低い。本実施形態では、差動クロック信号ＣＬＫ、／ＣＬＫの周波数は、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１の周波数のｎ／２倍である。ここでｎは、上述のように、各画素の階調を表すために使用されるビット数（即ち、パラレルデータ信号ＤＡＴＡ＿ＯＵＴのビット幅）であることに留意されたい。差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１の受信は、差動クロック信号ＣＬＫ、／ＣＬＫに同期して行われる。

本実施形態では、表示データが２組の差動シリアルデータ信号によって伝送される構成が示されているが、表示データ以外の信号、例えば、制御信号等が差動シリアルデータ信号に重畳して送信される場合、または、表示データの相対的に多くの部分が２組の差動シリアルデータ信号の一方によって、当該表示データの相対的に少ない部分が他方によって伝送される場合には、その分だけ、差動シリアルデータ信号の周波数は増大される。この場合でも、差動クロック信号ＣＬＫ、／ＣＬＫの周波数が、ドットクロック信号ＤＣＬＫと同一の周波数に維持されることには変わらない。また、一組の差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０のみによって全ての表示データが伝送される場合には、差動クロック信号ＣＬＫ、／ＣＬＫの周波数は、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０のｎ倍に設定されるが、この場合も、差動クロック信号ＣＬＫ、／ＣＬＫの周波数が、ドットクロック信号ＤＣＬＫと同一の周波数に維持されることには変わらない。

シリアルデータ受信回路１１の動作は、外部制御信号ＣＮＴ１、ＣＮＴ２の信号レベルによって制御される。外部制御信号ＣＮＴ１、ＣＮＴ２は、データ線ドライバ１の外部接続ピンに供給される信号である。外部制御信号ＣＮＴ１、ＣＮＴ２は、データ線ドライバ１の外部配線により、”Ｈｉｇｈ”レベル、又は”Ｌｏｗ”レベルのいずれかの電位に固定される。

レジスタ回路１２は、シリアルデータ受信回路１１からパラレルデータ信号ＤＡＴＡ＿ＯＵＴとドットクロック信号ＤＣＬＫが入力されており、パラレルデータ信号ＤＡＴＡ＿ＯＵＴによって伝送される表示データをドットクロック信号ＤＣＬＫに同期してラッチして一時的に保存する。レジスタ回路１２は、当該データ線ドライバ１が駆動する１ラインの画素の数（即ち、データ線ドライバ１が駆動するデータ線の本数）と同数の表示データを格納可能に構成されている。例えば、データ線ドライバ１が３８４本のデータ線を駆動するように構成されている場合には、レジスタ回路１２は、３８４個の表示データを格納可能に構成される。

ラッチ回路１３は、レジスタ回路１２から一ライン分の表示データを受け取ってＤ／Ａコンバータ１４に転送する。

Ｄ／Ａコンバータ１４は、ラッチ回路１３から受け取った一ライン分の表示データを、それぞれに対応する階調電圧に変換する。

出力回路１５は、ボルテッジフォロア回路で構成されており、それに接続されるデータ線を、Ｄ／Ａコンバータ１４から受け取った階調電圧に対応する駆動電圧に駆動する。

図２は、シリアルデータ受信回路１１の構成を示すブロック図である。シリアルデータ受信回路１１は、コンパレータ２１_１、２１_２、２２と、シリアル／パラレル変換回路２３と、レジスタ２４と、ＰＬＬ回路２５と、制御回路２６とを備えている。

コンパレータ２１_１は、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０を、ＣＭＯＳレベルのシリアルデータ信号ＩＤＡＴＡ０に変換する。同様に、コンパレータ２１_２は、差動シリアルデータ信号ＤＡＴＡ１、／ＤＡＴＡ１を、ＣＭＯＳレベルのシリアルデータ信号ＩＤＡＴＡ１に変換する。

コンパレータ２２は、差動クロック信号ＣＬＫ、／ＣＬＫから、ＣＭＯＳレベルのクロック信号を生成する。

シリアル／パラレル変換回路２３は、ＰＬＬ回路２５から供給される内部クロック信号ＩＣＬＫに同期してコンパレータ２１_１、２１_２からシリアルデータ信号ＩＤＡＴＡ０、ＩＤＡＴＡ１を受け取り、パラレルデータ信号に変換するための回路である。シリアル／パラレル変換回路２３は、下記の２つの機能を有している。

第１に、シリアル／パラレル変換回路２３は、内部クロック信号ＩＣＬＫの立ち上がりエッジ及び立ち下がりエッジの一方に応じてシリアル表示データを受け取るシングルエッジ動作と、前記内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に応じてシリアル表示データを受け取るダブルエッジ動作の両方を実行できるように構成されている。シングルエッジ動作とダブルエッジ動作の切り換えは、制御回路２６から供給される制御信号Ｓ／Ｐ＿ＣＮＴに応じて行われる。

第２に、シリアル／パラレル変換回路２３は、コンパレータ２１_１、２１_２の両方からシリアルデータ信号を受信する動作と、一方のみからシリアルデータ信号を受け取る動作の両方を実行できるように構成されている。シリアル／パラレル変換回路２３の受信動作の切り換えは、制御回路２６から供給される制御信号ＤＡＴＡ＿ＣＮＴに応じて行われる。

レジスタ２４は、シリアル／パラレル変換回路２３から出力されるパラレルデータ信号をドットクロック信号ＤＣＬＫに応答してラッチし、ラッチしたパラレルデータ信号をパラレルデータ信号ＤＡＴＡ＿ＯＵＴとしてシリアルデータ受信回路１１の外部に出力する。

ＰＬＬ回路２５は、コンパレータ２２から出力されるＣＭＯＳレベルのクロック信号に対して周波数逓倍（frequency multiplying）を行って内部クロック信号ＩＣＬＫを生成するクロック再生回路である。ＰＬＬ回路２５によって生成される内部クロック信号ＩＣＬＫの周波数（即ち、ＰＬＬ回路２５によって行われる周波数逓倍の倍数）は、制御回路２６から供給される制御信号ＩＣＬＫ＿ＣＮＴによって制御される。より具体的には、ＰＬＬ回路２５は、α倍の周波数逓倍と、α／２倍の周波数逓倍のいずれかの動作を制御信号ＩＣＬＫ＿ＣＮＴに応答して行うように構成されている。本実施形態では、αは、ｎ／２に設定される。ｎは、上述の通り、表示データのビット数であることに留意されたい。ＰＬＬ回路２５には、電圧制御発振器（ＶＣＯ）２７が内蔵され、内部クロック信号ＩＣＬＫの生成にはＶＣＯ２７が使用される。

制御回路２６は、外部制御信号ＣＮＴ１、ＣＮＴ２の信号レベルに応じて制御信号Ｓ／Ｐ＿ＣＮＴ、ＤＡＴＡ＿ＣＮＴ、ＩＣＬＫ＿ＣＮＴを生成し、これにより、シリアル／パラレル変換回路２３及びＰＬＬ回路２５を制御する。詳細には、制御回路２６は、外部制御信号ＣＮＴ１に応答して、シリアル／パラレル変換回路２３におけるシングルエッジ動作とダブルエッジ動作の切り換え、及びＰＬＬ回路２５によって生成される内部クロック信号ＩＣＬＫの周波数の切り換えを行う。更に、制御回路２６は、外部制御信号ＣＮＴ２に応答して、シリアル／パラレル変換回路２３がコンパレータ２１_１、２１_２の両方からシリアルデータ信号を受信する動作を行うか、一方のみからシリアルデータを受け取る動作を行うかを切り換える。

図２のシリアルデータ受信回路１１の一つの特徴は、表示データの転送速度が速い場合には確実にデータを受信するように動作させ、表示データの転送速度が遅い場合には少ない消費電力で動作させることができる点である。シリアルデータ受信回路１１の動作は、外部制御信号ＣＮＴ１、ＣＮＴ２によって切り換えられる。以下、シリアルデータ受信回路１１の動作について詳細に説明する。

図３は、ビット数ｎが１６ビットである場合の、シリアルデータ受信回路１１の動作の例を示す表である。液晶表示パネルの画素数が多い場合、表示データの転送速度が速いので、シリアルデータ受信回路１１は、高速に、且つ、確実にデータを受信するように設定される。本実施形態では、ＸＧＡ及びＶＧＡの液晶表示パネルが駆動される場合にシリアルデータ受信回路１１が高速に、且つ、確実にデータを受信するように設定される。

具体的には、ＸＧＡ及びＶＧＡの液晶表示パネルが駆動される場合、外部制御信号ＣＮＴ１、ＣＮＴ２がいずれも”Ｈｉｇｈ”レベルに設定される。外部制御信号ＣＮＴ１が”Ｈｉｇｈ”レベルに設定されたことに応答して、シリアル／パラレル変換回路２３は、内部クロック信号ＩＣＬＫの立ち上がりエッジ及び立ち下がりエッジの一方のみに応じてシリアルデータ信号ＩＤＡＴＡ０、ＩＤＡＴＡ１を受け取るシングルエッジ動作を行い、更に、ＰＬＬ回路２５は、α倍（ｎ／２倍）の周波数逓倍を行って内部クロック信号ＩＣＬＫを生成する。更に、外部制御信号ＣＮＴ２が”Ｈｉｇｈ”レベルに設定されていることに応答して、シリアル／パラレル変換回路２３は、コンパレータ２１_１、２１_２の両方からシリアルデータ信号ＩＤＡＴＡ０、ＩＤＡＴＡ１を受信する。

シングルエッジ動作は、内部クロック信号ＩＣＬＫの立ち上がりエッジ及び立ち下がりエッジの両方に応じてシリアルデータ信号ＩＤＡＴＡ０、ＩＤＡＴＡ１を受け取るダブルエッジ動作と比較してシリアルデータ信号の受信の確実性に優れていることに留意されたい。シリアル／パラレル変換回路２３がシリアルデータ信号ＩＤＡＴＡ０、ＩＤＡＴＡ１を確実に受信するためには充分なセットアップ／ホールド時間を提供する必要がある。しかしながら、ダブルエッジ動作では、内部クロック信号ＩＣＬＫのデューティ比が５０％から外れるとセットアップ／ホールド時間が顕著に減少する。セットアップ／ホールド時間の減少は、高速にシリアルデータ信号ＩＤＡＴＡ０、ＩＤＡＴＡ１を受信する必要がある場合に特に問題になる。従って、高速にシリアルデータ信号ＩＤＡＴＡ０、ＩＤＡＴＡ１を受信する場合には、シリアル／パラレル変換回路２３は、シングルエッジ動作を行うように設定される。

一方、液晶表示パネルの画素数が相対的に少ない場合、表示データの転送速度が相対的に遅く、この場合にはシリアルデータ受信回路１１は、その消費電力を低下させる動作を行うように設定される。本実施形態では、ＨＶＧＡ、ＱＶＧＡの液晶表示パネルが駆動される場合にシリアルデータ受信回路１１が消費電力を低下させる動作を行うように設定される。

より具体的には、ＨＶＧＡの液晶表示パネルが駆動される場合には、外部制御信号ＣＮＴ１が”Ｌｏｗ”レベルに、外部制御信号ＣＮＴ２が”Ｈｉｇｈ”レベルに設定される。外部制御信号ＣＮＴ１が”Ｌｏｗ”レベルに設定されたことに応答して、シリアル／パラレル変換回路２３はダブルエッジ動作を行い、更にＰＬＬ回路２５はα／２倍（ｎ／４倍）の周波数逓倍を行う。このような動作によれば、シリアル／パラレル変換回路２３がシリアルデータ信号ＩＤＡＴＡ０、ＩＤＡＴＡ１を受信する周波数を差動クロック信号ＣＬＫ、／ＣＬＫの周波数のα倍（ｎ／２倍）に保ったまま内部クロック信号ＩＣＬＫの周波数を半減させ、ＰＬＬ回路２５の消費電力を低減させることができる。表示データの転送速度が相対的に遅い場合（即ち、差動クロック信号ＣＬＫ、／ＣＬＫの周波数が低い場合）には、セットアップ／ホールド時間の減少は問題にならないので、シリアル／パラレル変換回路２３にダブルエッジ動作をさせることによって消費電力を低減することが有効である。

更に、画素数が更に少ないＱＶＧＡの液晶表示パネルが駆動される場合には、外部制御信号ＣＮＴ１、ＣＮＴ２の両方が”Ｌｏｗ”レベルに設定される。この場合、ＨＶＧＡの液晶表示パネルが駆動される場合と同様に、シリアル／パラレル変換回路２３はダブルエッジ動作を行い、更にＰＬＬ回路２５はα倍（ｎ／２倍）の周波数逓倍を行う。更に、外部制御信号ＣＮＴ２が”Ｌｏｗ”レベルに設定されたことに応答して、シリアル／パラレル変換回路２３は、コンパレータ２１_１のみからシリアルデータ信号を受け取る動作を行う。コンパレータ２１_２は非活性化され、これにより、消費電力が更に削減される。

このようなシリアルデータ受信回路１１は、複数の種類の液晶表示パネルを駆動可能に構成されたデータ線ドライバ１に集積化されることが好適である。図４は、ＸＧＡの液晶表示パネル２Ａが液晶表示装置に組み込まれる場合のデータ線ドライバ１の実装の例を示すブロック図である。液晶表示装置には、複数のデータ線ドライバ１が実装され、これらのデータ線ドライバ１がＬＣＤコントローラ３によって制御される。ＬＣＤコントローラ３は、ＣＰＵ４（又はＤＳＰ（digital signal processor）その他の画像処理装置）から表示データを受け取り、当該表示データを差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１によって各データ線ドライバ１に供給する。加えて、ＬＣＤコントローラ３は、差動クロック信号ＣＬＫ、／ＣＬＫその他の制御信号を各データ線ドライバ１に供給する。複数のデータ線ドライバ１は、ＬＣＤコントローラ３から供給される差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１に応答してＸＧＡの液晶表示パネル２Ａの各画素を駆動する。

このような実装形態では、外部制御信号ＣＮＴ１、ＣＮＴ２がいずれも”Ｈｉｇｈ”レベルに設定され、これにより、シリアルデータ受信回路１１が高速に、且つ、確実にデータを受信するように設定される。

一方、図５は、ＱＶＧＡの液晶表示パネル２Ｂが液晶表示装置に組み込まれる場合のデータ線ドライバ１の実装の例を示すブロック図である。図５の液晶表示装置では、単一のデータ線ドライバ１によってＱＶＧＡの液晶表示パネル２Ｂが駆動される。この場合、ＬＣＤコントローラ３は、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０をデータ線ドライバ１に供給するが、差動シリアルデータ信号ＤＡＴＡ１、／ＤＡＴＡ１は使用されない。このような実装形態では、外部制御信号ＣＮＴ１、ＣＮＴ２がいずれも”Ｌｏｗ”レベルに設定され、これにより、シリアルデータ受信回路１１が少ない消費電力で動作するように設定される。

このように、本実施形態では、複数の液晶表示パネルの種類に対応するシリアルデータ受信回路１１がデータ線ドライバ１に組み込まれる。本実施形態のシリアルデータ受信回路１１は、液晶表示パネルの画素数が多く、表示データの転送速度が速い場合には、外部制御信号ＣＮＴ１、ＣＮＴ２を適切に設定することにより、高速に且つ確実に表示データを受信させることができる。一方、液晶表示パネルの画素数が少なく、表示データの転送速度が遅い場合には、外部制御信号ＣＮＴ１、ＣＮＴ２を適切に設定することによってシリアルデータ受信回路１１を少ない消費電力で動作させることができる。

図６は、シリアルデータ受信回路１１の変形例の構成を示すブロック図である。図６のシリアルデータ受信回路１１では、ＰＬＬ回路２５に２つのＶＣＯ２７ａ、ＶＣＯ２７ｂが搭載される。一方のＶＣＯ２７ａは、ある所定の周波数よりも高い周波数の内部クロック信号ＩＣＬＫを生成する場合に使用され、他方のＶＣＯ２７ｂは、該所定の周波数よりも低い周波数の内部クロック信号ＩＣＬＫを生成する場合に使用される。ＶＣＯは、一般に、最適に動作する周波数が存在する。図６の構成では、２つのＶＣＯがＰＬＬ回路２５に用意されることにより、ＶＣＯが単一の場合に比べ、内部クロック信号ＩＣＬＫのより広い周波数範囲において、ＶＣＯをその最適な周波数で動作させることが可能になる。

ＰＬＬ回路２５の代わりに、他のクロック再生回路が使用されることも可能である。例えば図７に示されているように、ＰＬＬ回路２５の代わりに、分周器２８とデジタルロックループ（ＤＬＬ）２９とで構成されたクロック再生回路２５Ａが使用されることも可能である。図７のシリアルデータ受信回路１１では、分周器２８は、制御回路２６から供給される制御信号ＩＣＬＫ＿ＣＮＴに応答して、コンパレータ２２から受け取ったＣＭＯＳレベルのクロック信号に２分周を行い、又は、受け取ったクロック信号と同一の周波数のクロック信号を出力する。ＤＬＬ２９は、分周器２８から受け取ったクロック信号に対してｎ倍の周波数逓倍を行う。このような構成のクロック再生回路２５Ａは、ｎ倍の周波数逓倍と、ｎ／２倍の周波数逓倍のいずれかの動作を制御信号ＩＣＬＫ＿ＣＮＴに応答して行うことができる。

（第２の実施形態）
図８は、本発明の第２の実施形態のデータ線ドライバ１Ａの構成を示すブロック図である。第２の実施形態のデータ線ドライバ１Ａの一つの特徴は、液晶表示パネルに表示されるフレーム画像の一部分のみを更新する動作に対応するように構成されている点にある。あるフレーム期間において液晶表示パネルに表示されるフレーム画像は、しばしば、前のフレーム期間において表示されたフレーム画像とほぼ同一である場合がある。このような場合には、フレーム画像のうち更新される部分の表示データをデータ線ドライバ１Ａに送信することにより、データ線ドライバ１Ａの消費電力を低減させることができる。

加えて、更新される部分のみ表示データを選択的にデータ線ドライバ１Ａに送信する場合には、表示データの転送速度を低減させることができる。転送速度の低減は、表示データの送信の確実性を高めるとともに、シリアルデータ受信回路に上述のような消費電力を低減させる動作を行わせることが可能になるため、好適である。

このような動作を行うために、データ線ドライバ１Ａには、１枚のフレーム画像の表示データを格納可能な容量を有する表示メモリ１２Ａ、及びその表示メモリ１２Ａを制御するメモリ制御回路１６が用意される。更にシリアルデータ受信回路１１とは異なる動作を行うシリアルデータ受信回路１１Ａが、データ線ドライバ１Ａに集積化される。

第２の実施形態では、シリアルデータ受信回路１１Ａが、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１からモード切換データ１７を抽出可能なように構成される。ここでモード切換データ１７とは、フレーム画像の全体の表示データがデータ線ドライバ１Ａに送信されるか、フレーム画像の一部分のみの表示データが送信されるかを指定するデータである。フレーム画像の一部分のみの表示データが送信される場合には、モード切換データ１７は、当該一部分のフレーム画像における位置を示す位置データを含む。シリアルデータ受信回路１１Ａによって抽出されたモード切換データ１７は、ドットクロック信号ＤＣＬＫと共にメモリ制御回路１６に送られる。メモリ制御回路１６は、モード切換データ１７及びドットクロック信号ＤＣＬＫに応答してメモリ制御信号１８を生成し、表示メモリ１２Ａに供給する。メモリ制御信号１８に応答して表示メモリ１２Ａが制御されることにより、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１によってデータ線ドライバ１Ａに送信された表示データが、表示メモリ１２Ａの、位置データに対応するアドレスに書き込まれる。

図９は、シリアルデータ受信回路１１Ａの構成を示すブロック図である。シリアルデータ受信回路１１Ａの構成は、図２に示されているシリアルデータ受信回路１１の構成とほぼ同一である。相違点は、レジスタ２４が、シリアル／パラレル変換回路２３から出力されるパラレルデータ信号からモード切換データ１７を抽出し、抽出したモード切換データ１７を制御回路２６及びメモリ制御回路１６に送信するように構成されている点にある。制御回路２６は、外部制御信号ＣＮＴ１、ＣＮＴ２に加え、モード切換データ１７に応答してシリアル／パラレル変換回路２３及びＰＬＬ回路２５の動作を制御する。

第２の実施形態のデータ線ドライバ１Ａは、以下のように動作する。モード切換データ１７は、各フレーム期間の先頭のブランキング期間においてデータ線ドライバ１に送信される。より具体的には、或るフレーム期間が開始されると、ブランキング期間においてモード切換データ１７がデータ線ドライバ１Ａに送られ、その後、表示データがデータ線ドライバ１Ａに送られる。

フレーム画像の全部の表示データがデータ線ドライバ１に送信される場合には、メモリ制御回路１６は、データ線ドライバ１に送信された表示データによって表示メモリ１２Ａの全体が更新されるように表示メモリ１２Ａを制御する。この場合、制御回路２６は、外部制御信号ＣＮＴ１、ＣＮＴ２に応じてシリアル／パラレル変換回路２３及びＰＬＬ回路２５の動作を制御される。一実施形態では、ＸＧＡの液晶表示パネルを駆動するように外部制御信号ＣＮＴ１、ＣＮＴ２がいずれも”Ｈｉｇｈ”レベルに設定され、シリアル／パラレル変換回路２３がシングルエッジ動作を行い、更に、ＰＬＬ回路２５がα倍（ｎ／２倍）の周波数逓倍を行って内部クロック信号ＩＣＬＫを生成するように制御される。

一方、フレーム画像の一部分の表示データが送信される場合には、メモリ制御回路１６は、送信された表示データが、モード切換データ１７の位置データによって指定されるアドレスに書き込まれるように表示メモリ１２Ａを制御する。この場合、表示データの転送速度が低下されることに応答して、制御回路２６は、シリアル／パラレル変換回路２３をダブルエッジ動作を行うように制御し、更にＰＬＬ回路２５をα／２倍（ｎ／４倍）の周波数逓倍を行うように制御する。これにより、内部クロック信号ＩＣＬＫの周波数が半減され、データ線ドライバ１Ａの消費電力が有効に低減される。

このように、本実施形態では、データ線ドライバ１Ａが、液晶表示パネルに表示されるフレーム画像の一部分のみを更新する動作を行うことができるように構成される。加えてフレーム画像の一部分の表示データがデータ線ドライバ１Ａに送信される場合には、シリアル／パラレル変換回路２３がダブルエッジ動作を行うように制御され、更にＰＬＬ回路２５によって生成される内部クロック信号ＩＣＬＫの周波数が半減され、これによりデータ線ドライバ１Ａの消費電力が有効に低減される。

なお、本実施形態では、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１によってモード切換データ１７が送信され、そのモード切換データ１７に応答してシリアル／パラレル変換回路２３及びＰＬＬ回路２５が制御されるが、モード切換データ１７の内容に対応する専用の制御信号が、また、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１を生成する回路（典型的にはＬＣＤコントローラ）からデータ線ドライバ１Ａに供給されることも可能である。ただし、差動シリアルデータ信号ＤＡＴＡ０、／ＤＡＴＡ０、ＤＡＴＡ１、／ＤＡＴＡ１によってモード切換データ１７が送信されることは、シリアル／パラレル変換回路２３及びＰＬＬ回路２５の制御に必要な信号線の数を減少させるため好適である。

以上には、本発明の具体的な実施形態が記述されているが、本発明は、上述の実施形態に限定されて解釈されてはならない。例えば、上述の実施形態では、本発明の表示データ受信回路がデータ線ドライバに集積化される構成が提示されているが、本発明の表示データ受信回路は、表示データを受信する他の回路、例えば、ＬＣＤコントローラに集積化されることも可能である。

また、上述の実施形態では、差動シリアルデータ信号／ＤＡＴＡ０、ＤＡＴＡ０から内部シリアルデータ信号ＩＤＡＴＡ０が生成され、差動シリアルデータ信号／ＤＡＴＡ１、ＤＡＴＡ１から内部シリアルデータ信号ＩＤＡＴＡ１が生成される構成が提示されているが、差動シリアルデータ信号の代わりに、シングルエンド信号が使用されてもよい。この場合、内部シリアルデータ信号は、当該シングルエンド信号から生成されてもよく、当該シングルエンド信号が内部シリアルデータ信号として使用されてもよい。

図１は、本発明の第１の実施形態におけるデータ線ドライバの構成を示すブロック図である。図２は、第１の実施形態におけるシリアルデータ受信回路の構成を示すブロック図である。図３は、第１の実施形態におけるシリアルデータ受信回路の動作を説明する表である。図４は、第１の実施形態のデータ線ドライバの一実装形態を示すブロック図である。図５は、第１の実施形態のデータ線ドライバの他の実装形態を示すブロック図である。図６は、シリアルデータ受信回路の他の構成を示すブロック図である。図７は、シリアルデータ受信回路の更に他の構成を示すブロック図である。図８は、本発明の第２の実施形態におけるデータ線ドライバの構成を示すブロック図である。図９は、第２の実施形態におけるシリアルデータ受信回路の構成を示すブロック図である。

符号の説明

１、１Ａ：データ線ドライバ
２Ａ、２Ｂ：液晶表示パネル
３：ＬＣＤコントローラ
４：ＣＰＵ
１１、１１Ａ：シリアルデータ受信回路
１２：レジスタ回路
１２Ａ：表示メモリ
１３：ラッチ回路
１４：Ｄ／Ａコンバータ
１５：出力回路
１６：メモリ制御回路
２１_１、２１_２、２２：コンパレータ
２３：シリアル／パラレル変換回路
２４：レジスタ
２５：ＰＬＬ回路
２６：制御回路
２７、２７ａ、２７ｂ：ＶＣＯ
２８：分周器
２９：ＤＬＬ

Claims

外部クロック信号に応答して前記外部クロック信号の整数倍の周波数を有する内部クロック信号を再生するクロック再生回路と、
前記内部クロック信号に同期して表示データを伝送するシリアルデータ信号を受け取り、前記シリアルデータ信号に対してシリアル／パラレル変換を行ってパラレルデータ信号を生成するシリアル／パラレル変換回路
とを具備し、
前記シリアル／パラレル変換回路は、前記内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応じて前記シリアルデータ信号を受信するシングルエッジ動作と、前記内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に応じて前記シリアルデータ信号を受け取るダブルエッジ動作との両方を実行できるように構成され、
前記クロック再生回路は、前記内部クロック信号の周波数を切り替え可能に構成された
表示データ受信回路。
請求項１に記載の表示データ受信回路であって、
前記表示データが第１転送速度で前記シリアル表示データ受信回路に供給される場合、前記シリアル／パラレル変換回路が前記シングルエッジ動作を行い、且つ、前記内部クロック信号の周波数が前記外部クロック信号の周波数のα倍に設定され、
前記表示データが前記第１転送速度よりも低い第２転送速度で前記シリアル表示データ受信回路に供給される場合、前記シリアル／パラレル変換回路が前記ダブルエッジ動作を行い、且つ、前記内部クロック信号の周波数が前記外部クロック信号の周波数のα／２倍に設定される
表示データ受信回路。
請求項１に記載の表示データ受信回路であって、
更に、
前記シリアルデータ信号のデータ転送速度に応じて外部から供給される制御信号に応答して前記クロック再生回路及び前記シリアル／パラレル変換回路を制御する制御回路
を備え、
前記制御回路は、前記シリアル／パラレル変換回路における前記シングルエッジ動作及び前記ダブルエッジ動作の切り換え、及び、前記クロック再生回路によって生成される前記内部クロック信号の周波数の切り換えを、前記制御信号に応答して制御する
表示データ受信回路。
請求項１に記載の表示データ受信回路であって、
更に、
前記パラレルデータ信号からモード切換データを抽出する抽出回路と、
前記モード切換データに応答して前記クロック再生回路及び前記シリアル／パラレル変換回路を制御する制御回路
とを備え、
前記制御回路は、前記シリアル／パラレル変換回路における前記シングルエッジ動作及び前記ダブルエッジ動作の切り換え、及び、前記クロック再生回路によって生成される前記内部クロック信号の周波数の切り換えを、前記モード切換データに応答して制御する
表示データ受信回路。
表示データを伝送するシリアルデータ信号を受信し、前記シリアルデータ信号に対応するパラレルデータ信号を生成する表示データ受信回路と、
前記パラレルデータ信号に応答して表示パネルを駆動する駆動回路
とを具備し、
前記表示データ受信回路は、
外部クロック信号に応答して、前記外部クロック信号の整数倍の周波数を有する内部クロック信号を再生するクロック再生回路と、
前記内部クロック信号に同期して前記シリアルデータ信号を受信し、前記シリアルデータ信号に対してシリアル／パラレル変換を行って前記パラレルデータ信号を生成するシリアル／パラレル変換回路
とを具備し、
前記シリアル／パラレル変換回路は、前記内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの一方に応じて前記シリアルデータ信号を受信するシングルエッジ動作と、前記内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に応じて前記シリアルデータ信号を受け取るダブルエッジ動作との両方を実行できるように構成され、
前記クロック再生回路は、前記内部クロック信号の周波数を切り替え可能に構成された
表示パネルドライバ。
請求項５に記載の表示データ受信回路であって、
前記表示データが第１転送速度で前記シリアル表示データ受信回路に供給される場合、前記シリアル／パラレル変換回路が前記シングルエッジ動作を行い、且つ、前記内部クロック信号の周波数が前記外部クロック信号の周波数のα倍に設定され、
前記表示データが前記第１転送速度よりも低い第２転送速度で前記シリアル表示データ受信回路に供給される場合、前記シリアル／パラレル変換回路が前記ダブルエッジ動作を行い、且つ、前記内部クロック信号の周波数が前記外部クロック信号の周波数のα／２倍に設定される
表示パネルドライバ。
請求項５に記載の表示パネルドライバであって、
更に、
前記シリアルデータ信号のデータ転送速度に応じて制御信号が供給される外部制御ピンと、
前記シリアルデータ信号のデータ転送速度に応じて外部から供給される制御信号に応答して前記クロック再生回路及び前記シリアル／パラレル変換回路を制御する制御回路
とを備え、
前記制御回路は、前記シリアル／パラレル変換回路における前記シングルエッジ動作及び前記ダブルエッジ動作の切り換え、及び、前記クロック再生回路によって生成される前記内部クロック信号の周波数の切り換えを、前記制御信号に応答して制御する
表示パネルドライバ。
請求項１に記載の表示パネルドライバであって、
更に、
前記パラレルデータ信号が供給され、１フレーム画像の前記表示データを保存可能に構成された表示メモリを備え、
前記駆動回路は、前記表示メモリに保存された前記表示データに応じて前記表示パネルを駆動し、
前記表示データ受信回路は、
前記パラレルデータ信号からモード切換データを抽出する抽出回路と、
前記モード切換データに応答して前記クロック再生回路及び前記シリアル／パラレル変換回路を制御する制御回路
とを備え、
前記制御回路は、前記シリアル／パラレル変換回路における前記シングルエッジ動作及び前記ダブルエッジ動作の切り換え、及び、前記クロック再生回路によって生成される前記内部クロック信号の周波数の切り換えを、前記モード切換データに応答して制御する
表示パネルドライバ。
請求項８に記載の表示パネルドライバであって、
前記モード切換データが、或るフレーム期間において前記１フレーム画像の全体の表示データを前記表示パネルドライバに伝送することを指示している場合、前記制御回路は、前記シリアル／パラレル変換回路が前記ダブルエッジ動作を行うように前記シリアル／パラレル変換回路を制御し、且つ、前記内部クロック信号の周波数が前記外部クロック信号の周波数のα倍であるように前記クロック再生回路を制御し、
前記モード切換データが前記フレーム期間において前記１フレーム画像の一部分の表示データを前記表示パネルドライバに伝送することを指示している場合、前記制御回路は、前記シリアル／パラレル変換回路が前記ダブルエッジ動作を行うように前記シリアル／パラレル変換回路を制御し、且つ、前記内部クロック信号の周波数が前記外部クロック信号の周波数のα／２倍であるように前記クロック再生回路を制御する
表示パネルドライバ。