JP5535546B2 - 表示装置及びドライバ - Google Patents
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Description
(1)倍速表示駆動に対応しない場合
1920×1080×24bits×60Hz=2.986Gbps
(2)倍速表示駆動を行う場合
1920×1080×24bits×120Hz=5.972Gbps
(液晶表示装置の構成)
図2は、本発明の第1の実施形態における液晶表示装置1の構成を示すブロック図である。液晶表示装置1は、画像描画部2(例えば、CPU)から画像データ11、倍速切り替え信号12、クロック信号CLK、及び同期信号13を受け取り、これらのデータ及び信号に応答して画像を表示するように構成されている。ここで、画像データ11は、各画素の階調を示すデータであり、また、倍速切り替え信号12は、液晶表示装置1に倍速表示駆動の実行/不実行を指示するための制御信号である。後述されるように、本実施形態の液晶表示装置1は、倍速切り替え信号12に応答して、倍速表示駆動を行うか否かを切り替えるように構成されている。同期信号13は、液晶表示装置1のタイミング制御に使用されるデータであり、水平同期信号Hsync、垂直同期信号Vsyncを含んでいる。後述されるように、同期信号13は、液晶表示装置1の内部における水平同期信号、垂直同期信号の生成に使用される。
図3は、本実施形態における通常・倍速処理切り替え回路3の構成を示すブロック図である。図3では、画像データ11と通常・圧縮切り替え画像データ14とがいずれも24ビットデータであるとして通常・倍速処理切り替え回路3の構成が図示されている。画像データ11と通常・圧縮切り替え画像データ14とが24ビットデータであることを強調する場合、画像データ11を画像データData[23:0]と記載し、通常・圧縮切り替え画像データ14を通常・圧縮切り替え画像データData_SEL[23:0]と記載することがある。
続いて、本実施形態の液晶表示装置1の動作について説明する。
図5は、通常・倍速処理切り替え回路3の動作を示すタイミングチャートである。図5は、フレーム#kにおいて倍速切り替え信号12がネゲートされて通常の駆動動作が行われ、フレーム#k+1において倍速切り替え信号12がアサートされて倍速表示駆動が行われる場合の動作を図示している。
第1の実施形態では、一の画素に対応する倍速処理画像データDD[23:0]から一の画素に対応する圧縮画像データData_Comp[11:0]が生成されているが、第2の実施形態では複数の画素の倍速処理画像データDD[23:0]から1単位の圧縮画像データを生成する圧縮処理が行われ、生成された1単位の圧縮画像データが複数のクロック周期に渡って伝送される。複数の画素の画像データをまとめて圧縮処理を行う場合には複数の画素の間の相関に基づいて圧縮データを作成することができるから、複数の画素の倍速処理画像データDD[23:0]から1単位の圧縮画像データを生成することは、画像の劣化を抑制しながら圧縮処理を行うために好ましい。
2:画像描画部
3:通常・倍速処理切り替え回路
4:フレームメモリ
5:タイミングコントローラ
6:ゲートドライバ
7:展開回路内蔵データドライバ
8:基準階調電圧発生部
9:液晶表示パネル
11:画像データ
12:倍速切り替え信号
13:同期信号
14:通常・圧縮切り替え画像データ
15:通常・倍速切り替え同期信号
16:ゲート側制御信号
17:データ側制御信号
18:倍速処理同期信号
21:倍速処理回路
22、22A:圧縮回路
23:シリアルパラレル変換回路
23A:パラレルシリアル変換回路
24、25:選択回路
31:シフトレジスタ部
31A:遅延切り替えシフトレジスタ部
32、32A:展開回路
33:パラレルシリアル変換回路
33A:シリアルパラレル変換回路
34:選択回路
35:データレジスタ部
36:ラッチ部
37:レベルシフト部
38:D/Aコンバータ部
39:バッファ部
40:ラッチ回路
41:フリップフロップ
42:出力フリップフロップ
43:2逓倍回路
44:セレクタ
45:インバータ
46、47、48:セレクタ
49:ANDゲート
50:セレクタ
101:液晶表示装置
102:画像描画部
103:倍速処理回路
104:フレームメモリ
105:タイミングコントローラ
106:ゲートドライバ
107:データドライバ
108:基準階調電圧発生部
109:液晶表示パネル
111:画像データ
112:同期信号
113:倍速処理画像データ
114:倍速処理同期信号
115:ゲート側制御信号
116:データ側制御信号
Claims (5)
- 表示パネルと、
前記表示パネルを駆動するドライバと、
外部から供給された画像データに対して倍速処理を行うことができるように構成された制御部
とを具備し、
前記ドライバは、前記表示パネルを倍速表示駆動によって駆動できるように構成されており、
前記制御部は、前記ドライバが前記倍速表示駆動を行う場合、前記画像データに対して倍速処理を行って倍速処理画像データを生成し、前記倍速処理画像データに対して圧縮処理を行って圧縮画像データを生成し、更に前記圧縮画像データを前記ドライバに転送し、前記ドライバが前記倍速表示駆動を行わない場合、前記画像データを前記ドライバに転送し、
前記ドライバは、前記倍速表示駆動を行う場合、前記圧縮画像データを展開して前記倍速処理画像データを復元すると共に復元した前記倍速処理画像データに応答して前記表示パネルを駆動し、前記倍速表示駆動を行わない場合、前記制御部から受け取った前記画像データに応答して前記表示パネルを駆動し、
前記圧縮画像データを前記制御部から前記ドライバに転送するデータ転送レートと、前記画像データを前記制御部から前記ドライバに転送するデータ転送レートとが同一であり、
前記ドライバは、前記制御部から送られるクロック信号に同期して前記圧縮画像データ及び前記画像データを前記制御部から受信し、
前記クロック信号の周波数は、前記圧縮画像データが前記制御部から前記ドライバに転送される場合と前記画像データが前記制御部から前記ドライバに転送される場合とで同一であり、
前記制御部は、前記ドライバに前記倍速表示駆動の実行を指示する倍速切り替え信号を供給し、
前記ドライバは、
前記圧縮画像データから前記倍速処理画像データを復元する展開回路と、
前記倍速切り替え信号に応答して、前記画像データ又は前記倍速処理画像データを選択画像データとして選択するセレクタと、
前記選択画像データを順次にラッチする複数のラッチ回路を備えるデータレジスタ部と、
前記複数のラッチ回路に複数のラッチ信号をそれぞれに供給するラッチ制御部と、
前記データレジスタ部から供給される前記選択画像データに応答して前記表示パネルを駆動する駆動回路部
とを備え、
前記複数のラッチ回路は、それに供給される前記ラッチ信号のアサートに応答して前記選択画像データをラッチし、
前記ラッチ制御部は、前記倍速切り替え信号に応答して、前記クロック信号の立ち上がり又は立ち下がりの一方に同期して前記複数のラッチ信号を順次にアサートする動作と前記クロック信号の立ち上がり及び立ち下がりの両方に同期して前記複数のラッチ信号を順次にアサートする動作とを切り替えるように構成された
表示装置。 - 請求項1に記載の表示装置であって、
前記制御部は、前記ドライバが前記倍速表示駆動を行う場合、前記圧縮処理において、複数の画素に対応する前記倍速処理画像データから前記圧縮画像データの1単位を生成し、且つ、前記圧縮画像データの1単位を前記クロック信号の複数のクロック周期に渡って前記ドライバに転送するように構成され、
前記ラッチ制御部は、前記倍速切り替え信号に応答して、前記データレジスタ部が前記選択画像データの受け取りを開始するタイミングを制御する
表示装置。 - 請求項1又は2に記載の表示装置であって、
前記制御部は、
前記ドライバが前記倍速表示駆動を行う場合、前記画像データに対して倍速処理を行って倍速処理画像データを生成し、前記倍速処理画像データに対して圧縮処理を行って圧縮画像データを生成し、前記ドライバが前記倍速表示駆動を行わない場合、前記画像データをそのまま出力する通常・倍速処理切り替え回路と、
前記通常・倍速処理切り替え回路から前記圧縮画像データ又は前記画像データを受け取って前記ドライバに転送するタイミングコントローラ
とを備える
表示装置。 - 請求項3に記載の表示装置であって、
前記圧縮画像データを前記通常・倍速処理切り替え回路から前記タイミングコントローラに転送するデータ転送レートと、前記画像データを前記タイミングコントローラから前記ドライバに転送するデータ転送レートとが同一である
表示装置。 - 倍速表示駆動の実行を指示する倍速切り替え信号とクロック信号とを受け取ると共に、画像データ又は倍速処理画像データに対して圧縮処理を行って生成された圧縮画像データを前記クロック信号に同期して受け取り、受け取った前記画像データ又は前記圧縮画像データに応答して表示パネルを駆動し、且つ、前記クロック信号の周波数が、前記圧縮画像データを受け取る場合と前記画像データを受け取る場合とで同一であるドライバであって、
前記圧縮画像データから前記倍速処理画像データを復元する展開回路と、
前記倍速切り替え信号に応答して、前記画像データ又は前記倍速処理画像データを選択画像データとして選択するセレクタと、
前記選択画像データを順次にラッチする複数のラッチ回路を備えるデータレジスタ部と、
前記複数のラッチ回路に複数のラッチ信号をそれぞれに供給するラッチ制御部と、
前記データレジスタ部から供給される前記選択画像データに応答して前記表示パネルを駆動する駆動回路部
とを備え、
前記複数のラッチ回路は、それに供給される前記ラッチ信号のアサートに応答して前記選択画像データをラッチし、
前記ラッチ制御部は、前記倍速切り替え信号に応答して、前記クロック信号の立ち上がり又は立ち下がりの一方に同期して前記複数のラッチ信号を順次にアサートする動作と前記クロック信号の立ち上がり及び立ち下がりの両方に同期して前記複数のラッチ信号を順次にアサートする動作とを切り替えるように構成された
ドライバ。
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