WO2012137761A1 - 表示装置および駆動方法 - Google Patents

表示装置および駆動方法 Download PDF

Info

Publication number
WO2012137761A1
WO2012137761A1 PCT/JP2012/059041 JP2012059041W WO2012137761A1 WO 2012137761 A1 WO2012137761 A1 WO 2012137761A1 JP 2012059041 W JP2012059041 W JP 2012059041W WO 2012137761 A1 WO2012137761 A1 WO 2012137761A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
circuit
scanning
display device
control unit
Prior art date
Application number
PCT/JP2012/059041
Other languages
English (en)
French (fr)
Inventor
齊藤　浩二
正樹 植畑
大和　朝日
正実 尾崎
柳　俊洋
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to JP2013508872A priority Critical patent/JPWO2012137761A1/ja
Priority to AU2012239372A priority patent/AU2012239372A1/en
Priority to SG2013074059A priority patent/SG194068A1/en
Priority to KR1020137026775A priority patent/KR101533520B1/ko
Priority to CN201280015218.3A priority patent/CN103443847B/zh
Priority to US14/008,582 priority patent/US9424795B2/en
Publication of WO2012137761A1 publication Critical patent/WO2012137761A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • the present invention relates to a display device capable of reducing power consumption and a driving method thereof.
  • Patent Document 1 discloses a display that realizes low power consumption by providing a non-scanning period longer than the scanning period for scanning the screen once, and providing a pause period in which all scanning signal lines are in a non-scanning state.
  • a method for driving the apparatus is disclosed.
  • the signal line driving circuit is a circuit that supplies image data (video data) to each pixel connected to the scanning signal line.
  • the timing controller is a circuit that outputs a signal serving as a reference for each circuit such as a signal line driver circuit included in the display device to operate in synchronism based on a clock signal and a synchronization signal.
  • the signal line driving circuit includes a receiving circuit that receives an image data signal from the timing controller.
  • Patent Document 1 does not envisage such a medium-sized or larger display device, but applies the technical idea described in Patent Document 1 to a medium-sized or larger display device as it is. It is difficult to realize the display device.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a display device in which a timing controller and a signal line driving circuit are provided separately, and to reduce power consumption. An object of the present invention is to provide a display device that can perform the above-described operation.
  • a display device includes a scanning line driving circuit that selects a plurality of scanning signal lines in a line-sequential manner;
  • a signal line driving circuit which has a receiving circuit for receiving a data signal and sequentially supplies the data signal to pixels connected to the scanning signal line selected by the scanning line driving circuit; Based on a synchronization signal received from the outside, a non-scanning period in which no scanning signal line is selected and a pause drive that lowers the function of the receiving circuit in at least a part of the specified non-scanning period
  • a timing control unit for transmitting a control signal to the signal line driving circuit,
  • the signal line driver circuit and the timing control unit are provided as separate bodies.
  • a driving method includes a scanning line driving circuit that selects a plurality of scanning signal lines in a line sequential manner, and A signal line driving circuit which has a receiving circuit for receiving a data signal and sequentially supplies the data signal to pixels connected to the scanning signal line selected by the scanning line driving circuit; A timing control unit that defines a non-scanning period in which no scanning signal line is selected based on a clock signal and a synchronization signal received from the outside;
  • the signal line driving circuit and the timing control unit are driving methods of a display device provided separately, In the timing control unit, a defining step for defining the non-scanning period based on a clock signal and a synchronization signal received from the outside, Including a transmission step in which the timing control unit transmits to the signal line driving circuit a pause driving control signal that lowers the function of the receiving circuit during at least a part of the non-scanning period defined in the defining step. It is a feature.
  • the signal line driving circuit has the receiving circuit that receives the data signal.
  • the reason why the signal line driver circuit has the receiving circuit is that the signal line driver circuit is provided separately from the timing control unit.
  • the timing control unit defines the non-scanning period based on the clock signal and the synchronization signal received from the outside.
  • the non-scanning period is a period in which no scanning signal line is selected. Then, the timing control unit transmits to the signal line drive circuit a pause drive control signal that lowers the function of the reception circuit included in the signal line drive circuit in at least a part of the specified non-scanning period.
  • the function of the reception circuit included in the signal line driver circuit is reduced in at least a part of the non-scanning period. Therefore, low power consumption can be achieved.
  • reducing the function includes limiting the function of the circuit, reducing the driving ability, or stopping the driving ability.
  • the display device includes a scanning line driving circuit that selects a plurality of scanning signal lines in a line sequential manner, and A signal line driving circuit which has a receiving circuit for receiving a data signal and sequentially supplies the data signal to pixels connected to the scanning signal line selected by the scanning line driving circuit; Based on a synchronization signal received from the outside, a non-scanning period in which no scanning signal line is selected and a pause drive that lowers the function of the receiving circuit in at least a part of the specified non-scanning period A timing control unit for transmitting a control signal to the signal line driving circuit, The signal line driver circuit and the timing control unit are provided separately.
  • a driving method includes a scanning line driving circuit that selects a plurality of scanning signal lines in a line sequential manner, and A signal line driving circuit which has a receiving circuit for receiving a data signal and sequentially supplies the data signal to pixels connected to the scanning signal line selected by the scanning line driving circuit; A timing control unit that defines a non-scanning period in which no scanning signal line is selected based on a clock signal and a synchronization signal received from the outside;
  • the signal line driving circuit and the timing control unit are driving methods of a display device provided separately, In the timing control unit, a defining step for defining the non-scanning period based on a clock signal and a synchronization signal received from the outside, And a transmission step in which the timing control unit transmits a pause drive control signal that lowers the function of the receiving circuit to at least a part of the non-scanning period defined in the defining step. is there.
  • the function of the reception circuit included in the signal line driver circuit can be reduced in at least a part of the non-scanning period. There is an effect that low power can be achieved.
  • FIG. 11 is a diagram for describing a method of forming a non-scanning period within one vertical period in the display device. It is a figure which shows the structure of the display apparatus which concerns on another embodiment of this invention.
  • 6 is a timing chart comparing signal waveforms of an operation determination signal and other signals. It is a figure which shows the structure of the display apparatus which concerns on another embodiment of this invention.
  • 5 is a timing chart comparing signal waveforms of an operation determination signal and a GATE_EN signal.
  • 6 is a timing chart showing that the differential clock signal and the differential data signal are not input to the video signal receiving circuit when the operation determination signal is input to the video signal receiving circuit in a dormant state.
  • 6 is a timing chart showing that the differential clock signal and the differential data signal are in a low input state at the time when the operation determination signal is input to the video signal receiving circuit in the pause state.
  • the predetermined time after the operation determination signal is turned OFF is a timing chart showing that the differential clock signal is normally driven.
  • the differential clock signal is normally driven for a predetermined time after the operation determination signal is turned OFF, and the differential data signal is input in the Low input state for a predetermined time including the time when the operation determination signal is OFF. It is a timing chart which shows that.
  • FIG. 1 is a diagram illustrating an overall configuration of the display device 1.
  • the display device 1 includes a display panel 2, three signal line driving circuits (source drivers) 3, a scanning line driving circuit (gate driver) 4, a timing controller (timing control unit) 10, and an input connector 11. And a power generation circuit 12.
  • the display device 1 is a liquid crystal display device that employs an a-Si TFT panel of medium size or higher (5 to 13 class), and the resolution is, for example, 1024 RGB ⁇ 768.
  • the timing controller and the signal line driving circuit are mounted on separate chips. In that case, the timing controller 10 and the signal line driving circuit 3 are often provided.
  • the configuration includes three signal line drive circuits 3, but the number of signal line drive circuits 3 is not particularly limited.
  • the resolution of the display device 1 is not limited to the above-described one, and may be a general resolution of VGA (640 ⁇ 480) to WXGA (1366 ⁇ 800), and a high resolution such as 1920 ⁇ 1024. May be.
  • the display device of the present invention is not limited to a liquid crystal display device, and may be other types of display devices such as an organic EL (electro-luminescence) display device. Since the organic EL display device consumes a large amount of current during the scanning period, the effect of reducing power consumption by applying the present invention is great.
  • the display panel 2 includes a screen composed of a plurality of pixels 7 arranged in a matrix, a scanning signal line 6 (gate line), and a data signal line 5 (source line).
  • the scanning signal line 6 is a signal line for selecting and scanning the screen in line sequence.
  • the data signal line 5 is a signal line that supplies a data signal to one row of pixels 7 included in the selected scanning signal line.
  • the scanning signal line 6 and the data signal line 5 cross each other.
  • the signal line driving circuit 3 supplies a data signal to the pixels 7 for one row through the plurality of data signal lines 5.
  • the number of data signal lines connected to each of the plurality of signal line driving circuits 3 is not particularly limited.
  • each pixel in the display panel 2 is provided with a TFT (thin film transistor), and the drain electrode of the TFT Is connected to the pixel electrode.
  • TFT thin film transistor
  • the display device 1 includes a common electrode (COM: not shown) for each pixel 7 in the screen.
  • the common electrode is driven by outputting a predetermined common voltage to the common electrode based on the polarity inversion signal.
  • the scanning line driving circuit 4 selects (scans) a plurality of scanning signal lines 6 line-sequentially from the top to the bottom of the screen in accordance with the synchronization signal and the clock signal output from the timing controller 10. At this time, a rectangular wave (scanning signal) for turning on a switching element (TFT) provided in the pixel 7 and connected to the pixel electrode is output to each scanning signal line 6. Thereby, the pixels 7 for one row in the screen are selected.
  • the synchronization signal and the clock signal function as a timing control signal for controlling the timing of outputting the scanning signal to the display panel 2.
  • the signal line driving circuit 3 calculates the value of the voltage to be output to each pixel 7 for one row selected by the scanning line driving circuit 4 on the basis of the synchronization signal and the clock signal output from the timing controller 10, and the value Is output to each data signal line 5.
  • the video data (data signal) transferred from the timing controller 10 is sequentially supplied to each pixel 7 connected (electrically connected) to the selected scanning signal line 6.
  • the synchronization signal and the clock signal function as a timing control signal for controlling the timing of outputting the video data to the display panel 2.
  • FIG. 2 is a diagram showing a configuration of the signal line driving circuit 3.
  • the signal line driving circuit 3 includes a video signal receiving circuit (video data I / F receiving circuit) 31, a timing control unit 32 including a video data output timing generation unit 33, and an output amplifier circuit (output circuit). 34).
  • the video signal receiving circuit 31 receives a video signal (data signal) output from the timing controller 10 and an operation determination signal described later.
  • a video signal data signal
  • an interface for receiving a video signal for example, a mimiLVDS (low voltage differential) interface or a RSDS (reduced voltage swing differential) interface can be used.
  • the interface used in the display device 1 is not limited to these.
  • the video signal receiving circuit 31 is switched between a sleep state in which the function of the video signal receiving circuit 31 is lowered and an operation state in which the video signal receiving circuit 31 is restored from the sleep state by an operation determination signal output from the timing controller 10.
  • the timing control unit 32 controls the timing at which video data is supplied from the output amplifier circuit 34 to the display panel 2, and includes a video data output timing generation unit 33.
  • the video data output timing generation unit 33 controls the output amplifier circuit 34 based on the synchronization signal (vertical synchronization signal and horizontal synchronization signal) and the clock signal included in the video signal received by the video signal reception circuit 31. Generate a signal (such as a source start pulse signal). Then, the video data output timing generation unit 33 outputs the generated control signal to the output amplifier circuit 34 together with the video data received from the video signal receiving circuit 31.
  • the output amplifier circuit 34 includes a plurality of analog amplifiers 34 a that output data signals to the data signal lines 5.
  • the output amplifier circuit 34 supplies the data signal to each pixel 7 connected to the scanning signal line 6 via each analog amplifier 34a according to the control signal received from the video data output timing generation unit 33. To do.
  • Each analog amplifier 34a inverts the polarity of the voltage applied to the pixel 7 every frame.
  • a steady current of about 0.01 mA constantly flows through each analog amplifier 34a in order to ensure output capability. Therefore, it can be said that the output amplifier circuit 34 is an output circuit through which a steady current flows.
  • the number of analog amplifiers 34a and the number of data signal lines 5 are not necessarily the same. (Timing controller 10)
  • the timing controller 10 is provided on the control board 13 and is connected to the signal line driving circuit 3 and the like via an FPC (flexible printed circuit board) 14. Therefore, the timing controller 10 is provided separately from the signal line driving circuit 3 and the scanning line driving circuit 4 (in other words, on a separate chip).
  • the timing controller 10 receives a horizontal synchronization signal (Hsync) and a vertical synchronization signal (Vsync) as a clock signal and an input video synchronization signal together with the video data through the input connector 11.
  • These video data, horizontal / vertical synchronization signal and clock signal are referred to as an input video signal.
  • This input video signal is input from an external device (for example, a DVD player, a broadcast receiving device, etc.) that is communicably connected to the input connector 11.
  • the timing controller 10 generates, based on the received horizontal / vertical synchronization signal, a synchronization signal and a clock signal that serve as a reference for the respective circuits of the display device 1 to operate in synchronization.
  • the timing controller 10 simultaneously outputs the synchronization signal and the clock signal together with the video data to each of the three signal line driving circuits 3 as a video signal. Therefore, the timing controller 10 has a function as a data signal transfer unit that transfers video data received from the outside to the signal line driving circuit 3.
  • timing controller 10 outputs the generated synchronization signal and clock signal to the scanning line driving circuit 4.
  • the timing controller 10 determines whether the data signal is supplied to each pixel 7 connected to the selected scanning signal line 6 based on the clock signal and the synchronization signal received from the outside and the data signal. A non-scanning period that is not supplied to the pixel 7 is defined. Then, the timing controller 10 transmits to the signal line drive circuit 3 an operation determination signal (pause drive control signal) that lowers the function of the video signal receiving circuit 31 in at least a part of the specified non-scanning period.
  • an operation determination signal pause drive control signal
  • the operation determination signal is a signal for switching between a sleep state in which the function of the video signal receiving circuit 31 is lowered and an operation state in which the function is restored from the sleep state.
  • the timing controller 10 outputs the generated operation determination signal to each of the three video signal receiving circuits 31 simultaneously. With this configuration, the three video signal receiving circuits 31 can be synchronously driven in a paused manner.
  • the timing controller 10 has a function as an operation determination signal generation unit that generates an operation determination signal in addition to a function of receiving a horizontal / vertical synchronization signal and a clock signal as an input video signal from the outside.
  • the timing for generating (turning on / off) the operation determination signal is determined based on the horizontal / vertical synchronization signal and the clock signal. Therefore, when the timing controller 10 that receives the horizontal / vertical synchronization signal and the clock signal generates the operation determination signal, the operation determination signal can be generated with a simple configuration.
  • the operation determination signal may be any signal that can switch between the operation state and the sleep state of the video signal receiving circuit 31.
  • the video signal receiving circuit 31 may be put into a dormant state by not transmitting the operation determination signal to the video signal receiving circuit 31.
  • the operation determination signal is divided into two types, a return control signal (operation control signal) for returning the video signal receiving circuit 31 from the hibernation state, and a pause control signal for shifting the video signal receiving circuit 31 from the operation state to the hibernation state. It may be realized as a combination of signals.
  • the operation determination signal is a signal having two-level voltages of H value and L value.
  • the video signal receiving circuit 31 operates to determine the L value operation determination. It is assumed that the video signal receiving circuit 31 pauses when a signal is received. That is, it can be said that the operation determination signal in the present embodiment is realized by the return control signal and the pause control signal as one signal.
  • An operation determination signal having an H value voltage is a return control signal
  • an operation determination signal having an L value voltage is a pause control signal.
  • the state where the operation determination signal is H value is expressed as the operation determination signal is ON, and the state where the operation determination signal is L value is expressed as the operation determination signal is OFF. To do.
  • the timing controller 10 may transmit an operation determination signal as a return control signal to each of the video signal receiving circuits 31 included in the plurality of signal line driving circuits 3 individually (at different timings). However, the timing for turning on the operation determination signal (transmitting the operation determination signal) is set so that all the video signal reception circuits 31 are started up before the scanning period is started.
  • the timing at which the operation determination signal is turned on is different between the three video signal receiving circuits 31, the timing at which the three video signal receiving circuits 31 are started up is different from each other. Even in this case, the three signal line drive circuits 3 can be synchronized by the synchronization signal and the clock signal transmitted to the signal line drive circuit 3.
  • the power generation circuit 12 generates a voltage necessary for each circuit in the display device 1 to operate and outputs the voltage to each circuit of the display device 1.
  • the scanning period and the non-scanning period are defined in one vertical period or in a group of a plurality of vertical periods.
  • the scanning period is a period during which a data signal is supplied to the pixels 7 connected to an arbitrary scanning signal line 6.
  • the non-scanning period is a period other than the scanning period in one vertical period or a group of a plurality of vertical periods.
  • One vertical period is defined based on a vertical synchronization signal input from the outside.
  • FIG. 3 is a diagram for explaining a method of forming a non-scanning period within one vertical period. As shown in FIG. 3, non-control is performed by adjusting the oscillation interval of the GCK signal (gate clock signal) and the GOE signal (gate output enable signal) output from the timing controller 10 in order to control the scanning line driving circuit 4. A scanning period can be formed.
  • GCK signal gate clock signal
  • GOE signal gate output enable signal
  • the time interval is a non-scanning period. That is, the non-scanning period is a period in which no scanning signal line is selected.
  • the example shown in FIG. 3 is merely an example, and the method for forming the non-scanning period is not limited to the above. Further, the length of the non-scanning period and the position of the non-scanning period in one vertical period are not particularly limited.
  • the non-scanning period is an arbitrary period within one vertical period. For example, the start point of the non-scanning period may be immediately after the end of scanning for one frame, or may be a little after the end point.
  • the end point of the non-scanning period is not limited to the end point of one vertical period, and may be before that.
  • a period in which the video signal receiving circuit 31 is in a dormant state is referred to as a pause period, and a period other than the pause period is referred to as an operation period.
  • the pause period is at least a part of the period included in the non-scanning period of the display device 1. In other words, the non-scanning period and the pause period may be matched, or a part of the non-scanning period may be set as the pause period.
  • the operation determination signal generated by the timing controller 10 is a signal for switching between the pause state and the operation state of the video signal receiving circuit 31. While this operation determination signal is ON, the video signal receiving circuit 31 is in an operating state. Since the timing controller 10 defines the scanning period and the non-scanning period, the timing controller 10 may determine the timing for turning on / off the operation determination signal based on the scanning period and the non-scanning period defined by itself.
  • the processing in the timing controller 10 includes at least one of a defining step that defines a non-scanning period in which all the scanning signal lines 6 are not selected and a non-scanning period defined in the defining step based on a synchronization signal received from the outside. And a transmission step of transmitting to the signal line drive circuit 3 a pause drive control signal that lowers the function of the video signal reception circuit 31 during the period of the section.
  • a video signal receiving unit that receives a video signal and a receiving circuit control unit may be provided inside the video signal receiving circuit 31.
  • the receiving circuit control unit receives the operation determination signal and controls the operation and pause of the video signal receiving unit based on the received operation determination signal. In this case, the receiving circuit control unit performs processing for operating the video signal receiving unit when the operation determination signal is turned on. In addition, the receiving circuit control unit performs processing to pause the video signal receiving unit when the operation determination signal is turned off.
  • pause driving of the video signal receiving circuit can be realized with a simple circuit.
  • Embodiment 2 The following will describe another embodiment of the present invention with reference to FIGS.
  • symbol is attached
  • FIG. 4 is a diagram showing a configuration of the display device 100 of the present embodiment.
  • the timing control unit 32 includes a pause drive control unit (output circuit control unit) 35.
  • the timing controller 10 outputs an operation determination signal to the pause drive control unit 35 in addition to the video signal receiving circuit 31.
  • the pause drive control unit 35 outputs an AMP_Enable signal (hereinafter abbreviated as an AMP_EN signal) that switches between the pause state and the operation state of the analog amplifier 34 a included in the output amplifier circuit 34 to the output amplifier circuit 34.
  • the pause state of the analog amplifier 34a is a state where the capability of the analog amplifier 34a is reduced
  • the operation state of the analog amplifier 34a is a state where the analog amplifier 34a returns from the pause state.
  • a period in which the analog amplifier 34a is in an inactive state is referred to as an amplifier inactive period
  • a period in which the analog amplifier 34a is in an operating state is referred to as an amplifier operating period.
  • the pause drive control unit 35 switches the AMP_EN signal to the H value when the operation determination signal is received, and switches the AMP_EN signal to the L value when the operation determination signal is turned OFF.
  • the analog amplifier 34a operates when the AMP_Enable signal has an H value and pauses when the AMP_Enable signal has an L value. That is, the pause drive control unit 35 operates and pauses the output amplifier circuit 34 based on the operation determination signal.
  • the AMP_EN signal can be directly input from the timing controller 10 to the output amplifier circuit 34.
  • the timing controller 10 functions as an output circuit control unit that reduces the capability of the output amplifier circuit 34.
  • the AMP_EN signal from the operation determination signal, it is not necessary to separately provide a signal line for transmitting the AMP_EN signal to the output amplifier circuit 34, and the number of terminals of the timing controller 10 and the signal line driving circuit 3 can be reduced. Therefore, it is preferable to generate the AMP_EN signal from the operation determination signal in the pause drive control unit 35.
  • the AMP_EN signal is also output from the pause drive control unit 35 to the video data output timing generation unit 33, and is used for controlling the output of video data.
  • the operation determination signal is input to the video signal receiving circuit 31 and also to the pause drive control unit 35.
  • the video signal receiving circuit 31 is driven and controlled by the operation determination signal, and an AMP_EN signal is generated based on the operation determination signal.
  • FIG. 5 is a timing chart comparing the signal waveforms of the operation determination signal and other signals.
  • the operation determination signal is turned on slightly before the start of the scanning period. That is, it is preferable that the timing controller 10 transmits an operation determination signal (return control signal) for returning the video signal receiving circuit 31 from the sleep state to the video signal receiving circuit 31 before the scanning period is started.
  • an operation determination signal return control signal
  • the video signal receiving circuit 31 When the video signal receiving circuit 31 is activated by turning on the operation determination signal, a certain amount of time is required until the video signal receiving circuit 31 can operate normally. Therefore, when the timing at which the operation determination signal is turned ON and the timing at which the next scanning period is started are the same, the state of the signal output from the output amplifier circuit 34 to the data signal line 5 becomes unstable. May occur. As a result, an originally unintended voltage may be applied to the pixel 7.
  • the display device 100 it is preferable to set the timing at which the operation determination signal is turned ON earlier than the timing at which the next scanning period is started (the start time of the operation period). Thereby, after the video signal receiving circuit 31 returns from the resting state and stabilizes, the next scanning period is started, and as a result, a normal voltage can be applied to the pixel 7. This is also true for the display device 1.
  • the operation state and the pause state of the analog amplifier 34a are switched. Specifically, the pause drive control unit 35 switches the AMP_EN signal to the H value when the operation determination signal is received (turned ON), and the AMP_EN signal when the operation determination signal is OFF. To the L value.
  • the timing for turning on the operation determination signal earlier than the timing for starting the next scanning period (in other words, the starting point of the amplifier operating period).
  • the pause drive control unit 35 may output a signal for operating the analog amplifier 34a and a signal for stopping the analog amplifier 34a as different signals.
  • Embodiment 3 The following will describe still another embodiment of the present invention with reference to FIGS.
  • symbol is attached
  • FIG. 6 is a diagram showing a configuration of the display device 200 of the present embodiment.
  • the timing control unit 32 includes a pause drive control unit (scan line drive circuit control unit) 36 and a scan line drive circuit control signal generation unit (scan line drive circuit control unit) 37. It is.
  • the pause drive control unit 36 generates a GATE_Enable signal (hereinafter abbreviated as a GATE_EN signal) that switches between the pause state and the operation state of the scanning line drive circuit 4 in addition to the function of the pause drive control unit 35. Then, the pause drive control unit 36 transmits the generated GATE_EN signal to the scanning line drive circuit control signal generation unit 37.
  • a GATE_EN signal hereinafter abbreviated as a GATE_EN signal
  • the pause drive control unit 36 switches the GATE_EN signal from the L value to the H value when the operation determination signal is received (turned ON). In addition, the pause drive control unit 36 switches the GATE_EN signal to the L value when the operation determination signal is turned off.
  • the scanning line driving circuit 4 performs a normal operation
  • the GATE_EN signal has an L value
  • the scanning line driving circuit 4 pauses. That is, the pause drive control unit 36 operates and pauses the scanning line drive circuit 4 based on the operation determination signal.
  • the video data output timing generation unit 33 is a control signal (horizontal synchronization signal, vertical synchronization signal and clock (dot clock) that serves as a reference for timing control of the scanning line driving circuit 4. )). Then, the video data output timing generation unit 33 outputs the generated control signal to the scanning line drive circuit control signal generation unit 37.
  • the scanning line drive circuit control signal generation unit 37 scans the display panel 2 with the scanning signal.
  • a timing control signal for controlling the timing of outputting is generated.
  • This timing control signal includes GSP (gate start pulse signal), GCK (gate clock signal) and GOE (gate output enable signal). for that reason.
  • the timing controller 10 does not control the scanning line driving circuit 4.
  • the scanning line driving circuit control signal generation unit 37 outputs the generated timing control signal to the scanning line driving circuit 4.
  • the scanning line drive circuit control signal generation unit 37 sets the timing control signal (such as GSP) to the oscillation state during the normal scanning period when the GATE_EN signal is at the H value, and the timing control signal when the GATE_EN signal is at the L value.
  • the timing control signal such as GSP
  • FIG. 3 an output state indicating a fixed waveform (having a constant level) corresponding to the non-scanning period is set.
  • the scanning line driving circuit 4 performs a normal operation when the GATE_EN signal has an H value, and pauses when the GATE_EN signal has an L value. Conversely, the scanning line driving circuit 4 may be paused when the GATE_EN signal has an H value, and may be operated when the GATE_EN signal has an L value.
  • the pause drive control unit 36 and the scanning line drive circuit control signal generation unit 37 are based on the operation determination signal, and are in a pause state in which the function of the scan line drive circuit 4 is lowered and an operation state in which the function is restored from the pause state. It functions as a scanning line driver circuit control unit that switches between the two.
  • FIG. 7 is a timing chart comparing the signal waveforms of the operation determination signal and the GATE_EN signal. As shown in FIG. 7, the relationship between the operation determination signal and the GATE_EN signal is the same as the relationship between the operation determination signal and the AMP_EN signal shown in FIG. That is, the pause period of the output amplifier circuit 34 and the pause period of the scanning line driving circuit 4 are the same.
  • the scanning period and the non-scanning period are defined by ON / OFF of the operation determination signal. Therefore, the timing controller 10 defines the ON / OFF timing of the operation determination signal so that the scanning period and the non-scanning period corresponding to the input video signal are realized.
  • the display device 200 includes the pause drive control unit 36 and the scan line drive circuit control signal generation unit 37, so that the display line 200 is driven by the signal line drive circuit 3 in addition to the pause drive of the output amplifier circuit 34.
  • the circuit 4 can also be paused. Therefore, the control signal wiring from the timing controller 10 becomes unnecessary, and the FPC width can be reduced.
  • the differential clock signal corresponds to the clock signal described above.
  • the differential data signal corresponds to the above-described synchronization signal and video data signal. That is, the above-described video signal is input to the video signal receiving circuit 31 as a differential signal.
  • the differential signal is composed of a pair of a positive signal and a negative signal, and the positive signal and the negative signal have a phase difference of approximately 180 degrees. The potential difference between these two signals becomes the signal level.
  • the signal amplitude can be made smaller than that of a single-ended signal, so that the data transmission speed can be increased. Further, the differential signal has an advantageous effect of being strong against common mode noise.
  • the clock signal and the data signal are differential signals.
  • a signal other than the differential signal is clocked. It may be used as a signal and / or data signal.
  • FIG. 8 is a timing chart showing that the differential clock signal and the differential data signal are not input to the video signal receiving circuit 31 when the operation determination signal is input to the video signal receiving circuit 31 in the dormant state.
  • the video signal receiving circuit 31 in the dormant state has a video before timing to start receiving the specific signals (that is, the differential clock signal and the differential data signal) received during the operation period. It is preferable to receive an operation determination signal for returning the signal receiving circuit 31 from the hibernation state. That is, the differential clock signal and the differential data signal are transmitted from the timing controller 10 after a predetermined time has elapsed since the operation determination signal was turned on. However, the differential clock signal and the differential data signal are input to the video signal receiving circuit 31 at or slightly before the start of the scanning period.
  • differential clock signal and the differential data signal may not be input to the video signal receiving circuit 31 when the operation determination signal is turned on.
  • FIG. 9 is a timing chart showing that the differential clock signal and the differential data signal are in the low input state when the operation determination signal is input to the video signal receiving circuit 31 in the dormant state.
  • a state in which the potential difference between two signals included in the differential signal (differential clock signal and differential data signal) is fixed to a predetermined level or less is referred to as a differential low input state. That is, the differential low input state is a state in which both the positive side signal and the negative side signal have a high level or both have a low level (a state in which the low level is fixed).
  • the state in which the differential signal is normally driven means that the plus side signal and the minus side signal individually change from the Low level to the High level, and the potential difference can have a predetermined meaning. It is a state.
  • the video signal receiving circuit 31 in the dormant state receives a differential clock signal and a differential data signal in addition to the operation determination signal when returning.
  • the differential clock signal and the differential data signal are preferably in a low input state.
  • the video signal receiving circuit 31 in the inactive state receives the operation determination signal for returning from the inactive state
  • the video signal receiving circuit 31 receives the differential clock signal and the differential data signal ( The specific signal is preferably received in the differential low input state.
  • the timing of receiving the differential clock signal and differential data signal in the differential low input state may be the same as the timing of receiving the operation determination signal, or the operation determination signal is turned on. It may be earlier than the timing.
  • the time for receiving the differential clock signal and the differential data signal in the Low input state may be set as appropriate according to the circuit characteristics and the like.
  • the differential clock signal and the differential data signal are input to the video signal receiving circuit 31 in a normal driving state at or slightly before the start of the scanning period.
  • the operation determination signal when the operation determination signal is turned ON, only one of the differential clock signal and the differential data signal may be received in the differential low input state. However, in order to reliably obtain the above-described effect, it is preferable to receive both the differential clock signal and the differential data signal in the differential low input state.
  • FIG. 10 is a timing chart showing that the differential clock signal is normally driven for a predetermined time after the operation determination signal is turned OFF. As shown in FIG. 10, it is preferable that the video signal receiving circuit 31 continuously receives the differential clock signal in the normal driving state for a predetermined time after the operation determination signal is turned off. That is, it is preferable that the timing at which transmission of the differential clock signal from the timing controller 10 stops is delayed from the timing at which the operation determination signal is turned off.
  • the predetermined time varies depending on the circuit characteristics of the video signal receiving circuit 31, but is, for example, about several tens of clock counts.
  • FIG. 11 shows that the differential clock signal is normally driven for a predetermined time after the operation determination signal is turned OFF, and the differential data signal is LOW for a predetermined time including the time point when the operation determination signal is OFF. It is a timing chart which shows being input in an input state.
  • the differential clock signal is input to the video signal receiving circuit 31 in the normal drive state for a predetermined time after the operation determination signal is turned off, as in the first example. Is done.
  • the differential data signal is input in the differential low input state for a predetermined time including the time when the operation determination signal is turned off.
  • the predetermined time may be set as appropriate according to the circuit characteristics of the video signal receiving circuit 31.
  • the timing control unit transmits the pause driving control signal simultaneously to each of the receiving circuits included in the plurality of signal line driving circuits.
  • the timing control unit includes a receiving circuit in which the plurality of signal line driving circuits have a return control signal for returning the receiving circuit from a suspended state in which the function is reduced. It is preferable to transmit to each of these individually.
  • the timing control unit outputs a return control signal for returning the receiving circuit from a sleep state in which the function is reduced before the scanning period in which the data signal is supplied to the pixels is started. It is preferable to transmit to the signal line driver circuit.
  • the receiving circuit Even if a return control signal is received, there is a possibility that the receiving circuit will not return from the sleep state immediately. According to the above configuration, in consideration of the time lag until the receiving circuit returns, the return control signal is transmitted before the scanning period starts, so that the scanning period starts with the receiving circuit returning. Can be greeted.
  • the signal line driving circuit is An output circuit for outputting the data signal to the pixel; It is preferable that an output circuit control unit that lowers the function of the output circuit based on the pause drive control signal is provided.
  • the function of the output circuit can be reduced, and the power can be further reduced. Further, with the above configuration in which the return control signal is transmitted to the signal line driver circuit before the scanning period is started, a sufficient time for returning the function of the output circuit can be secured.
  • the signal line driving circuit includes a scanning line driving circuit control unit that lowers the function of the scanning line driving circuit based on the pause driving control signal.
  • the function of the scanning line driving circuit can be reduced, and the power can be further reduced.
  • the receiving circuit when the receiving circuit is in a dormant state in which the function is reduced, the receiving circuit is put into a dormant state prior to the timing at which the receiving circuit starts receiving a specific signal received during an operation period in which the receiving circuit has returned from the dormant state. It is preferable to receive a return control signal for returning from the timing control unit.
  • the receiving circuit when the receiving circuit is in a paused state with a reduced function, the receiving circuit returns from the paused state when receiving a return control signal for returning the receiver circuit from the paused state from the timing control unit.
  • the specific signal received during the period is preferably received at a fixed Low level.
  • the fixed Low level is a state in which the voltage level of the signal is fixed at a predetermined voltage or lower, unlike the normal operation state.
  • the potential difference between the two signals of the differential signal is fixed to a predetermined level or less.
  • the specific signal may be a clock signal, the data signal, or both.
  • the receiving circuit continuously receives the clock signal within a predetermined time after the transition to the sleep state in which the function is lowered.
  • the reception circuit receives the data signal with the Low level fixed within a predetermined time including a time point when the function shifts to a sleep state.
  • the clock signal or the data signal is input to the receiving circuit as a differential signal.
  • the signal amplitude can be made smaller than that of a single-ended signal, so that the data transmission speed can be increased. Further, the differential signal has an advantageous effect of being strong against common mode noise.
  • the display device of the present invention may be a liquid crystal display device or an organic electroluminescence display device.
  • the display device according to the present invention can be widely used as various display devices such as liquid crystal display devices, organic EL display devices, and electronic paper.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

　表示装置（１）は、複数の走査信号線を線順次に選択する走査線駆動回路（４）と、データ信号を受信する受信回路を有し、走査線駆動回路（４）が選択した走査信号線（６）に連なる画素にデータ信号を順次供給する信号線駆動回路（３）と、外部から受信した同期信号に基づいて、いずれの走査信号線も選択していない非走査期間を規定するとともに、規定した非走査期間の少なくとも一部の期間において上記受信回路の機能を低下させる動作判別信号を、信号線駆動回路（３）へ送信するタイミングコントローラ（１０）とを備えている。信号線駆動回路（３）とタイミングコントローラ（１０）とは別体として設けられている。

Description

表示装置および駆動方法
　本発明は、消費電力を低減できる表示装置およびその駆動方法に関する。
　近年、液晶表示装置に代表される薄型、軽量、および低消費電力の表示装置が盛んに活用されている。こうした表示装置は、例えば携帯電話、スマートフォン、またはラップトップ型パーソナルコンピュータへの搭載が顕著である。また、今後はより薄型の表示装置である電子ペーパーの開発および普及も急速に進むことが期待されている。このような状況の中、現在、各種の表示装置において消費電力を低下させることが共通の課題となっている。
　例えば、特許文献１には、画面を１回走査する走査期間よりも長い非走査期間であって、全走査信号線を非走査状態とする休止期間を設けることによって、低消費電力を実現する表示装置の駆動方法が開示されている。
日本国公開特許公報「特開２００１－３１２２５３号公報（公開日：２００１年１１月９日）」
　一方、中型以上の表示装置では、大型化に伴い、信号線駆動回路（ソースドライバ）と、タイミングコントローラとを別々のチップに搭載し、かつ、信号線駆動回路を複数設ける構成が一般的になっている。ここで、上記信号線駆動回路とは、走査信号線に連なる各画素に対して画像データ（映像データ）を供給する回路である。上記タイミングコントローラとは、クロック信号および同期信号に基づき、表示装置が備える信号線駆動回路などの各回路が同期して動作するための基準となる信号を各回路に対して出力する回路である。
　信号線駆動回路とタイミングコントローラとが別々のチップに搭載されているため、信号線駆動回路は、タイミングコントローラから画像データ信号を受信する受信回路を備えている。
　特許文献１に記載の発明は、このような中型以上の表示装置を想定しておらず、特許文献１に記載の技術的思想をそのまま中型以上の表示装置に適用し、低消費電力の中型以上の表示装置を実現することは困難である。
　本発明は、上記の問題点を解決するためになされたもので、その目的は、タイミングコントローラと信号線駆動回路とが別体として設けられている表示装置であって、消費電力を低減させることができる表示装置を提供することにある。
　本発明に係る表示装置は、上記の課題を解決するために、複数の走査信号線を線順次に選択する走査線駆動回路と、
　データ信号を受信する受信回路を有し、上記走査線駆動回路が選択した走査信号線に連なる画素に上記データ信号を順次供給する信号線駆動回路と、
　外部から受信した同期信号に基づいて、いずれの走査信号線も選択していない非走査期間を規定するとともに、規定した非走査期間の少なくとも一部の期間において上記受信回路の機能を低下させる休止駆動制御信号を、上記信号線駆動回路へ送信するタイミング制御部とを備え、
　上記信号線駆動回路と上記タイミング制御部とは別体として設けられていることを特徴としている。
　本発明に係る駆動方法は、上記の課題を解決するために、複数の走査信号線を線順次に選択する走査線駆動回路と、
　データ信号を受信する受信回路を有し、上記走査線駆動回路が選択した走査信号線に連なる画素に上記データ信号を順次供給する信号線駆動回路と、
　外部から受信したクロック信号および同期信号に基づいて、いずれの走査信号線も選択していない非走査期間を規定するタイミング制御部とを備え、
　上記信号線駆動回路と上記タイミング制御部とは別体として設けられている表示装置の駆動方法であって、
　上記タイミング制御部において、外部から受信したクロック信号および同期信号に基づいて上記非走査期間を規定する規定工程と、
　上記規定工程において規定した非走査期間の少なくとも一部の期間において上記受信回路の機能を低下させる休止駆動制御信号を、上記タイミング制御部が上記信号線駆動回路へ送信する送信工程とを含むことを特徴としている。
　上記の構成によれば、信号線駆動回路は、データ信号を受信する受信回路を有している。信号線駆動回路が受信回路を有しているのは、信号線駆動回路がタイミング制御部とは別体として設けられているからである。
　タイミング制御部は、外部から受信したクロック信号および同期信号に基づいて非走査期間を規定する。非走査期間とは、いずれの走査信号線も選択していない期間である。そして、タイミング制御部は、規定した非走査期間の少なくとも一部の期間において信号線駆動回路が有する受信回路の機能を低下させる休止駆動制御信号を、当該信号線駆動回路へ送信する。
　それゆえ、上記信号線駆動回路と上記タイミング制御部とが別体として設けられている表示装置において、非走査期間の少なくとも一部の期間において信号線駆動回路が有する受信回路の機能を低下させることができ、低電力化を図ることができる。ここで機能を低下させるとは、その回路の機能を制限する、あるいは駆動能力を低能力化させる、あるいは停止させることなどを含む。
　以上のように、本発明に係る表示装置は、複数の走査信号線を線順次に選択する走査線駆動回路と、
　データ信号を受信する受信回路を有し、上記走査線駆動回路が選択した走査信号線に連なる画素に上記データ信号を順次供給する信号線駆動回路と、
　外部から受信した同期信号に基づいて、いずれの走査信号線も選択していない非走査期間を規定するとともに、規定した非走査期間の少なくとも一部の期間において上記受信回路の機能を低下させる休止駆動制御信号を、上記信号線駆動回路へ送信するタイミング制御部とを備え、
　上記信号線駆動回路と上記タイミング制御部とは別体として設けられている構成である。
　本発明に係る駆動方法は、複数の走査信号線を線順次に選択する走査線駆動回路と、
　データ信号を受信する受信回路を有し、上記走査線駆動回路が選択した走査信号線に連なる画素に上記データ信号を順次供給する信号線駆動回路と、
　外部から受信したクロック信号および同期信号に基づいて、いずれの走査信号線も選択していない非走査期間を規定するタイミング制御部とを備え、
　上記信号線駆動回路と上記タイミング制御部とは別体として設けられている表示装置の駆動方法であって、
　上記タイミング制御部において、外部から受信したクロック信号および同期信号に基づいて上記非走査期間を規定する規定工程と、
　上記規定工程において規定した非走査期間の少なくとも一部の期間において上記受信回路の機能を低下させる休止駆動制御信号を、上記タイミング制御部が上記信号線駆動回路へ送信する送信工程とを含む構成である。
　それゆえ、信号線駆動回路とタイミング制御部とが別体として設けられている表示装置において、非走査期間の少なくとも一部の期間において信号線駆動回路が有する受信回路の機能を低下させることができ、低電力化を図ることができるという効果を奏する。
本発明の一実施形態に係る表示装置の全体構成を示す図である。 上記表示装置が備える信号線駆動回路の構成を示す図である。 上記表示装置において、１垂直期間内に非走査期間を形成する方法を説明するための図である。 本発明の別の実施形態に係る表示装置の構成を示す図である。 動作判別信号とその他の信号との信号波形を比較したタイミングチャートである。 本発明のさらに別の実施形態に係る表示装置の構成を示す図である。 動作判別信号とＧＡＴＥ＿ＥＮ信号との信号波形を比較したタイミングチャートである。 休止状態にある映像信号受信回路に動作判別信号が入力される時点では、差動クロック信号および差動データ信号が映像信号受信回路に入力されないことを示すタイミングチャートである。 休止状態にある映像信号受信回路に動作判別信号が入力される時点では、差動クロック信号および差動データ信号は、Ｌｏｗ入力状態となっていることを示すタイミングチャートである。 動作判別信号がＯＦＦになってから所定の時間は、差動クロック信号が通常駆動されることを示すタイミングチャートである。 動作判別信号がＯＦＦになってから所定の時間は、差動クロック信号が通常駆動され、動作判別信号がＯＦＦになった時点を含む所定の時間は、差動データ信号がＬｏｗ入力状態で入力されることを示すタイミングチャートである。
　〔実施の形態１〕
　本発明の実施の一形態について図１～図３に基づいて説明すれば、以下のとおりである。
　（表示装置１の構成）
　まず、本実施形態に係る表示装置（液晶表示装置）１の構成について、図１を参照して説明する。図１は、表示装置１の全体構成を示す図である。図１に示すように、表示装置１は、表示パネル２、３つの信号線駆動回路（ソースドライバ）３、走査線駆動回路（ゲートドライバ）４、タイミングコントローラ（タイミング制御部）１０、入力コネクタ１１および電源生成回路１２を備えている。
　本実施形態では、表示装置１として、中型以上（５型～１３型クラス）のａ‐ＳｉＴＦＴパネルを採用した液晶表示装置を想定しており、解像度は、例えば１０２４ＲＧＢ×７６８である。一般的に、このようなクラスの表示装置の場合、タイミングコントローラと信号線駆動回路とは、別々のチップに搭載されている。その場合に、タイミングコントローラ１０を１個、信号線駆動回路３を３個備える構成であることが多い。本実施形態では、信号線駆動回路３を３個備える構成とするが、信号線駆動回路３の個数は特に限定されない。
　また、表示装置１の解像度も、上述のものに限定されず、ＶＧＡ（６４０×４８０）～ＷＸＧＡ（１３６６×８００）の一般的な解像度であってもよく、１９２０×１０２４などの高解像度であってもよい。また、本発明の表示装置は、液晶表示装置に限定されず、有機ＥＬ（electro-luminescence）表示装置などその他の種類の表示装置であってもよい。有機ＥＬ表示装置は、走査期間の消費電流が非常に多いため、本発明を適用することによる低電力化の効果が大きい。
　（表示パネル２）
　表示パネル２は、マトリクス状に配置された複数の画素７からなる画面と、走査信号線６（ゲートライン）と、データ信号線５（ソースライン）とを備えている。走査信号線６は、前記画面を線順次に選択して走査するための信号線である。データ信号線５は、選択された走査信号線に含まれる一行分の画素７にデータ信号を供給する信号線である。走査信号線６とデータ信号線５とは互いに交差している。
　信号線駆動回路３は、複数のデータ信号線５を介してデータ信号を一行分の画素７に供給する。なお、複数の信号線駆動回路３のそれぞれに接続されるデータ信号線の数は特に限定されない。
　なお、本実施形態は、説明の簡便のため等価回路を対象にした駆動を例にしており、表示パネル２内の各画素にはＴＦＴ（thin film transistor）が設けられており、ＴＦＴのドレイン電極は画素電極に接続されている。
　さらに、表示装置１は、画面内の各画素７に対して、共通電極（ＣＯＭ：不図示）を備えている。極性反転信号基づき、所定の共通電圧が共通電極に出力されることで共通電極が駆動される。
　（走査線駆動回路４）
　走査線駆動回路４は、タイミングコントローラ１０から出力された同期信号およびクロック信号に従って、複数の走査信号線６を画面の上から下に向かって線順次に選択する（走査する）。その際、各走査信号線６に対して、画素７に備えられ画素電極に接続されるスイッチング素子（ＴＦＴ）をオン状態にさせるための矩形波（走査信号）を出力する。これにより、画面内の１行分の画素７を選択状態にする。このように、同期信号およびクロック信号は、表示パネル２へ走査信号を出力するタイミングを制御するタイミング制御信号として機能する。
　（信号線駆動回路３）
　信号線駆動回路３は、タイミングコントローラ１０から出力された同期信号およびクロック信号に基づき、走査線駆動回路４が選択した１行分の各画素７に出力すべき電圧の値を算出し、その値の電圧を各データ信号線５に出力する。その結果、選択された走査信号線６に連なる（電気的に接続された）各画素７に対して、タイミングコントローラ１０から転送された映像データ（データ信号）が順次供給される。このように、同期信号およびクロック信号は、映像データを表示パネル２へ出力するタイミングを制御するタイミング制御信号として機能する。
　図２は、信号線駆動回路３の構成を示す図である。図２に示すように、信号線駆動回路３は、映像信号受信回路（映像データ用Ｉ／Ｆ受信回路）３１、映像データ出力タイミング生成部３３を含むタイミングコントロール部３２および出力アンプ回路（出力回路）３４を備えている。
　映像信号受信回路３１は、タイミングコントローラ１０から出力された映像信号（データ信号）および後述する動作判別信号を受信する。映像信号を受信するインターフェースとして、例えば、ｍｉｍｉＬＶＤＳ（low voltage differential signaling）インターフェースまたはＲＳＤＳ（reduced swing differential signaling）インターフェースを利用することができる。ただし、表示装置１で利用されるインターフェースは、これらに限定されない。
　また、映像信号受信回路３１は、タイミングコントローラ１０から出力される動作判別信号によって、映像信号受信回路３１の機能が低下する休止状態と、当該休止状態から復帰した動作状態とに切り替えられる。
　タイミングコントロール部３２は、映像データを出力アンプ回路３４から表示パネル２へ供給するタイミングを制御するものであり、映像データ出力タイミング生成部３３を備えている。
　映像データ出力タイミング生成部３３は、映像信号受信回路３１が受信した映像信号に含まれる同期信号（垂直同期信号および水平同期信号）およびクロック信号に基づいて、出力アンプ回路３４を制御するための制御信号（ソーススタートパルス信号など）を生成する。そして、映像データ出力タイミング生成部３３は、生成した制御信号を、映像信号受信回路３１から受信した映像データとともに出力アンプ回路３４へ出力する。
　出力アンプ回路３４は、各データ信号線５にデータ信号を出力する複数のアナログアンプ３４ａを備えている。そして、出力アンプ回路３４は、映像データ出力タイミング生成部３３から受信した制御信号に従い、映像データを走査信号線６に連なる各画素７に対して、各アナログアンプ３４ａを介して上記データ信号を供給する。
　この各アナログアンプ３４ａは、１フレーム内ごとに画素７へ印加する電圧の極性を反転させる。個々のアナログアンプ３４ａには、出力能力を確保するために、０．０１ｍＡ程度の定常電流が常時流れている。それゆえ、出力アンプ回路３４は、定常電流が流れる出力回路であると言える。なお、アナログアンプ３４ａの数と、データ信号線５の数とは必ずしも同一である必要はない。
（タイミングコントローラ１０）
　図１に示すように、タイミングコントローラ１０は、コントロール基板１３に設けられており、ＦＰＣ（フレキシブルプリント基板）１４を介して信号線駆動回路３等と通信可能に接続されている。それゆえ、タイミングコントローラ１０は、信号線駆動回路３および走査線駆動回路４とは別体として（換言すれば、別々のチップ上に）設けられている。
　タイミングコントローラ１０には、入力コネクタ１１を介して映像データとともに、クロック信号および、入力映像同期信号として、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）が入力される。これら映像データ、水平・垂直同期信号およびクロック信号を含めて入力映像信号と称する。この入力映像信号は、入力コネクタ１１と通信可能に接続される外部の装置（例えば、ＤＶＤプレーヤー、放送受信装置など）から入力される。
　タイミングコントローラ１０は、受信した水平・垂直同期信号に基づき、表示装置１の各回路が同期して動作するための基準となる同期信号およびクロック信号を生成する。そして、タイミングコントローラ１０は、これら同期信号およびクロック信号を映像データとともに映像信号として３つの信号線駆動回路３のそれぞれへ同時に出力する。それゆえタイミングコントローラ１０は、外部から受信した映像データを信号線駆動回路３へ転送するデータ信号転送部としての機能を有する。
　また、タイミングコントローラ１０は、生成した同期信号およびクロック信号を走査線駆動回路４へ出力する。
　また、タイミングコントローラ１０は、外部から受信したクロック信号および同期信号に基づいて、選択された走査信号線６に連なる各画素７に対してデータ信号が供給される走査期間および上記データ信号がいずれの画素７に対しても供給されない非走査期間を規定する。そして、タイミングコントローラ１０は、規定した非走査期間の少なくとも一部の期間において映像信号受信回路３１の機能を低下させる動作判別信号（休止駆動制御信号）を、信号線駆動回路３へ送信する。
　上記動作判別信号は、映像信号受信回路３１の機能が低下する休止状態と、当該休止状態から復帰した動作状態とを切り替える信号であると言える。タイミングコントローラ１０は、生成した動作判別信号を３つの映像信号受信回路３１のそれぞれへ同時に出力する。この構成により、３つの映像信号受信回路３１を同期させて休止駆動することができる。
　このようにタイミングコントローラ１０は、外部から入力映像信号として水平・垂直同期信号およびクロック信号を受信する機能に加え、動作判別信号を生成する動作判別信号生成部としての機能を有している。動作判別信号を生成する（ＯＮ／ＯＦＦする）タイミングは、水平・垂直同期信号およびクロック信号に基づいて決められる。そのため、水平・垂直同期信号およびクロック信号を受信するタイミングコントローラ１０が動作判別信号を生成することにより、簡単な構成で動作判別信号を生成することができる。
　なお、動作判別信号は、映像信号受信回路３１の動作状態と休止状態とを切り替えることができるものであればよい。例えば、動作判別信号を映像信号受信回路３１へ送信しないことで映像信号受信回路３１を休止状態にしてもよい。また、動作判別信号を、映像信号受信回路３１を休止状態から復帰させる復帰制御信号（動作制御信号）と、映像信号受信回路３１を動作状態から休止状態に移行させる休止制御信号との２種類の信号の組み合わせとして実現してもよい。
　以下では、動作判別信号は、Ｈ値とＬ値との２段階の電圧を有する信号であり、Ｈ値の動作判別信号を受信した場合に映像信号受信回路３１が動作し、Ｌ値の動作判別信号を受信した場合に映像信号受信回路３１が休止するものとする。すなわち、本実施形態における動作判別信号は、上記復帰制御信号と上記休止制御信号とが１つの信号として実現されたものであると言える。Ｈ値の電圧を有する動作判別信号が復帰制御信号であり、Ｌ値の電圧を有する動作判別信号が休止制御信号である。
　また、動作判別信号がＨ値になっている状態を動作判別信号がＯＮになっていると表現し、動作判別信号がＬ値になっている状態を動作判別信号がＯＦＦになっていると表現する。
　なお、タイミングコントローラ１０は、復帰制御信号としての動作判別信号を、複数の信号線駆動回路３が有する映像信号受信回路３１のそれぞれへ個別に（タイミングをずらして）送信してもよい。ただし、走査期間が開始される前に全ての映像信号受信回路３１が立ち上がるように、動作判別信号をＯＮにする（動作判別信号を送信する）タイミングを設定する。
　この構成により、信号線駆動回路３が複数設けられている場合に、複数の信号線駆動回路間の復帰時に生じるラッシュ電流を分散化させることができる。
　なお、動作判別信号がＯＮになるタイミングが３つの映像信号受信回路３１で互いに異なれば、３つの映像信号受信回路３１が立ち上がるタイミングが互いに異なることになる。この場合でも、信号線駆動回路３へ送信される同期信号およびクロック信号により３つの信号線駆動回路３の同期をとることができる。
　（電源生成回路１２）
　電源生成回路１２は、表示装置１内の各回路が動作するために必要な電圧を生成し、表示装置１の各回路に出力する。
　（走査期間および非走査期間）
　上述のように表示装置１では、表示パネル２を駆動する際、１垂直期間において、あるいは複数の垂直期間のまとまりにおいて走査期間と非走査期間とが規定される。走査期間とは、任意の走査信号線６に連なる画素７に対してデータ信号を供給する期間である。また、非走査期間とは、１垂直期間内における、あるいは複数の垂直期間のまとまりにおける走査期間以外の期間である。なお、１垂直期間は、外部から入力された垂直同期信号に基づいて規定される。
　図３は、１垂直期間内に非走査期間を形成する方法を説明するための図である。図３に示すように、走査線駆動回路４を制御するためにタイミングコントローラ１０から出力されるＧＣＫ信号（ゲートクロック信号）およびＧＯＥ信号（ゲートアウトプットイネーブル信号）の発振間隔を調節することで非走査期間を形成できる。
　図３に示す例では、４番目の走査信号線（Ｇ４）に走査信号が出力されてから、５番目の走査信号線（Ｇ５）に走査信号が出力されるまでの間に所定の時間間隔が設けられており、この時間間隔が非走査期間となる。すなわち、非走査期間は、いずれの走査信号線も選択されない期間である。
　図３に示す例は、あくまで一例であり、非走査期間を形成する手法は上述のものに限定されない。また、非走査期間の長さおよび１垂直期間における非走査期間の位置も、特に限定されない。非走査期間は、１垂直期間内の任意の期間である。例えば、非走査期間の開始時点は、１フレーム分の走査が終了した直後であってもよく、終了時点の少しあとでもよい。また、非走査期間の終了時点は、１垂直期間が終了する時点に限らず、その前でもかまわない。
　（映像信号受信回路３１の動作期間および休止期間）
　映像信号受信回路３１が休止状態にある期間を休止期間と称し、休止期間以外の期間を動作期間と称する。休止期間は、表示装置１の非走査期間に含まれる少なくとも一部の期間である。すなわち、非走査期間と休止期間とを一致させてもよいし、非走査期間の一部を休止期間としてもよい。
　また、休止期間において映像信号受信回路３１を完全に機能停止させる必要は必ずしもなく、休止期間において映像信号受信回路３１の機能を低下させれば消費電力の低減効果が得られる。
　タイミングコントローラ１０が生成する動作判別信号は、映像信号受信回路３１の休止状態と動作状態とを切り替えるための信号である。この動作判別信号がＯＮになっている間は、映像信号受信回路３１が動作状態となる。タイミングコントローラ１０は、走査期間および非走査期間を規定するため、自らが規定した走査期間および非走査期間を基準として動作判別信号をＯＮ／ＯＦＦするタイミングを決定すればよい。
　すなわち、タイミングコントローラ１０における処理には、外部から受信した同期信号に基づいて、全ての走査信号線６が選択されない非走査期間を規定する規定工程と、規定工程において規定した非走査期間の少なくとも一部の期間において映像信号受信回路３１の機能を低下させる休止駆動制御信号を、信号線駆動回路３へ送信する送信工程とを含んでいる。
　なお、映像信号受信回路３１の内部に、映像信号を受信する映像信号受信部と、受信回路制御部とを設けてもよい。上記受信回路制御部は、動作判別信号を受信し、受信した動作判別信号に基づいて映像信号受信部の動作および休止を制御する。この場合、受信回路制御部は、動作判別信号がＯＮになったことを契機として、映像信号受信部を動作させる処理を行う。また、受信回路制御部は、動作判別信号がＯＦＦになったことを契機として、映像信号受信部を休止させる処理を行う。
　（表示装置１の効果）
　以上の構成によれば、タイミングコントローラ１０から映像信号受信回路３１へ動作判別信号を出力することにより、タイミングコントローラ１０とは別のチップに搭載された映像信号受信回路３１の休止駆動を実現できる。その結果、非走査期間の少なくとも一部の休止期間の間、映像信号受信回路３１の駆動が休止され、表示装置１における消費電力を低減することができる。
　また、信号線駆動回路側で休止期間の長さをカウントする必要がないため信号線駆動回路に内蔵クロック発生回路を設ける必要がなくなる。それゆえ、簡易な回路で映像信号受信回路の休止駆動を実現することができる。
　なお、シリアルインターフェースなど（ＳＰＩやＩ２Ｃ）のコマンドにて、映像信号受信回路のＯＮ／ＯＦＦを制御することも考えられる。しかし、基本的にはシリアルインターフェースと映像信号系とは非同期であるため、走査期間および休止期間に合わせてコマンドの送信や受信、内部動作への反映などを行う場合には、複雑な構成が必要となる。
　そのため、上述のように、動作判別信号によって映像信号受信回路３１の駆動を制御することが好ましい。
　〔実施の形態２〕
　本発明の他の実施形態について図４～図５に基づいて説明すれば、以下のとおりである。なお、実施の形態１と同様の部材に関しては、同じ符号を付し、その説明を省略する。
　図４は、本実施形態の表示装置１００の構成を示す図である。図４に示すように、表示装置１００では、タイミングコントロール部３２に休止駆動制御部（出力回路制御部）３５が含まれている。
　表示装置１００では、タイミングコントローラ１０は、動作判別信号を映像信号受信回路３１に加え休止駆動制御部３５へも出力する。
　休止駆動制御部３５は、出力アンプ回路３４が備えるアナログアンプ３４ａの休止状態と動作状態とを切り替えるＡＭＰ＿Ｅｎａｂｌｅ信号（以下、ＡＭＰ＿ＥＮ信号と略称する）を出力アンプ回路３４へ出力する。アナログアンプ３４ａの休止状態とは、アナログアンプ３４ａの能力が低下している状態であり、アナログアンプ３４ａの動作状態とは、上記休止状態から復帰した状態である。また、アナログアンプ３４ａが休止状態にある期間をアンプ休止期間と称し、アナログアンプ３４ａが動作状態にある期間をアンプ動作期間と称する。
　より具体的には、休止駆動制御部３５は、動作判別信号を受信したことを契機としてＡＭＰ＿ＥＮ信号をＨ値に切り替え、動作判別信号がＯＦＦになったことを契機としてＡＭＰ＿ＥＮ信号をＬ値に切り替える。アナログアンプ３４ａは、ＡＭＰ＿Ｅｎａｂｌｅ信号がＨ値のときには動作し、Ｌ値のときには休止する。すなわち、休止駆動制御部３５は、動作判別信号に基づいて、出力アンプ回路３４を動作および休止させる。
　アンプ休止期間において、出力アンプ回路３４に含まれる全てのアナログアンプ３４ａを完全に能力停止させる必要は必ずしもなく、一部のアナログアンプ３４ａの能力を低下させてもよい。すなわち、アンプ休止期間において、出力アンプ回路３４の能力の少なくとも一部を低下させればよく、これによって消費電力の低減効果が得られる。全てのアナログアンプ３４ａを休止させれば、消費電力を最も多く削減できるのでより望ましい。
　ＡＭＰ＿ＥＮ信号をタイミングコントローラ１０から出力アンプ回路３４に直接入力することもできる。この場合、タイミングコントローラ１０が、出力アンプ回路３４の能力を低下させる出力回路制御部として機能する。
　しかし、動作判別信号からＡＭＰ＿ＥＮ信号を生成することにより、ＡＭＰ＿ＥＮ信号を出力アンプ回路３４に送信する信号線を別途設ける必要がなくなり、タイミングコントローラ１０および信号線駆動回路３の端子数を削減できる。それゆえ、休止駆動制御部３５において動作判別信号からＡＭＰ＿ＥＮ信号を生成することが好ましい。
　なお、ＡＭＰ＿ＥＮ信号は、休止駆動制御部３５から映像データ出力タイミング生成部３３へも出力され、映像データの出力の制御に利用される。
　（動作判別信号とその他の信号との関係）
　動作判別信号は、映像信号受信回路３１に入力されるとともに休止駆動制御部３５にも入力される。この動作判別信号によって映像信号受信回路３１が駆動制御されるとともに、動作判別信号に基づいてＡＭＰ＿ＥＮ信号が生成される。図５は、動作判別信号とその他の信号との信号波形を比較したタイミングチャートである。
　図５に示すように、動作判別信号は、走査期間が開始される少し前にＯＮになることが好ましい。すなわち、タイミングコントローラ１０は、走査期間が開始されるよりも先に、映像信号受信回路３１を休止状態から復帰させる動作判別信号（復帰制御信号）を映像信号受信回路３１へ送信することが好ましい。
　動作判別信号をＯＮにすることにより映像信号受信回路３１を起動させたとき、映像信号受信回路３１の正常な動作が可能となるまでに、ある程度の時間が必要になる。そのため、動作判別信号をＯＮにするタイミングと、次の走査期間を開始するタイミングとを同じにした場合、出力アンプ回路３４からデータ信号線５に出力される信号の状態が安定しなくなるなどの不具合が生じる可能性がある。これにより、本来は意図しない電圧を画素７に印加してしまう可能性がある。
　そこで、表示装置１００では、動作判別信号をＯＮにするタイミングを、次の走査期間を開始するタイミング（動作期間の開始時点）よりも早めに設定することが好ましい。これにより、映像信号受信回路３１が休止状態から復帰して安定した後に、次の走査期間が開始され、その結果、正常な電圧を画素７に印加できる。このことは、表示装置１についても言える。
　また、動作判別信号がＯＮ／ＯＦＦされることによって、アナログアンプ３４ａの動作状態と休止状態とが切り替えられる。具体的には、休止駆動制御部３５は、動作判別信号を受信した（ＯＮになった）ことを契機としてＡＭＰ＿ＥＮ信号をＨ値に切り替え、動作判別信号がＯＦＦになったことを契機としてＡＭＰ＿ＥＮ信号をＬ値に切り替える。
　図５に示すタイミングチャートでは、動作判別信号がＯＮになってからＡＭＰ＿ＥＮ信号がＨ値に切り替わるまでにタイムラグが生じている。このタイムラグは、動作判別信号がＯＮになってもすぐにはＡＭＰ＿ＥＮ信号が切り替わらないために生じるものである。
　この意味からも、上述したように、動作判別信号をＯＮにするタイミングを、次の走査期間を開始するタイミング（換言すれば、アンプ動作期間の開始時点）よりも早めに設定することが好ましい。この構成により、アナログアンプ３４ａが休止状態から復帰して安定した後に、次の走査期間が開始され、その結果、正常な電圧を画素７に印加できる。
　なお、休止駆動制御部３５は、アナログアンプ３４ａを動作させるための信号と、アナログアンプ３４ａを休止させるための信号とを別の信号として出力してもよい。
　（表示装置１００の効果）
　以上のように、表示装置１００では、映像信号受信回路３１の休止駆動に加えて、出力アンプ回路３４の休止駆動が行われる。それゆえ、映像信号受信回路３１のみを休止駆動する場合よりも効果的に表示装置の低電力化を図ることができる。
　〔実施の形態３〕
　本発明のさらに他の実施形態について図６～図７に基づいて説明すれば、以下のとおりである。なお、実施の形態１・２と同様の部材に関しては、同じ符号を付し、その説明を省略する。
　図６は、本実施形態の表示装置２００の構成を示す図である。図６に示すように、表示装置２００では、タイミングコントロール部３２に休止駆動制御部（走査線駆動回路制御部）３６および走査線駆動回路制御信号生成部（走査線駆動回路制御部）３７が含まれている。
　休止駆動制御部３６は、休止駆動制御部３５が有する機能に加えて、走査線駆動回路４の休止状態と動作状態とを切り替えるＧＡＴＥ＿Ｅｎａｂｌｅ信号（以下、ＧＡＴＥ＿ＥＮ信号と略称する）を生成する。そして、休止駆動制御部３６は、生成したＧＡＴＥ＿ＥＮ信号を走査線駆動回路制御信号生成部３７へ送信する。
　具体的には、休止駆動制御部３６は、動作判別信号を受信した（ＯＮになった）ことを契機としてＧＡＴＥ＿ＥＮ信号をＬ値からＨ値に切り替える。また、休止駆動制御部３６は、動作判別信号がＯＦＦになったことを契機としてＧＡＴＥ＿ＥＮ信号をＬ値に切り替える。ＧＡＴＥ＿ＥＮ信号がＨ値のときには走査線駆動回路４は通常動作を行い、Ｌ値のときには休止する。すなわち、休止駆動制御部３６は、動作判別信号に基づいて、走査線駆動回路４を動作および休止させる。
　映像データ出力タイミング生成部３３は、映像信号受信回路３１が受信した映像信号に基づいて、走査線駆動回路４のタイミング制御の基準となる制御信号（水平同期信号、垂直同期信号およびクロック（ドットクロック））を生成する。そして、映像データ出力タイミング生成部３３は、生成した制御信号を走査線駆動回路制御信号生成部３７へ出力する。
　走査線駆動回路制御信号生成部３７は、休止駆動制御部３６から受信したＧＡＴＥ＿ＥＮ信号および映像データ出力タイミング生成部３３から受信した制御信号に基づいて、走査線駆動回路４において表示パネル２へ走査信号を出力するタイミングを制御するタイミング制御信号を生成する。このタイミング制御信号には、ＧＳＰ（ゲートスタートパルス信号）、ＧＣＫ（ゲートクロック信号）およびＧＯＥ（ゲートアウトプットイネーブル信号）が含まれる。そのため。本実施の形態では、タイミングコントローラ１０からは走査線駆動回路４の制御は行われない。
　走査線駆動回路制御信号生成部３７は、生成したタイミング制御信号を走査線駆動回路４へ出力する。
　このとき、走査線駆動回路制御信号生成部３７は、ＧＡＴＥ＿ＥＮ信号がＨ値のときには、タイミング制御信号（ＧＳＰなど）を通常の走査期間における発振状態とし、ＧＡＴＥ＿ＥＮ信号がＬ値のときには、タイミング制御信号を、図３に示したように、非走査期間に対応した固定された（一定レベルを有する）波形を示す出力状態にする。この構成により、ＧＡＴＥ＿ＥＮ信号がＨ値のときには走査線駆動回路４は通常動作を行い、Ｌ値のときには休止する。逆に、ＧＡＴＥ＿ＥＮ信号がＨ値のときに走査線駆動回路４を休止させ、Ｌ値のときに動作させてもよい。
　なお、より高機能な走査線駆動回路を採用する場合は、ＧＡＴＥ＿ＥＮ信号を走査線駆動回路４へ直接送信する構成も考えられる。
　このように、休止駆動制御部３６および走査線駆動回路制御信号生成部３７は、動作判別信号に基づいて、走査線駆動回路４の機能が低下する休止状態と、当該休止状態から復帰した動作状態とを切り替える走査線駆動回路制御部として機能する。
　（動作判別信号とＧＡＴＥ＿ＥＮ信号との関係）
　図７は、動作判別信号とＧＡＴＥ＿ＥＮ信号との信号波形を比較したタイミングチャートである。図７に示すように、動作判別信号とＧＡＴＥ＿ＥＮ信号との関係は、図５に示した動作判別信号とＡＭＰ＿ＥＮ信号との関係と同じである。すなわち、出力アンプ回路３４の休止期間と、走査線駆動回路４の休止期間とは一致している。
　表示装置２００では、動作判別信号のＯＮ／ＯＦＦによって、走査期間および非走査期間が規定される。そのため、タイミングコントローラ１０は、入力映像信号に対応した走査期間および非走査期間が実現されるように動作判別信号のＯＮ／ＯＦＦのタイミングを規定する。
　（表示装置２００の効果）
　以上のように、表示装置２００は、休止駆動制御部３６および走査線駆動回路制御信号生成部３７を備えることにより、出力アンプ回路３４の休止駆動に加えて、信号線駆動回路３による走査線駆動回路４の休止駆動も行うことができる。それゆえ、タイミングコントローラ１０からの制御信号用配線が不要となり、ＦＰＣ幅の削減が可能となる。
　〔実施の形態４〕
　本発明のさらに他の実施形態について図８～図１１に基づいて説明すれば、以下のとおりである。なお、実施の形態１～３と同様の部材に関しては、同じ符号を付し、その説明を省略する。
　ここでは、表示装置１・１００・２００において、タイミングコントローラ１０から映像信号受信回路３１へ、動作判別信号に加えて差動クロック信号および差動データ信号が送信される構成について説明する。差動クロック信号は、上述のクロック信号に相当する。また、差動データ信号は、上述の同期信号および映像データ信号に相当する。すなわち、上述の映像信号が差動信号として映像信号受信回路３１に入力される。
　差動信号は、プラス側の信号とマイナス側の信号との１対の信号から構成されており、プラス側の信号とマイナス側の信号とは、ほぼ１８０度の位相差を有している。これら２つの信号の電位差が信号レベルになる。
　差動信号を用いることにより、シングルエンド信号よりも信号振幅を小さくできるため、データ伝送速度を高速にできる。また、差動信号は、コモン・モード雑音に強いという有利な効果を奏する。
　以下では、映像信号受信回路３１の休止状態からの復帰時と、映像信号受信回路３１の休止状態への移行時とにおける、映像信号受信回路３１への信号入力のタイミングおよび信号の状態について説明する。
　なお、以下では、クロック信号およびデータ信号は、差動信号であるという前提で説明するが、差動Ｌｏｗ入力状態に相当する信号状態を実現できる信号であれば、差動信号以外の信号をクロック信号および／またはデータ信号として利用してもよい。
　（休止状態からの復帰時）
　〔第１の例〕
　図８は、休止状態にある映像信号受信回路３１に動作判別信号が入力される時点では、差動クロック信号および差動データ信号が映像信号受信回路３１に入力されないことを示すタイミングチャートである。
　図８に示すように、休止状態にある映像信号受信回路３１は、動作期間に受信する特定信号（すなわち、差動クロック信号および差動データ信号）の受信を開始するタイミングよりも先に、映像信号受信回路３１を休止状態から復帰させる動作判別信号を受信することが好ましい。つまり、差動クロック信号および差動データ信号は、動作判別信号がＯＮになった時点から所定の時間が経過した後に、タイミングコントローラ１０から送信される。ただし、差動クロック信号および差動データ信号は、走査期間が始まる時点またはその少し前に映像信号受信回路３１に入力される。
　この構成により、休止状態にある映像信号受信回路３１に、動作判別信号に加えて複数種類の信号が同時に入力されることで当該映像信号受信回路３１に不具合が生じる可能性を低減できる。
　なお、動作判別信号がＯＮになる時点で、差動クロック信号または差動データ信号の一方のみを映像信号受信回路３１に入力しない構成にしてもよい。ただし、上述の効果を確実に得るためには、差動クロック信号および差動データ信号の両方を動作判別信号と同時には入力しないことが好ましい。
　〔第２の例〕
　図９は、休止状態にある映像信号受信回路３１に動作判別信号が入力される時点では、差動クロック信号および差動データ信号は、Ｌｏｗ入力状態となっていることを示すタイミングチャートである。
　ここでは、差動信号（差動クロック信号および差動データ信号）が有する２つの信号の電位差が所定のレベル以下に固定された状態を差動Ｌｏｗ入力状態と称する。すなわち、差動Ｌｏｗ入力状態とは、プラス側の信号とマイナス側の信号とが両方ともＨｉｇｈレベルあるいは両方ともＬｏｗレベルを有する状態（Ｌｏｗレベル固定された状態）である。
　また、差動信号が通常駆動されている状態とは、プラス側の信号とマイナス側の信号とがそれぞれ個別にＬｏｗレベルからＨｉｇｈレベルまで変化し、その電位差に予め決められた意味を持たせ得る状態のことである。
　図９に示すように、休止状態にある映像信号受信回路３１は、復帰時に動作判別信号に加えて差動クロック信号および差動データ信号を受信する。このとき、これら差動クロック信号および差動データ信号は、Ｌｏｗ入力状態となっていることが好ましい。換言すれば、休止状態にある映像信号受信回路３１は、休止状態から復帰させる動作判別信号を受信するときに、映像信号受信回路３１が動作期間に受信する差動クロック信号および差動データ信号（特定信号）を、差動Ｌｏｗ入力状態で受信することが好ましい。
　この構成により、休止状態にある映像信号受信回路３１に、動作判別信号に加えて、高い電圧レベルの信号が入力されることで映像信号受信回路３１に不具合が生じる可能性を低減できる。
　なお、本例において、差動Ｌｏｗ入力状態の差動クロック信号および差動データ信号を受信するタイミングは、動作判別信号を受信するタイミングと同時であってもよいし、動作判別信号がＯＮになるタイミングよりも早くてもよい。
　また、差動クロック信号および差動データ信号をＬｏｗ入力状態で受信する時間は、回路の特性等に応じて適宜設定されればよい。ただし、差動クロック信号および差動データ信号は、走査期間が始まる時点またはその少し前に通常駆動状態で映像信号受信回路３１に入力される。
　また、動作判別信号がＯＮになる時点で、差動クロック信号または差動データ信号の一方のみを差動Ｌｏｗ入力状態で受信する構成にしてもよい。ただし、上述の効果を確実に得るためには、差動クロック信号および差動データ信号の両方を差動Ｌｏｗ入力状態で受信することが好ましい。
　〔休止状態への移行時〕
　〔第１の例〕
　図１０は、動作判別信号がＯＦＦになってから所定の時間は、差動クロック信号が通常駆動されることを示すタイミングチャートである。図１０に示すように、動作判別信号がＯＦＦになってから所定の時間は、映像信号受信回路３１は、通常駆動状態の差動クロック信号を継続的に受信することが好ましい。すなわち、タイミングコントローラ１０からの差動クロック信号の送信が停止するタイミングは、動作判別信号がＯＦＦになるタイミングよりも遅れていることが好ましい。
　上記所定の時間は、映像信号受信回路３１の回路特性によって異なるが、例えば、数十クロックカウント程度である。
　動作判別信号がＯＦＦになった時点で差動クロック信号の送信を停止することも可能であるが、信号線駆動回路３の内部の回路機能を急に休止させるのではなく、順次機能を休止させる方が好ましい。この構成により、急に差動クロック信号の送信を停止する場合よりも、休止状態からの復帰時に不具合が生じる可能性を低減できる。
　〔第２の例〕
　図１１は、動作判別信号がＯＦＦになってから所定の時間は、差動クロック信号が通常駆動され、動作判別信号がＯＦＦになった時点を含む所定の時間内は、差動データ信号がＬｏｗ入力状態で入力されることを示すタイミングチャートである。
　本例では、図１１に示すように、差動クロック信号については第１の例と同様に、動作判別信号がＯＦＦになってから所定の時間は、通常駆動状態で映像信号受信回路３１に入力される。
　これに加えて、差動データ信号については、動作判別信号がＯＦＦになった時点を含む所定の時間内は、差動データ信号が差動Ｌｏｗ入力状態で入力される。上記所定の時間は、映像信号受信回路３１の回路特性に応じて適宜設定されればよい。
　映像信号受信回路３１が休止状態に移行する時点で、高い電圧レベルのデータ信号を受信した場合には、映像信号受信回路３１が、次回の動作期間において正常に復帰しなくなるなどの不具合が生じる可能性がある。本例の構成により、このような可能性を低減することができる。
　〔付記事項〕
　また、上記信号線駆動回路は複数設けられており、上記タイミング制御部は、上記休止駆動制御信号を、上記複数の信号線駆動回路が有する受信回路のそれぞれへ同時に送信することが好ましい。
　上記の構成により、信号線駆動回路が複数設けられている場合に、複数の信号線駆動回路間の同期をとって休止制御することができる。
　また、上記信号線駆動回路は複数設けられており、上記タイミング制御部は、上記受信回路を、機能が低下した休止状態から復帰させる復帰制御信号を、上記複数の信号線駆動回路が有する受信回路のそれぞれへ個別に送信することが好ましい。
　上記の構成により、信号線駆動回路が複数設けられている場合に、複数の信号線駆動回路間の復帰時に生じるラッシュ電流を分散化させることができる。
　また、上記タイミング制御部は、上記画素に対して上記データ信号が供給される走査期間が開始されるよりも先に、上記受信回路を、機能が低下した休止状態から復帰させる復帰制御信号を上記信号線駆動回路へ送信することが好ましい。
　復帰制御信号を受信しても、すぐに受信回路が休止状態から復帰しない可能性が考えられる。上記の構成によれば、受信回路が復帰するまでのタイムラグを考慮して、復帰制御信号を走査期間が開始されるよりも先に送信することで、受信回路が復帰した状態で走査期間の開始を迎えることができる。
　従って、受信回路が完全に復帰しない状態で走査期間が開始されることにより映像の表示に不具合が生じることを防止できる。
　また、上記信号線駆動回路は、
　上記画素に上記データ信号を出力する出力回路と、
　上記休止駆動制御信号に基づいて、上記出力回路の機能を低下させる出力回路制御部とを備えることが好ましい。
　上記の構成によれば、受信回路に加えて、出力回路の機能を低下させることができ、より低電力化を図ることができる。また、走査期間が開始されるよりも先に、復帰制御信号を上記信号線駆動回路へ送信する前記の構成であれば、上記出力回路の機能を復帰させる時間を十分に確保することができる。
　また、上記信号線駆動回路は、上記休止駆動制御信号に基づいて、上記走査線駆動回路の機能を低下させる走査線駆動回路制御部を備えることが好ましい。
　上記の構成によれば、受信回路に加えて、走査線駆動回路の機能を低下させることができ、より低電力化を図ることができる。
　また、上記受信回路は、機能が低下した休止状態にあるとき、当該受信回路が休止状態から復帰した動作期間に受信する特定信号の受信を開始するタイミングよりも先に、当該受信回路を休止状態から復帰させる復帰制御信号を上記タイミング制御部から受信することが好ましい。
　上記の構成により、休止状態にある受信回路に、復帰制御信号に加えて特定信号が入力されることで当該受信回路に不具合が生じる可能性を低減できる。
　また、上記受信回路は、機能が低下した休止状態にあるとき、当該受信回路を休止状態から復帰させる復帰制御信号を上記タイミング制御部から受信するときに、当該受信回路が休止状態から復帰した動作期間に受信する特定信号をＬｏｗレベル固定として受信することが好ましい。
　Ｌｏｗレベル固定とは、通常の動作状態とは異なり、その信号の電圧レベルが所定電圧以下で固定された状態のことである。差動信号入力の場合は、差動信号が有する２つの信号の電位差が所定のレベル以下に固定された状態である。
　上記の構成により、休止状態にある受信回路に、復帰制御信号に加えて、特定信号が通常の動作状態として入力されることで当該受信回路に不具合が生じる可能性を低減できる。
　また、上記特定信号は、クロック信号または上記データ信号、もしくはその両方であってもよい。
　また、上記受信回路は、機能が低下した休止状態に移行した後の所定の時間内は、クロック信号を継続的に受信することが好ましい。
　上記の構成によれば、信号線駆動回路の内部の回路機能を急に休止させるのではなく、順次機能を休止させることができる。それゆえ、急にクロック信号の送信を停止する場合よりも、休止状態からの復帰時に信号線駆動回路に不具合が生じる可能性を低減できる。
　また、上記受信回路は、機能が低下した休止状態に移行した時点を含む所定の時間内において、Ｌｏｗレベル固定として上記データ信号を受信することが好ましい。
　受信回路が休止状態に移行する時点で、Ｌｏｗレベル固定ではなく通常動作状態のままデータ信号を受信した場合には、当該受信回路が、次回の動作期間において正常に復帰しなくなるなどの不具合が生じる可能性がある。上記の構成により、このような可能性を低減することができる。
　また、上記クロック信号または上記データ信号は、差動信号として上記受信回路に入力されることが好ましい。
　差動信号を用いることにより、シングルエンド信号よりも信号振幅を小さくできるため、データ伝送速度を高速にできる。また、差動信号は、コモン・モード雑音に強いという有利な効果を奏する。
　また、本発明の表示装置は、液晶表示装置であってもよいし、有機エレクトロルミネセンス表示装置であってもよい。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明に係る表示装置は、液晶表示装置、有機ＥＬ表示装置、および電子ペーパーなどの各種の表示装置として広く利用できる。
　　１　表示装置
　　３　信号線駆動回路
　　４　走査線駆動回路
　　７　画素
　１０　タイミングコントローラ（タイミング制御部）
　３１　映像信号受信回路
　３４　出力アンプ回路（出力回路）
　３５　休止駆動制御部（出力回路制御部）
　３６　休止駆動制御部（走査線駆動回路制御部）
　３７　走査線駆動回路制御信号生成部（走査線駆動回路制御部）
１００　表示装置
２００　表示装置

Claims (15)

  1. 　複数の走査信号線を線順次に選択する走査線駆動回路と、
    　データ信号を受信する受信回路を有し、上記走査線駆動回路が選択した走査信号線に連なる画素に上記データ信号を順次供給する信号線駆動回路と、
    　外部から受信した同期信号に基づいて、いずれの走査信号線も選択していない非走査期間を規定するとともに、規定した非走査期間の少なくとも一部の期間において上記受信回路の機能を低下させる休止駆動制御信号を、上記信号線駆動回路へ送信するタイミング制御部とを備え、
    　上記信号線駆動回路と上記タイミング制御部とは別体として設けられていることを特徴とする表示装置。
  2. 　上記信号線駆動回路は複数設けられており、
    　上記タイミング制御部は、上記休止駆動制御信号を、上記複数の信号線駆動回路が有する受信回路のそれぞれへ同時に送信することを特徴とする請求項１に記載の表示装置。
  3. 　上記信号線駆動回路は複数設けられており、上記タイミング制御部は、上記受信回路を、機能が低下した休止状態から復帰させる復帰制御信号を、上記複数の信号線駆動回路が有する受信回路のそれぞれへ個別に送信することを特徴とする請求項１に記載の表示装置。
  4. 　上記タイミング制御部は、上記画素に対して上記データ信号が供給される走査期間が開始されるよりも先に、上記受信回路を、機能が低下した休止状態から復帰させる復帰制御信号を上記信号線駆動回路へ送信することを特徴とする請求項１～３のいずれか１項に記載の表示装置。
  5. 　上記信号線駆動回路は、
    　上記画素に上記データ信号を出力する出力回路と、
    　上記休止駆動制御信号に基づいて、上記出力回路の機能を低下させる出力回路制御部とを備えることを特徴とする請求項１～４のいずれか１項に記載の表示装置。
  6. 　上記信号線駆動回路は、上記休止駆動制御信号に基づいて、上記走査線駆動回路の機能を低下させる走査線駆動回路制御部を備えることを特徴とする請求項１～５のいずれか１項に記載の表示装置。
  7. 　上記受信回路は、機能が低下した休止状態にあるとき、当該受信回路が休止状態から復帰した動作期間に受信する特定信号の受信を開始するタイミングよりも先に、当該受信回路を休止状態から復帰させる復帰制御信号を上記タイミング制御部から受信することを特徴とする請求項１～６のいずれか１項に記載の表示装置。
  8. 　上記受信回路は、機能が低下した休止状態にあるとき、当該受信回路を休止状態から復帰させる復帰制御信号を上記タイミング制御部から受信するときに、当該受信回路が休止状態から復帰した動作期間に受信する特定信号をＬｏｗレベル固定として受信することを特徴とする請求項１～６のいずれか１項に記載の表示装置。
  9. 　上記特定信号は、クロック信号または上記データ信号、もしくはその両方であることを特徴とする請求項７または８に記載の表示装置。
  10. 　上記受信回路は、機能が低下した休止状態に移行した後の所定の時間内は、クロック信号を継続的に受信することを特徴とする請求項１～９のいずれか１項に記載の表示装置。
  11. 　上記受信回路は、機能が低下した休止状態に移行した時点を含む所定の時間内において、Ｌｏｗレベル固定として上記データ信号を受信することを特徴とする請求項１～１０のいずれか１項に記載の表示装置。
  12. 　上記クロック信号または上記データ信号は、差動信号として上記受信回路に入力されることを特徴とする請求項９または１０に記載の表示装置。
  13. 　液晶表示装置であることを特徴とする請求項１～１２のいずれか１項に記載の表示装置。
  14. 　有機エレクトロルミネセンス表示装置であることを特徴とする請求項１～１２のいずれか１項に記載の表示装置。
  15. 　複数の走査信号線を線順次に選択する走査線駆動回路と、
    　データ信号を受信する受信回路を有し、上記走査線駆動回路が選択した走査信号線に連なる画素に上記データ信号を順次供給する信号線駆動回路と、
    　外部から受信したクロック信号および同期信号に基づいて、いずれの走査信号線も選択していない非走査期間を規定するタイミング制御部とを備え、
    　上記信号線駆動回路と上記タイミング制御部とは別体として設けられている表示装置の駆動方法であって、
    　上記タイミング制御部において、外部から受信したクロック信号および同期信号に基づいて上記非走査期間を規定する規定工程と、
    　上記規定工程において規定した非走査期間の少なくとも一部の期間において上記受信回路の機能を低下させる休止駆動制御信号を、上記タイミング制御部が上記信号線駆動回路へ送信する送信工程とを含むことを特徴とする駆動方法。
PCT/JP2012/059041 2011-04-07 2012-04-03 表示装置および駆動方法 WO2012137761A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2013508872A JPWO2012137761A1 (ja) 2011-04-07 2012-04-03 表示装置および駆動方法
AU2012239372A AU2012239372A1 (en) 2011-04-07 2012-04-03 Display device, and driving method
SG2013074059A SG194068A1 (en) 2011-04-07 2012-04-03 Display device, and driving method
KR1020137026775A KR101533520B1 (ko) 2011-04-07 2012-04-03 표시 장치 및 구동 방법
CN201280015218.3A CN103443847B (zh) 2011-04-07 2012-04-03 显示装置和驱动方法
US14/008,582 US9424795B2 (en) 2011-04-07 2012-04-03 Display device, and driving method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011085817 2011-04-07
JP2011-085817 2011-04-07

Publications (1)

Publication Number Publication Date
WO2012137761A1 true WO2012137761A1 (ja) 2012-10-11

Family

ID=46969158

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/059041 WO2012137761A1 (ja) 2011-04-07 2012-04-03 表示装置および駆動方法

Country Status (8)

Country Link
US (1) US9424795B2 (ja)
JP (1) JPWO2012137761A1 (ja)
KR (1) KR101533520B1 (ja)
CN (1) CN103443847B (ja)
AU (1) AU2012239372A1 (ja)
MY (1) MY164834A (ja)
SG (1) SG194068A1 (ja)
WO (1) WO2012137761A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014119750A (ja) * 2012-12-12 2014-06-30 Samsung Display Co Ltd 表示装置及びその駆動方法
CN105144278A (zh) * 2013-04-23 2015-12-09 夏普株式会社 液晶显示装置
US9996312B2 (en) 2013-11-11 2018-06-12 Synaptics Japan Gk Display driver, display system and microcomputer
WO2019026723A1 (ja) * 2017-08-01 2019-02-07 シャープ株式会社 表示装置の駆動方法、表示装置
JP2020115230A (ja) * 2014-09-05 2020-07-30 株式会社半導体エネルギー研究所 表示装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016099372A (ja) * 2014-11-18 2016-05-30 ソニー株式会社 データドライバ、表示装置、及び、電子機器
JP6967779B2 (ja) * 2018-01-12 2021-11-17 ザインエレクトロニクス株式会社 映像信号受信モジュールおよび映像信号送受信システム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08286170A (ja) * 1995-02-16 1996-11-01 Toshiba Corp 液晶表示装置
JP2004021096A (ja) * 2002-06-19 2004-01-22 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2004078124A (ja) * 2002-08-22 2004-03-11 Sharp Corp 表示装置およびその駆動方法
JP2005062484A (ja) * 2003-08-12 2005-03-10 Toshiba Matsushita Display Technology Co Ltd 表示装置、及び表示装置の駆動方法
JP2006133673A (ja) * 2004-11-09 2006-05-25 Casio Comput Co Ltd 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法
JP2009251524A (ja) * 2008-04-10 2009-10-29 Sharp Corp 表示装置の駆動回路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6023260A (en) * 1995-02-01 2000-02-08 Seiko Epson Corporation Liquid crystal display device, driving method for liquid crystal display devices, and inspection method for liquid crystal display devices
JPH11249626A (ja) * 1998-03-04 1999-09-17 Matsushita Electric Ind Co Ltd 液晶駆動装置
JP2000181584A (ja) * 1998-12-15 2000-06-30 Hitachi Ltd データ処理装置
JP3766926B2 (ja) 2000-04-28 2006-04-19 シャープ株式会社 表示装置の駆動方法およびそれを用いた表示装置ならびに携帯機器
WO2001084226A1 (fr) 2000-04-28 2001-11-08 Sharp Kabushiki Kaisha Unite d'affichage, procede d'excitation pour unite d'affichage, et appareil electronique de montage d'une unite d'affichage
JP2003233351A (ja) 2002-02-07 2003-08-22 Matsushita Electric Ind Co Ltd 液晶表示パネルの駆動装置
US7116306B2 (en) * 2003-05-16 2006-10-03 Winbond Electronics Corp. Liquid crystal display and method for operating the same
JP2006227104A (ja) * 2005-02-15 2006-08-31 Toshiba Corp 表示制御装置
TW200630951A (en) * 2005-02-21 2006-09-01 Au Optronics Corp Display panels and display device using same
JP5058168B2 (ja) * 2005-09-19 2012-10-24 奇美電子股▲ふん▼有限公司 ディスプレイ装置、ディスプレイ装置を有する携帯機器、ディスプレイ装置駆動方法及びドライバ回路
JP2008298997A (ja) 2007-05-30 2008-12-11 Toshiba Matsushita Display Technology Co Ltd 表示装置及び表示装置の駆動方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08286170A (ja) * 1995-02-16 1996-11-01 Toshiba Corp 液晶表示装置
JP2004021096A (ja) * 2002-06-19 2004-01-22 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2004078124A (ja) * 2002-08-22 2004-03-11 Sharp Corp 表示装置およびその駆動方法
JP2005062484A (ja) * 2003-08-12 2005-03-10 Toshiba Matsushita Display Technology Co Ltd 表示装置、及び表示装置の駆動方法
JP2006133673A (ja) * 2004-11-09 2006-05-25 Casio Comput Co Ltd 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法
JP2009251524A (ja) * 2008-04-10 2009-10-29 Sharp Corp 表示装置の駆動回路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014119750A (ja) * 2012-12-12 2014-06-30 Samsung Display Co Ltd 表示装置及びその駆動方法
CN105144278A (zh) * 2013-04-23 2015-12-09 夏普株式会社 液晶显示装置
US9685129B2 (en) 2013-04-23 2017-06-20 Sharp Kabushiki Kaisha Liquid crystal display device
US9996312B2 (en) 2013-11-11 2018-06-12 Synaptics Japan Gk Display driver, display system and microcomputer
JP2020115230A (ja) * 2014-09-05 2020-07-30 株式会社半導体エネルギー研究所 表示装置
JP7032472B2 (ja) 2014-09-05 2022-03-08 株式会社半導体エネルギー研究所 表示装置
WO2019026723A1 (ja) * 2017-08-01 2019-02-07 シャープ株式会社 表示装置の駆動方法、表示装置
US11482185B2 (en) 2017-08-01 2022-10-25 Sharp Kabushiki Kaisha Method for driving display device, and display device

Also Published As

Publication number Publication date
KR20130141675A (ko) 2013-12-26
JPWO2012137761A1 (ja) 2014-07-28
SG194068A1 (en) 2013-11-29
KR101533520B1 (ko) 2015-07-02
US20140022231A1 (en) 2014-01-23
CN103443847A (zh) 2013-12-11
US9424795B2 (en) 2016-08-23
MY164834A (en) 2018-01-30
CN103443847B (zh) 2016-04-20
AU2012239372A1 (en) 2013-10-17

Similar Documents

Publication Publication Date Title
JP6837523B2 (ja) 表示装置及びその駆動方法
WO2012137761A1 (ja) 表示装置および駆動方法
KR102049228B1 (ko) 전력 소모를 줄일 수 있는 전하 공유 방법과 상기 방법을 수행할 수 있는 장치들
JP5341281B2 (ja) 電子機器および電子機器の制御方法
JP6462207B2 (ja) 表示デバイスの駆動装置
WO2011145360A1 (ja) 表示装置およびその駆動方法、ならびに表示システム
JP5734951B2 (ja) 表示装置およびその駆動方法、ならびに液晶表示装置
WO2012165302A1 (ja) 表示制御装置およびその制御方法、並びに表示システム
WO2019026723A1 (ja) 表示装置の駆動方法、表示装置
JP2007286305A (ja) 駆動回路、駆動方法、電気光学装置及び電子機器
TW200629207A (en) Liquid crystal display and driving method thereof
TW202223872A (zh) 積體電路、其操作方法和包括其的顯示系統
JP2002350808A (ja) 駆動回路および表示装置
JP2006195430A (ja) 液晶表示装置のソースドライバ駆動方法
KR20150078981A (ko) 평판 표시 장치 및 그의 구동 방법
JP2010049206A (ja) 表示システムおよび電子機器
JP4997398B2 (ja) 差動信号送信回路および差動信号送受信回路
US20240221620A1 (en) Light emitting display apparatus
KR20170051777A (ko) 게이트 드라이버, 표시패널 및 표시장치
JP2015125371A (ja) ドライバｉｃおよびドライバｉｃを備える液晶表示装置
KR20070079487A (ko) 표시 장치 및 이의 구동 방법
JP2018097161A (ja) 表示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201280015218.3

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12768191

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013508872

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14008582

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20137026775

Country of ref document: KR

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 2012239372

Country of ref document: AU

Date of ref document: 20120403

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 12768191

Country of ref document: EP

Kind code of ref document: A1