JP2018097161A - 表示装置 - Google Patents

Abstract

【課題】タイミングコントローラとソースドライバ間をシリアルデータによって伝送する方式を用いた表示装置において、低消費電力化を図る。【解決手段】タイミングコントローラとソースドライバ間をシリアルデータによって伝送する方式を用いた表示装置において、前記タイミングコントローラは、入力画像データを受信する受信部と、前記表示装置の動作状態を検出する状態検出部と、検出された前記表示装置の動作状態に基づいて、前記入力画像データのビット数を変換するビット変換部と、前記入力画像データ又は前記ビット数が変換された前記入力画像データを出力画像データとして出力する出力部と、を含み、前記ソースドライバは、前記出力部から出力された前記出力画像データに基づいて、ソース信号を生成する。【選択図】図１

Description

本発明は、表示装置に関する。

従来、画像データの伝送量の増大化に伴い、タイミングコントローラとソースドライバ間のデータ転送方式としてシリアルデータ伝送方式を用いた表示装置が提案されている（例えば特許文献１参照）。上記表示装置では、例えばタイミングコントローラから転送された８ビットのシリアルデータを、ソースドライバ内部でパラレルデータに変換し、変換したパラレルデータに応じた階調電圧に基づいて画像を表示する。

特表２０１３−５３５０２６号公報

近年、表示装置において、特に消費電力の低減を図ることが要求されている。上記シリアルデータ伝送方式を用いた表示装置では、パラレル伝送方式と比べて伝送路を削減できるため、消費電力を低減する効果がある。しかし、上記シリアルデータ伝送方式を用いた表示装置を普及させるためには、更なる低消費電力化を図る必要がある。

本出願は、上記問題点に鑑みてなされたものであり、その目的は、タイミングコントローラとソースドライバ間をシリアルデータによって伝送する方式を用いた表示装置において、低消費電力化を図ることにある。

上記課題を解決するために、本発明に係る表示装置は、タイミングコントローラとソースドライバ間をシリアルデータによって伝送する方式を用いた表示装置において、前記タイミングコントローラは、入力画像データを受信する受信部と、前記表示装置の動作状態を検出する状態検出部と、検出された前記表示装置の動作状態に基づいて、前記入力画像データのビット数を変換するビット変換部と、前記入力画像データ又は前記ビット数が変換された前記入力画像データを出力画像データとして出力する出力部と、を含み、前記ソースドライバは、前記出力部から出力された前記出力画像データに基づいて、ソース信号を生成する、ことを特徴とする。

本発明に係る表示装置では、前記状態検出部は、前記表示装置が、通常モードにより表示動作を行うべき第１状態であるか、又は、前記通常モードより消費電力が低い低消費電力モードにより表示動作を行うべき第２状態であるかを検出し、前記表示装置が前記第１状態から前記第２状態に変化した場合、前記ビット変換部は、前記入力画像データのビット数を、ｍビットからｎビット（但し、ｍ＞ｎ）に変換してもよい。

本発明に係る表示装置では、前記表示装置の温度を測定する温度センサをさらに含み、前記状態検出部は、前記温度センサにより測定された前記表示装置の温度に基づいて、前記表示装置が前記第１状態であるか、又は、前記第２状態であるかを検出し、前記表示装置の温度が所定の温度未満である場合は、前記状態検出部は、前記表示装置が前記第１状態であると検出し、前記表示装置の温度が所定の温度以上である場合は、前記状態検出部は、前記表示装置が前記第２状態であると検出してもよい。

本発明に係る表示装置では、前記タイミングコントローラは、前記ｍビットの前記出力画像データを第１転送レートで前記ソースドライバに転送し、前記ｎビットの前記出力画像データを前記第１転送レートより低い第２転送レートで前記ソースドライバに転送してもよい。

本発明に係る表示装置では、前記ソースドライバは、前記タイミングコントローラから出力された前記出力画像データをパラレルデータに変換するシリアル／パラレル変換回路と、前記出力画像データをパラレルデータに変換するための複数の再生クロックを生成するクロック生成回路と、を含み、前記クロック生成回路は、前記ｍビットの前記出力画像データをパラレルデータに変換する場合は、第１クロック周波数の前記複数の再生クロックを生成し、前記ｎビットの前記出力画像データをパラレルデータに変換する場合は、前記第１クロック周波数より低い第２クロック周波数の前記複数の再生クロックを生成してもよい。

本発明に係る表示装置では、前記ソースドライバは、さらに、パラレルデータに変換された前記出力画像データを１ラインごとにラッチするデータラッチ回路を含み、前記データラッチ回路は、１本のソース線ごとにｍ個の単位回路を含み、前記データラッチ回路は、前記出力画像データが前記ｍビットの場合は、ｍ個の前記単位回路により前記出力画像データをラッチし、前記出力画像データが前記ｎビットの場合は、ｎ個の前記単位回路により前記出力画像データをラッチし、さらに、前記データラッチ回路は、前記出力画像データが前記ｎビットの場合は、（ｍ−ｎ）個の前記単位回路の動作を停止してもよい。

本発明に係る表示装置では、前記ソースドライバは、前記タイミングコントローラから出力された前記出力画像データをパラレルデータに変換する、第１シリアル／パラレル変換回路と第２シリアル／パラレル変換回路とを含み、前記出力画像データが前記ｍビットの場合は、奇数ラインのソース線に対応する前記出力画像データを、前記第１シリアル／パラレル変換回路によりパラレルデータに変換し、偶数ラインのソース線に対応する前記出力画像データを、前記第２シリアル／パラレル変換回路によりパラレルデータに変換し、前記出力画像データが前記ｎビットの場合は、奇数ラインのソース線に対応する前記出力画像データと、偶数ラインのソース線に対応する前記出力画像データとを、前記第１シリアル／パラレル変換回路によりパラレルデータに変換し、前記第２シリアル／パラレル変換回路の動作を停止してもよい。

本発明に係る表示装置によれば、タイミングコントローラとソースドライバ間をシリアルデータによって伝送する方式を用いた表示装置において、低消費電力化を図ることができる。

本実施形態に係る液晶表示装置の概略構成を示す平面図である。 本実施形態に係るソースドライバの概略構成を示すブロック図である。 本実施形態に係るソースドライバの概略構成を示すブロック図である。 画像データと再生クロックとを示すタイミングチャートである。 画像データと再生クロックとを示すタイミングチャートである。 画像データと再生クロックとシリアル／パラレル変換データとを示すタイミングチャートである。 画像データと再生クロックとシリアル／パラレル変換データとを示すタイミングチャートである。 本実施形態に係るソースドライバの他の構成を示すブロック図である。 本実施形態に係るソースドライバの概略構成を示すブロック図である。 本実施形態に係るソースドライバの概略構成を示すブロック図である。 画像データと再生クロックとを示すタイミングチャートである。 画像データと再生クロックとを示すタイミングチャートである。 本実施形態に係るソースドライバの他の構成を示すブロック図である。 第２シリアル／パラレル変換処理部の動作を停止した状態を示す図である。 第１シリアル／パラレル変換処理部及び第２シリアル／パラレル変換処理部における画像データと再生クロックを示すタイミングチャートである。 本実施形態に係る表示パネルの具体的な構成を示す平面図である。

本実施形態について、図面を用いて以下に説明する。以下では、液晶表示装置を例に挙げるが、本出願に係る表示装置は、液晶表示装置に限定されるものではなく、例えば有機ＥＬ表示装置等であってもよい。

図１は、本実施形態に係る液晶表示装置の概略構成を示す図である。液晶表示装置１０は、タイミングコントローラ１００と、ソースドライバ２００と、ゲートドライバ３００と、表示パネル４００とを含んでいる。表示パネル４００は、周知の構成を適用することができる。

タイミングコントローラ１００は、受信部１１０と、ビット変換部１２０と、状態検出部１３０と、出力部１４０とを含んでいる。液晶表示装置１０の外部に設けられたシステム（図示せず）は、１画素の表示に対してｍビットの表示データ（シリアルデータ）を、タイミングコントローラ１００に供給するものとする。尚、以下では、上記システムが、８ビット（ｍ＝８）のシリアルデータ（以下、画像データＤｓ１（８）ともいう。）を伝送する場合を例に挙げる。

タイミングコントローラ１００の受信部１１０は、画像データＤｓ１を受信すると、受信した画像データＤｓ１をビット変換部１２０に転送する。

状態検出部１３０は、液晶表示装置１０を構成する各部の動作状態を監視して液晶表示装置１０の動作状態を検出し、動作モードを指示する切替信号ＳＳを出力する。例えば、状態検出部１３０は、液晶表示装置１０が通常モードにより表示動作を行うべき状態（第１状態）であるか、又は、低消費電力モードにより表示動作を行うべき状態（第２状態）であるかを検出する。より具体的には例えば、液晶表示装置１０の内部又は外部に設けられた温度センサが、表示パネル４００、各種ドライバ（ソースドライバ２００、ゲートドライバ３００等）、各種電子部品、電源（図示せず）等の温度を測定し、状態検出部１３０が測定データを受信する。そして、液晶表示装置１０が高温環境下における動作状態にあり、上記温度が上昇し閾値を超えると、状態検出部１３０は、低消費電力モードにより表示動作を行うべき状態であると判定し、低消費電力モードに切り替えるための切替信号ＳＳをビット変換部１２０に出力する。また上記温度が低下し上記閾値以下になると、状態検出部１３０は、通常モードにより表示動作を行うべき状態であると判定し、通常モードに切り替えるための切替信号ＳＳをビット変換部１２０に出力する。状態検出部１３０は、例えば、上記温度が閾値以下のときはローレベルの切替信号ＳＳ（Ｌ）をビット変換部１２０に出力し、上記温度が閾値を超えているときはハイレベルの切替信号ＳＳ（Ｈ）をビット変換部１２０に出力する。図１では、温度センサ６００が、液晶表示装置１０の内部に設けられた例を示している。この場合、温度センサ６００は、例えば表示パネル４００の温度を測定し、測定データを状態検出部１３０に送信する。

また、他の例としては、状態検出部１３０は、液晶表示装置１０に対するユーザの操作状況（操作部における入力信号の有無）を常時監視する。そして、ユーザによる上記操作が長時間行われずスクリーンセーバが起動すると、状態検出部１３０は、低消費電力モードにより表示動作を行うべき状態であると判定し、低消費電力モードに切り替えるための切替信号ＳＳ（Ｈ）をビット変換部１２０に出力する。

さらに、他の例としては、状態検出部１３０は、ＰＳＲ（Panel Self Refresh）モードのオン／オフ状態を常時監視する。そして、ＰＳＲモードがオン状態になると、状態検出部１３０は、低消費電力モードにより表示動作を行うべき状態であると判定し、低消費電力モードに切り替えるための切替信号ＳＳ（Ｈ）をビット変換部１２０に出力する。尚、ＰＳＲモードとは、システムから出力された映像信号におけるフレーム単位の画像データ（フレーム画像データ）が静止画像である場合に、システムにおけるフレーム画像データの出力動作を停止し、制御回路等の記憶部に記憶されたフレーム画像データを用いて表示を行う動作をいう。

ビット変換部１２０は、状態検出部１３０から取得した切替信号ＳＳに基づいて、受信部１１０から取得した画像データＤｓ１のビット数（例えば、ｍビット）を、所望のビット数（例えば、ｎビット（ｍ＞ｎ））に変換（ビット変換処理）する。そして、ビット変換部１２０は、上記ビット変換処理後の画像データ（以下、画像データＤｓ２という。）を出力部１４０に出力する。例えば、ビット変換部１２０は、状態検出部１３０からハイレベルの切替信号ＳＳ（Ｈ）に取得した場合、受信部１１０から取得した８ビットの画像データＤｓ１（８）を、６ビットの画像データＤｓ２（６）に変換して出力部１４０に出力する。またビット変換部１２０は、状態検出部１３０からローレベルの切替信号ＳＳ（Ｌ）に取得した場合は、上記ビット変換処理を行わず、受信部１１０から取得した８ビットの画像データＤｓ１（８）を、そのまま８ビットの画像データＤｓ２（８）として出力部１４０に出力する。尚、画像データＤｓ２には、表示に関係のないブランキング期間に、切替信号ＳＳに対応するビット情報Ｂｉが埋め込まれている。

出力部１４０は、ビット変換部１２０から画像データＤｓ２を取得すると、取得した画像データＤｓ２をソースドライバ２００に出力する。

タイミングコントローラ１００は、上記の処理に加えて、周知の処理を実行する。例えば、タイミングコントローラ１００は、ソースドライバ２００の動作を制御するための制御信号（データクロックＤＣＫ、ラインラッチパルスＬＰ）、及びゲートドライバ３００の動作を制御するための制御信号（先頭ライン信号ＳＴＶ、ゲートクロックＧＣＫ）を生成する。

図２及び図３は、本実施形態に係るソースドライバ２００の概略構成を示すブロック図である。尚、図２には、タイミングコントローラ１００から８ビットのシリアルデータの画像データＤｓ２（８）を受信した場合の様子を示し、図３には、タイミングコントローラ１００から６ビットのシリアルデータの画像データＤｓ２（６）を受信した場合を示している。

ソースドライバ２００は、シリアル／パラレル変換処理部２１０と、データレジスタ２２０と、データラッチ回路２３０と、レベルシフタ回路２４０と、Ｄ／Ａ変換回路２５０とを含んでいる。シリアル／パラレル変換処理部２１０は、受信部２１１と、シリアル／パラレル変換回路２１２（Ｓ／Ｐ変換回路）と、クロック生成回路２１３と、出力部２１４とを含んでいる。

ソースドライバ２００の受信部２１１は、ｎビット（ここでは、８ビット又は６ビット）のシリアルデータの画像データＤｓ２を受信すると、受信した画像データＤｓ２を、シリアル／パラレル変換回路２１２とクロック生成回路２１３とに転送する。
クロック生成回路２１３は、受信部２１１から取得した画像データＤｓ２（シリアルデータ）からビット情報Ｂｉ（切替信号ＳＳ）を抽出し、抽出したビット情報Ｂｉ（切替信号ＳＳ）に基づいて、データクロックＤＣＫを１周期とした、画像データＤｓ２のビット数（ビット長）に応じた複数の再生クロックｃｋを生成する。例えば、ビット情報Ｂｉ（切替信号ＳＳ）がローレベルの場合、画像データＤｓ２は８ビットデータとなり、クロック生成回路２１３は、データクロックＤＣＫの１周期を時間的に８等分した８個の再生クロックｃｋ（８）を生成する。またビット情報Ｂｉ（切替信号ＳＳ）がハイレベルの場合、画像データＤｓ２は６ビットデータとなり、クロック生成回路２１３は、データクロックＤＣＫの１周期を時間的に６等分した６個の再生クロックｃｋ（６）を生成する。クロック生成回路２１３は、例えばＤＬＬ（Delay Locked Loop）回路で構成することができる。ＤＬＬ回路を用いて上記複数の再生クロックｃｋを生成する方法は、周知の方法を適用することができる。クロック生成回路２１３は、生成した複数の再生クロックｃｋをシリアル／パラレル変換回路２１２に出力する。

図４及び図５は、画像データＤｓ２と再生クロックｃｋとを示すタイミングチャートである。

図４は、連続する第１周期から第４周期において、第１周期及び第２周期では８ビットの画像データＤｓ２（８）がソースドライバ２００に入力された場合を示し、第３周期及び第４周期では６ビットの画像データＤｓ２（６）がソースドライバ２００に入力された場合を示している。また図４では、第２周期において、例えば液晶表示装置１０を構成する電子部品の温度が閾値を超えて、切替信号ＳＳがローレベル（Ｌ）からハイレベル（Ｈ）に変化した様子を示している。尚、８ビットの画像データＤｓ２（８）から６ビットの画像データＤｓ２（６）に切り替えるタイミングを、フレームが切り替わるタイミングに合わせてもよい。

図５は、連続する第５周期から第８周期において、第５周期及び第６周期では６ビットの画像データＤｓ２（６）がソースドライバ２００に入力された場合を示し、第７周期及び第８周期では８ビットの画像データＤｓ２（８）がソースドライバ２００に入力された場合を示している。また図５では、第６周期において、例えば液晶表示装置１０を構成する電子部品の温度が閾値以下になり、切替信号ＳＳがハイレベル（Ｈ）からローレベル（Ｌ）に変化した様子を示している。尚、６ビットの画像データＤｓ２（６）から８ビットの画像データＤｓ２（８）に切り替えるタイミングを、フレームが切り替わるタイミングに合わせてもよい。

各周期の長さ（期間）は同一である。再生クロックｃｋ０〜ｃｋ７はそれぞれ、画像データＤｓ２のデータＤ０〜Ｄ７に対応し、データＤ０〜Ｄ７それぞれをラッチするタイミングとなる。尚、図４及び図５では、各再生クロックｃｋ０〜ｃｋ７は、対応する各データＤ０〜Ｄ７の期間の中央付近で立ち上がり、次のデータの期間の中央付近で立ち下がる波形となっているが、これに限定されない。

上記のように、クロック生成回路２１３は、８ビットの画像データＤｓ２（８）がソースドライバ２００に入力されると、再生クロックｃｋ０〜ｃｋ７を生成し、生成した再生クロックｃｋ０〜ｃｋ７をシリアル／パラレル変換回路２１２に出力する。またクロック生成回路２１３は、６ビットの画像データＤｓ２（６）がソースドライバ２００に入力されると、再生クロックｃｋ０〜ｃｋ５を生成し、生成した再生クロックｃｋ０〜ｃｋ５をシリアル／パラレル変換回路２１２に出力する。

シリアル／パラレル変換回路２１２は、クロック生成回路２１３から取得した再生クロックｃｋに基づいて、受信部２１１から取得した画像データＤｓ２（シリアルデータ）を、パラレルデータ（以下、画像データＤｐ２という。）に変換する。シリアル／パラレル変換回路２１２は、例えば複数のフリップフロップを含むシフトレジスタにより構成することができる。例えばシリアル／パラレル変換回路２１２は、８ビットに応じて８個のフリップフロップＦＦ０〜ＦＦ７を含むシフトレジスタ（図示せず）により構成される。シフトレジスタを用いてシリアルデータをパラレルデータに変換する方法は、周知の方法を適用することができる。シリアル／パラレル変換回路２１２は、生成したパラレルデータの画像データＤｐ２を出力部２１４に出力する。

図６及び図７は、画像データＤｓ２と再生クロックｃｋと画像データＤｐ２とを示すタイミングチャートである。ＦＦ０〜ＦＦ７はそれぞれ、８個のフリップフロップＦＦ０〜ＦＦ７それぞれの出力端子から出力されるデータを示している。

図６は、図４のタイミングチャートに対応しており、連続する第１周期から第４周期において、第１周期及び第２周期では８ビットの画像データＤｓ２（８）がソースドライバ２００に入力された場合を示し、第３周期及び第４周期では６ビットの画像データＤｓ２（６）がソースドライバ２００に入力された場合を示している。図７は、図５のタイミングチャートに対応しており、連続する第５周期から第８周期において、第５周期及び第６周期では６ビットの画像データＤｓ２（６）がソースドライバ２００に入力された場合を示し、第７周期及び第８周期では８ビットの画像データＤｓ２（８）がソースドライバ２００に入力された場合を示している。

図６に示すように、第１周期及び第２周期では、フリップフロップＦＦ０〜ＦＦ７のそれぞれが、再生クロックｃｋ０〜ｃｋ７の入力タイミングで、画像データＤｓ２のデータＤ０〜Ｄ７をラッチして出力する。また第３周期及び第４周期では、フリップフロップＦＦ０〜ＦＦ５のそれぞれが、再生クロックｃｋ０〜ｃｋ５の入力タイミングで、画像データＤｓ２のデータＤ０〜Ｄ５をラッチして出力する。

図７に示すように、第５周期及び第６周期では、フリップフロップＦＦ０〜ＦＦ５のそれぞれが、再生クロックｃｋ０〜ｃｋ５の入力タイミングで、画像データＤｓ２のデータＤ０〜Ｄ５をラッチして出力する。また第７周期及び第８周期では、フリップフロップＦＦ０〜ＦＦ７のそれぞれが、再生クロックｃｋ０〜ｃｋ７の入力タイミングで、画像データＤｓ２のデータＤ０〜Ｄ７をラッチして出力する。

上記のように、シリアル／パラレル変換回路２１２は、８ビットのシリアルデータの画像データＤｓ２がソースドライバ２００に入力されると、８ビットのシリアルデータをパラレルデータに変換し、変換した８ビットのパラレルデータの画像データＤｐ２（８）を出力部２１４に出力する（図２参照）。またシリアル／パラレル変換回路２１２は、６ビットのシリアルデータの画像データＤｓ２がソースドライバ２００に入力されると、６ビットのシリアルデータをパラレルデータに変換し、変換した６ビットのパラレルデータの画像データＤｐ２（６）を出力部２１４に出力する（図３参照）。

出力部２１４は、シリアル／パラレル変換回路２１２から画像データＤｐ２（パラレルデータ）を取得すると、取得した画像データＤｐ２をデータレジスタ２２０に出力する。

データレジスタ２２０は、出力部２１４から取得した画像データＤｐ２を８ビット分または６ビット分を１単位として順次記憶して、データラッチ回路２３０に転送する。例えば、データレジスタ２２０は１ライン分の画像データＤｐ２（以下、ラインデータともいう。）を記憶し、その後、ラインラッチパルス信号ＬＰに基づいて、データラッチ回路２３０がラインデータをラッチする。データラッチ回路２３０は、ラッチしたラインデータ（以下、ラインラッチデータともいう。）をレベルシフタ回路２４０に出力する。

レベルシフタ回路２４０は、データラッチ回路２３０から取得したラインラッチデータをＡＶＤＤ電圧レベルに変換し、Ｄ／Ａ変換回路２５０に出力する。Ｄ／Ａ変換回路２５０は、レベルシフタ回路２４０から取得したデータをアナログ電圧に変換し、該アナログ電圧に対応する階調電圧Ｄａ（ソース信号）を表示パネル４００のソース線ＳＬ（図１６参照）に出力する。

ここで、データラッチ回路２３０は、表示パネル４００の対応ビット数に応じた複数の単位回路２３１を含んでいる。例えば、表示パネル４００が８ビット対応パネルである場合、ソース線ＳＬごとに８個の単位回路２３１が設けられている。データラッチ回路２３０には、複数の単位回路２３１の動作を制御するイネーブル信号ＥＮＢが入力される。同様に、レベルシフタ回路２４０は、表示パネル４００の対応ビット数に応じた複数の単位回路２４１を含んでいる。例えば、表示パネル４００が８ビット対応パネルである場合、ソース線ＳＬごとに８個の単位回路２４１が設けられている。レベルシフタ回路２４０には、複数の単位回路２４１の動作を制御するイネーブル信号ＥＮＢが入力される。データラッチ回路２３０に入力されるイネーブル信号ＥＮＢと、レベルシフタ回路２４０に入力されるイネーブル信号ＥＮＢとは同一の信号である。

例えば図２に示すように、８ビットの画像データＤｓ２（８）がソースドライバ２００に入力されると、ローレベルのイネーブル信号ＥＮＢ（Ｌ）がデータラッチ回路２３０及びレベルシフタ回路２４０に入力される。この場合、データラッチ回路２３０の全ての単位回路２３１がラッチ動作を行い、８ビットのラインデータをラッチする。また、レベルシフタ回路２４０の全ての単位回路２４１が、８ビットのラインラッチデータについてレベルシフト動作を行う。

これに対し、図３に示すように、６ビットの画像データＤｓ２（６）がソースドライバ２００に入力されると、ハイレベルのイネーブル信号ＥＮＢ（Ｈ）がデータラッチ回路２３０及びレベルシフタ回路２４０に入力される。この場合、データラッチ回路２３０において、各ソース線ＳＬ（図１６参照）に対応する８個の単位回路２３１のうち６ビット分に対応する６個の単位回路２３１がラッチ動作を行い、残りの２ビット分に対応する２個の単位回路２３１がオフ状態（停止）になる。また、レベルシフタ回路２４０において、各ソース線ＳＬ（図１６参照）に対応する８個の単位回路２４１のうち６ビット分に対応する６個の単位回路２４１がレベルシフト動作を行い、残りの２ビット分に対応する２個の単位回路２４１がオフ状態（停止）になる。

イネーブル信号ＥＮＢは、タイミングコントローラ１００から出力されてもよいし、ソースドライバ２００内部で生成されてもよい。例えば、タイミングコントローラ１００の状態検出部１３０が通常モードにより表示動作を行うべき状態であると判定したときに、タイミングコントローラ１００が、ローレベルのイネーブル信号ＥＮＢ（Ｌ）をソースドライバ２００に出力し、状態検出部１３０が低消費電力モードにより表示動作を行うべき状態であると判定したときに、タイミングコントローラ１００が、ハイレベルのイネーブル信号ＥＮＢ（Ｈ）をソースドライバ２００に出力してもよい。また、図８に示すように、ソースドライバ２００がイネーブル信号出力回路２６０を含み、イネーブル信号出力回路２６０がイネーブル信号ＥＮＢをデータラッチ回路２３０及びレベルシフタ回路２４０に出力してもよい。この場合、イネーブル信号出力回路２６０は、受信部２１１から転送された画像データＤｓ２から、ブランキング期間に埋め込まれたビット情報Ｂｉ（切替信号ＳＳ）を抽出して、例えば８ビットの場合はローレベルのイネーブル信号ＥＮＢ（Ｌ）をデータラッチ回路２３０及びレベルシフタ回路２４０に出力し、６ビットの場合はハイレベルのイネーブル信号ＥＮＢ（Ｈ）をデータラッチ回路２３０及びレベルシフタ回路２４０に出力してもよい。

本実施形態に係る液晶表示装置１０の上記構成によれば、例えば、液晶表示装置１０が低消費電力モードにより表示動作を行うべき状態になった場合、すなわち例えば液晶表示装置１０を構成する電子部品の温度が閾値を超えた場合には、タイミングコントローラが８ビットの画像データＤｓ１（８）を６ビットの画像データＤｓ２（６）に変換する。このため、画像データＤｓ２の転送レートを下げることができるため、駆動回路における駆動周波数を低くすることができる。また、図４に示すように、ソースドライバ２００において、再生クロックｃｋの周波数を低くすることができるため、シリアル／パラレル変換回路２１２の低消費電力化を図ることができる。また、図３に示すように、ソースドライバ２００において、データラッチ回路２３０及びレベルシフタ回路２４０の一部の単位回路２３１，２４１の動作を停止することができるため、データラッチ回路２３０及びレベルシフタ回路２４０の低消費電力化を図ることができる。よって、液晶表示装置１０の低消費電力化を図ることができる。

尚、図１では、タイミングコントローラ１００は、ソースドライバ２００の動作を制御するための制御信号（データクロックＤＣＫ、ラインラッチパルスＬＰ等）を画像データＤｓ２の伝送路と別系統で出力しているが、制御信号を画像データＤｓ２に埋め込んで伝送しても良い。データクロックＤＣＫを画像データＤｓ２に埋め込む場合は、ソースドライバ２００でクロックを抽出すら際に必要となる先頭ビットデータＳＢおよび終了ビットデータＥＢを、８ビットの画像データと、６ビットの画像データとが切り替わる部分に埋め込む必要がある。

図９及び図１０は、データクロックＤＣＫを画像データＤｓ２に埋め込む場合における、本実施形態に係るソースドライバ２００の概略構成を示すブロック図である。尚、図９には、タイミングコントローラ１００から８ビットのシリアルデータの画像データＤｓ２（８）を受信した場合の様子を示し、図１０には、タイミングコントローラ１００から６ビットのシリアルデータの画像データＤｓ２（６）を受信した場合を示している。

クロック生成回路２１３は、受信部２１１から取得した画像データＤｓ２（シリアルデータ）からビット情報Ｂｉ（切替信号ＳＳ）を検出するとともに、先頭ビットデータＳＢおよび終了ビットデータＥＢを抽出し、抽出したデータに基づいて画像データＤｓ２のビット数（ビット長）に応じた複数の再生クロックｃｋを生成する。この再生クロックｃｋの１周期は、先頭ビットデータＳＢから終了ビットデータＥＢまでの期間となる。例えば、ビット情報Ｂｉ（切替信号ＳＳ）がローレベルの場合、画像データＤｓ２が８ビットデータとなるため、クロック生成回路２１３は、１周期のうちの先頭ビットデータＳＢおよび終了ビットデータＥＢを除いたデータ領域を時間的に８等分した８個の再生クロックｃｋ（８）を生成する。またビット情報Ｂｉ（切替信号ＳＳ）がハイレベルの場合、画像データＤｓ２が６ビットデータとなるため、クロック生成回路２１３は、１周期のうちの先頭ビットデータＳＢおよび終了ビットデータＥＢを除いたデータ領域を時間的に６等分した６個の再生クロックｃｋ（６）を生成する。クロック生成回路２１３は、図２や図３の場合と同様に、例えばＤＬＬ（Delay Locked Loop）回路で構成することができる。クロック生成回路２１３は、生成した複数の再生クロックｃｋをシリアル／パラレル変換回路２１２に出力する。

図１１及び図１２は、画像データＤｓ２と再生クロックｃｋとを示すタイミングチャートである。

図１１は、連続する第１周期から第４周期において、第１周期及び第２周期では８ビットの画像データＤｓ２（８）がソースドライバ２００に入力された場合を示し、第３周期及び第４周期では６ビットの画像データＤｓ２（６）がソースドライバ２００に入力された場合を示している。また図１１では、第２周期において、例えば液晶表示装置１０を構成する電子部品の温度が閾値を超えて、切替信号ＳＳがローレベル（Ｌ）からハイレベル（Ｈ）に変化した様子を示している。尚、図１１においては、８ビットの画像データＤｓ２（８）を６ビットの画像データＤｓ２（６）に切り替えるタイミングを、説明の便宜上、連続させて瞬時に切り替わるようにしたが、クロック再生の信頼性を考慮した場合、フレームが切り替わるタイミングであることが望ましい。すなわち、切替信号ＳＳの変化タイミングは、垂直ブランキング期間であることが望ましい。

図１２は、連続する第５周期から第８周期において、第５周期及び第６周期では６ビットの画像データＤｓ２（６）がソースドライバ２００に入力された場合を示し、第７周期及び第８周期では８ビットの画像データＤｓ２（８）がソースドライバ２００に入力された場合を示している。また図１２では、第６周期において、例えば液晶表示装置１０を構成する電子部品の温度が閾値以下になり、切替信号ＳＳがハイレベル（Ｈ）からローレベル（Ｌ）に変化した様子を示している。尚、図１２においては、６ビットの画像データＤｓ２（６）を８ビットの画像データＤｓ２（８）に切り替えるタイミングを、説明の便宜上、連続させて瞬時に切り替わるようにしたが、クロック再生の信頼性を考慮した場合、フレームが切り替わるタイミングであることが望ましい。すなわち、切替信号ＳＳの変化タイミングは、垂直ブランキング期間であることが望ましい。

シリアル／パラレル変換回路２１２以降の回路動作については、図２および図３で説明したものと全く同じであるため、ここでは説明を省略する。

以上、データクロックＤＣＫを画像データＤｓ２に埋め込む場合について、クロック生成回路２１３動作を中心に説明したが、データクロックＤＣＫを画像データＤｓ２に埋め込まない場合と同様に、低消費電力化が図ることができる。

本発明の液晶表示装置１０は上記構成に限定されない。例えば、表示パネル４００が高解像度パネルで構成され、高解像度の画像を表示する場合、ソースドライバ２００において、シリアル／パラレル変換処理部２１０が２個設けられてもよい。図１３は、ソースドライバ２００の他の構成を示すブロック図である。図１３に示すように、ソースドライバ２００は、第１シリアル／パラレル変換処理部２１０ａと、第２シリアル／パラレル変換処理部２１０ｂとを含んで構成されている。

第１シリアル／パラレル変換処理部２１０ａは、ソース線ＳＬ（図１６参照）のうち奇数ラインのソース線ＳＬに対応する画像データＤｓ２_ｏ（シリアルデータ）を、画像データＤｐ２_ｏ（パラレルデータ）に変換する。また第２シリアル／パラレル変換処理部２１０ｂは、ソース線ＳＬのうち偶数ラインのソース線ＳＬに対応する画像データＤｓ２_ｅ（シリアルデータ）を、画像データＤｐ２_ｅ（パラレルデータ）に変換する。

例えば、図１３に示すように、タイミングコントローラ１００から奇数ラインに対応する８ビットのシリアルデータの画像データＤｓ２（８）_ｏが第１伝送路５００ａを介して第１シリアル／パラレル変換処理部２１０ａに入力され、第１シリアル／パラレル変換処理部２１０ａが上記変換処理を行い、タイミングコントローラ１００から偶数ラインに対応する８ビットのシリアルデータの画像データＤｓ２（８）_ｅが第２伝送路５００ｂを介して第２シリアル／パラレル変換処理部２１０ｂに入力され、第２シリアル／パラレル変換処理部２１０ｂが上記変換処理を行う。

データレジスタ２２０は、第１シリアル／パラレル変換処理部２１０ａから出力された画像データＤｐ２_ｏ（パラレルデータ）と、第２シリアル／パラレル変換処理部２１０ｂから出力された画像データＤｐ２_ｅ（パラレルデータ）とを取得する。ソースドライバ２００におけるその後の動作は、シリアル／パラレル変換処理部２１０が１個の場合の上述した動作と同一である。図１３に示す構成においても、低消費電力化を図ることができる。

また、シリアル／パラレル変換処理部２１０が２個設けられたソースドライバ２００では、別の方法が考えられる。

ここで、例えば、液晶表示装置１０が低消費電力モードにより表示動作を行うべき状態になった場合、すなわち例えば液晶表示装置１０を構成する電子部品の温度が閾値を超えた場合は、タイミングコントローラ１００が８ビットの画像データＤｓ１（８）を６ビットの画像データＤｓ２（６）に変換する。タイミングコントローラ１００は、第１伝送路５００ａを介して第１シリアル／パラレル変換処理部２１０ａに、奇数ライン及び偶数ラインのソース線ＳＬに対応する画像データＤｓ２（６）を連続して出力する。このとき、タイミングコントローラ１００は、８ビットの画像データＤｓ２（８）を転送するときの転送レートより高い転送レートで６ビットの画像データＤｓ２（６）を転送する。

また、タイミングコントローラ１００において画像データＤｓ１が８ビットから６ビットに変換された場合、図１４に示すように第２シリアル／パラレル変換処理部２１０ｂの動作を停止する。この場合、第１シリアル／パラレル変換処理部２１０ａが、奇数ライン及び偶数ラインのソース線ＳＬに対応する画像データＤｓ２（シリアルデータ）を、画像データＤｐ２（パラレルデータ）に変換する。

図１５は、第１シリアル／パラレル変換処理部２１０ａ及び第２シリアル／パラレル変換処理部２１０ｂにおける画像データＤｓ２と再生クロックｃｋを示すタイミングチャートである。各周期の長さ（期間）は同一である。

図１３及び図１５に示すように、第１シリアル／パラレル変換処理部２１０ａには、第ｉライン（ソース線ＳＬの奇数ライン）に対応する８ビットの画像データＤｓ２（８）_ｏ、第（ｉ＋２）ライン（奇数ライン）に対応する８ビットの画像データＤｓ２（８）_ｏが順に入力される。第２シリアル／パラレル変換処理部２１０ｂには、第（ｉ＋１）ライン（ソース線ＳＬの偶数ライン）に対応する８ビットの画像データＤｓ２（８）_ｅ、第（ｉ＋３）ライン（偶数ライン）に対応する８ビットの画像データＤｓ２（８）_ｅが順に入力される。第１シリアル／パラレル変換処理部２１０ａは、再生クロックｃｋ（８）_ｏに基づいて、画像データＤｓ２（８）_ｏ（シリアルデータ）を、画像データＤｐ２（８）_ｏ（パラレルデータ）に変換する。第２シリアル／パラレル変換処理部２１０ｂは、再生クロックｃｋ（８）_ｅに基づいて、画像データＤｓ２（８）_ｅ（シリアルデータ）を、画像データＤｐ２（８）_ｅ（パラレルデータ）に変換する。

また、液晶表示装置１０が低消費電力モードにより表示動作を行うべき状態になった場合は、図１４及び図１５に示すように、第１シリアル／パラレル変換処理部２１０ａには、第ｊライン（ソース線ＳＬの奇数ライン）に対応する６ビットの画像データＤｓ２（６）_ｏ、第（ｊ＋１）ライン（ソース線ＳＬの偶数ライン）に対応する６ビットの画像データＤｓ２（６）_ｅ、第（ｊ＋２）ライン（奇数ライン）に対応する６ビットの画像データＤｓ２（６）_ｏ、第（ｊ＋３）ライン（偶数ライン）に対応する６ビットの画像データＤｓ２（６）_ｅが順に入力される。このとき、第２シリアル／パラレル変換処理部２１０ｂは動作を停止する。また、再生クロックｃｋは、６ビットの画像データＤｓ２の転送レートに基づいて生成されるため、再生クロックｃｋの周波数は、８ビットの画像データＤｓ２（８）に対応する周波数より高くなる。第１シリアル／パラレル変換処理部２１０ａは、再生クロックｃｋ（６）に基づいて、奇数ラインの画像データＤｓ２（６）_ｏ（シリアルデータ）を画像データＤｐ２（６）_ｏ（パラレルデータ）に変換し、偶数ラインの画像データＤｓ２（６）_ｅ（シリアルデータ）を画像データＤｐ２（６）_ｅ（パラレルデータ）に変換する。尚、８ビットの画像データＤｓ２（８）から６ビットの画像データＤｓ２（６）に切り替えるタイミングを、フレームが切り替わるタイミングに合わせてもよい。この場合、上記第ｊラインの画像データＤｓ２（６）_ｏは、フレームが切り替わった直後のデータを表している。

上記のようにパラレルデータに変換された各画像データＤｐ２はデータレジスタ２２０に出力される。以降の動作は、図２及び図３に示した動作と同一である。

図１３〜図１５の構成によれば、液晶表示装置１０が低消費電力モードにより表示動作を行うべき状態になった場合、２個のシリアル／パラレル変換処理部２１０のうち一方の動作を停止することができるため、液晶表示装置１０の低消費電力化を図ることができる。

図１に示す表示パネル４００は、周知の構成を適用することができる。表示パネル４００の構成について、図１６に示す構成を例に挙げて説明する。図１６は、表示パネル４００の具体的な構成を示す平面図である。

表示パネル４００は、ＴＦＴ基板（薄膜トランジスタ基板）（図示せず）と、ＣＦ基板（カラーフィルタ基板）（図示せず）と、両基板間に挟持された液晶層ＬＣとを含んで構成されている。ＴＦＴ基板には、ソースドライバ２００に接続された複数のソース線ＳＬと、ゲートドライバ３００に接続された複数のゲート線ＧＬとが設けられている。ソース線ＳＬとゲート線ＧＬとの各交差部には薄膜トランジスタＴＦＴが設けられている。また、表示パネル４００には、各交差部に対応して、複数の画素がマトリクス状（行方向及び列方向）に配置されている。さらに、表示パネル４００は、各画素に対応して、画素電極ＰＩＴと共通電極ＣＩＴとを含んでいる。表示パネル４００は、ゲート線ＧＬに供給されるゲート信号Ｇｖ（図１参照）により薄膜トランジスタＴＦＴをＯＮ状態にして、ソース線ＳＬを介して画素電極ＰＩＴに印加される階調電圧Ｄａ（ソース信号）（図１参照）に応じて、表示画面に画像を表示する。なお、ソースドライバ２００及びゲートドライバ３００は、ＴＦＴ基板上に形成されていてもよい。表示パネル４００は、上記構成に限定されず、周知の構成を適用することができる。

上記液晶表示装置１０では、ビット変換部１２０は、ｍビットをｎビットに変換する構成であるが、これに限定されず、ｍビットを、ｎ１ビット又はｎ２ビット（ｍ＞ｎ１＞ｎ２）に変換する構成であってもよい。例えば、ビット変換部１２０は、液晶表示装置１０の動作状態が第１状態（通常状態（温度レベル：低））のときは、１０ビットの画像データ（シリアルデータ）のビット変換処理を行わず、液晶表示装置１０の動作状態が第２状態（温度レベル：中）になると、１０ビットの画像データ（シリアルデータ）を８ビットの画像データに変換し、液晶表示装置１０の動作状態が第３状態（温度レベル：高）になると、１０ビットの画像データ（シリアルデータ）を６ビットの画像データに変換してもよい。この場合、ソースドライバ２００は、ビット変換部１２０の上記処理に対応するように構成されればよい。

以上、本発明の実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。

１０ 液晶表示装置、１００ タイミングコントローラ、１１０ 受信部、１２０ ビット変換部、１３０ 状態変換部、１４０ 出力部、２００ ソースドライバ、２１０ シリアル／パラレル変換処理部、２１１ 受信部、２１２ シリアル／パラレル変換回路、２１３ クロック生成回路、２１４ 出力部、２２０ データレジスタ、２３０ データラッチ回路、２４０ レベルシフタ回路、２５０ Ｄ／Ａ変換回路、３００ ゲートドライバ、４００ 表示パネル、６００ 温度センサ。

Claims (7)

1. タイミングコントローラとソースドライバ間をシリアルデータによって伝送する方式を用いた表示装置において、
   前記タイミングコントローラは、入力画像データを受信する受信部と、前記表示装置の動作状態を検出する状態検出部と、検出された前記表示装置の動作状態に基づいて、前記入力画像データのビット数を変換するビット変換部と、前記入力画像データ又は前記ビット数が変換された前記入力画像データを出力画像データとして出力する出力部と、を含み、
   前記ソースドライバは、前記出力部から出力された前記出力画像データに基づいて、ソース信号を生成する、
   ことを特徴とする表示装置。
2. 前記状態検出部は、前記表示装置が、通常モードにより表示動作を行うべき第１状態であるか、又は、前記通常モードより消費電力が低い低消費電力モードにより表示動作を行うべき第２状態であるかを検出し、
   前記表示装置が前記第１状態から前記第２状態に変化した場合、前記ビット変換部は、前記入力画像データのビット数を、ｍビットからｎビット（但し、ｍ＞ｎ）に変換する、
   ことを特徴とする請求項１に記載の表示装置。
3. 前記表示装置の温度を測定する温度センサをさらに含み、
   前記状態検出部は、前記温度センサにより測定された前記表示装置の温度に基づいて、前記表示装置が前記第１状態であるか、又は、前記第２状態であるかを検出し、
   前記表示装置の温度が所定の温度未満である場合は、前記状態検出部は、前記表示装置が前記第１状態であると検出し、
   前記表示装置の温度が所定の温度以上である場合は、前記状態検出部は、前記表示装置が前記第２状態であると検出する、
   ことを特徴とする請求項２に記載の表示装置。
4. 前記タイミングコントローラは、前記ｍビットの前記出力画像データを第１転送レートで前記ソースドライバに転送し、前記ｎビットの前記出力画像データを前記第１転送レートより低い第２転送レートで前記ソースドライバに転送する、
   ことを特徴とする請求項２に記載の表示装置。
5. 前記ソースドライバは、前記タイミングコントローラから出力された前記出力画像データをパラレルデータに変換するシリアル／パラレル変換回路と、前記出力画像データをパラレルデータに変換するための複数の再生クロックを生成するクロック生成回路と、を含み、
   前記クロック生成回路は、前記ｍビットの前記出力画像データをパラレルデータに変換する場合は、第１クロック周波数の前記複数の再生クロックを生成し、前記ｎビットの前記出力画像データをパラレルデータに変換する場合は、前記第１クロック周波数より低い第２クロック周波数の前記複数の再生クロックを生成する、
   ことを特徴とする請求項２に記載の表示装置。
6. 前記ソースドライバは、さらに、パラレルデータに変換された前記出力画像データを１ラインごとにラッチするデータラッチ回路を含み、
   前記データラッチ回路は、１本のソース線ごとにｍ個の単位回路を含み、
   前記データラッチ回路は、前記出力画像データが前記ｍビットの場合は、ｍ個の前記単位回路により前記出力画像データをラッチし、前記出力画像データが前記ｎビットの場合は、ｎ個の前記単位回路により前記出力画像データをラッチし、
   さらに、前記データラッチ回路は、前記出力画像データが前記ｎビットの場合は、（ｍ−ｎ）個の前記単位回路の動作を停止する、
   ことを特徴とする請求項５に記載の表示装置。
7. 前記ソースドライバは、前記タイミングコントローラから出力された前記出力画像データをパラレルデータに変換する、第１シリアル／パラレル変換回路と第２シリアル／パラレル変換回路とを含み、
   前記出力画像データが前記ｍビットの場合は、奇数ラインのソース線に対応する前記出力画像データを、前記第１シリアル／パラレル変換回路によりパラレルデータに変換し、偶数ラインのソース線に対応する前記出力画像データを、前記第２シリアル／パラレル変換回路によりパラレルデータに変換し、
   前記出力画像データが前記ｎビットの場合は、奇数ラインのソース線に対応する前記出力画像データと、偶数ラインのソース線に対応する前記出力画像データとを、前記第１シリアル／パラレル変換回路によりパラレルデータに変換し、前記第２シリアル／パラレル変換回路の動作を停止する、
   ことを特徴とする請求項２に記載の表示装置。

Images