CN101101742A

CN101101742A - 显示数据接收电路和显示面板驱动器

Info

Publication number: CN101101742A
Application number: CNA2007101286364A
Authority: CN
Inventors: 米山辉
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-07-07
Filing date: 2007-07-09
Publication date: 2008-01-09
Anticipated expiration: 2027-07-09
Also published as: CN101101742B; US20080007508A1; JP2008015339A; JP5019419B2; US8115721B2

Abstract

本发明的显示数据接收电路包括：PLL电路25，用于响应差分时钟信号CLK和/CLK，产生其频率是该差分时钟信号CLK和/CLK的频率的整数倍的内部时钟信号ICLK；以及串行/并行转换电路23，用于与该内部时钟信号ICLK同步，接收用于发送显示数据的串行数据信号，而且通过对该串行数据信号执行串行/并行转换，产生并行数据信号。配置该串行/并行转换电路23，以便可以执行响应该内部时钟信号ICLK的上升沿和下降沿之一接收串行数据信号的单沿操作以及响应该内部时钟信号ICLK的上升沿和下降沿二者接收串行数据信号的双沿操作。此外，配置PLL电路25，以便可以改变该内部时钟信号ICLK的频率。

Description

显示数据接收电路和显示面板驱动器

技术领域

本发明涉及一种显示数据接收电路和显示面板驱动器。更具体地说，本发明涉及一种用于接收在显示设备中串行传送的显示数据的显示数据接收电路和包括该显示数据接收电路的显示面板驱动器。

背景技术

在采用液晶显示面板和其他显示面板的显示设备中，显示数据(色调数据)的数据传送方法是依据显示面板的规格、具体来讲是依据像素数而确定的。例如，在设置了其像素数大的显示面板，例如XGA(扩展图形阵列：1024×768像素)显示面板的显示设备中，因为需要以高数据传送速率传送显示数据，所以显示数据的传送是以高时钟频率来执行的。另一方面，在设置了其像素数小的显示面板，例如QVGA(四分之一视频图形阵列：320×240像素)显示面板的显示设备上，显示数据的数据传送是以低时钟频率来执行的。其他分辨率涉及VGA(视频图形阵列：640×480像素)和HVGA(半VGA：480×320像素)。XGA、VGA、HVGA和QVGA的像素总数分别涉及DXGA、DVGA、DHVGA和DQVGA，而且下面的关系有效：

DXGA＞DVGA＞DHVGA＞DQVGA

通常，还可以通过如下方式来控制数据传送速率：发射机-接收机电路仅与时钟信号的上升沿和下降沿中的一个边缘同步地、或者与两个边缘都同步地工作。众所周知，可以配置DRAM(动态随机存取存储器)，以便根据时钟信号的上升沿和下降沿二者来执行数据输入/输出，而且将这种DRAM称为DDR-SDRAM(双数据速率同步动态随机存取存储器)。众所周知，DDR-SDRAM的优点是，与根据时钟信号的上升沿和下降沿之一来执行数据输入/输出的DRAM(这种DRAM被称为SDR-SDRAM(单数据速率SDRAM))相比，DDR-SDRAM的数据传送速率加倍。第2000-182399号日本未决专利申请公开了一种DRAM，它可以执行仅仅与时钟信号的上升沿和下降沿之一同步的操作，也可以执行与上升沿和下降沿二者都同步的操作。

在显示设备上，特别是在用于便携式装置的显示设备上，减少功率消耗是重要问题之一。解决这种问题的一种方法是，根据显示面板的显示尺寸，改变显示数据的数据传送方法。第9-244587号日本未决专利申请公开了一种液晶显示器控制电路，这种液晶显示器控制电路根据液晶显示面板的显示尺寸规格来改变显示数据的数据传送方法。这种众所周知的液晶显示器控制电路是用于将显示数据和控制信号送到用于控制列驱动器和共用驱动器的驱动器控制LSI(大规模集成电路)的电路。该液晶显示器控制电路提供了三个可以被分别控制的显示控制LSI。将显示数据分别从这三个显示控制LSI中的每一个送到驱动器控制LSI，而将控制信号从这三个显示控制LSI之一送到驱动器控制LSI。在对像素数大的显示面板(例如，XGA显示面板)进行驱动时，使用全部3个显示控制LSI。另一方面，选择这三个显示控制LSI中的一个或者两个，将它们用于像素数小的显示面板。将显示数据从选择的显示控制LSI送到驱动器控制LSI。如果选择并使用这三个显示控制LSI中的一个或者两个，则可以在使用像素数小的显示面板的情形中减小液晶显示设备的功率消耗。

第10-97226号日本未决专利申请公开了用于减小液晶显示设备的功率消耗的另一种方法。在这种液晶显示设备中，一高频振荡电路间断地工作，该高频振荡电路是用于传送显示数据的高频定时信号的信号源。具体地说，如果MPU(微处理单元)指示重写显示数据，则高频振荡电路开始振荡，而如果终止传送显示数据，则高频振荡电路停止振荡。因此，减小了液晶显示设备的功率消耗。

然而，在上述现有液晶显示设备中存在的问题是，不能减少在接收显示数据时消耗的电功率。在第9-244587号日本未决专利申请公开的液晶显示器控制电路中，减少了发送显示数据的显示控制LSI的功率消耗，然而没有减少接收显示数据的驱动器控制LSI的功率消耗。

另一方面，在第10-97226号日本未决专利申请公开的液晶显示设备中，虽然的确能够减少显示面板驱动器在数据传送等待时的功率消耗时，然而无法减少显示面板驱动器在传送显示数据时的功率消耗。

当设计用于接收显示数据的显示数据接收电路以便能够改变显示数据的传送速率设计时，功率消耗问题特别重要。当可以改变显示数据的传送速率时，需要对显示数据接收电路进行设计，以便在显示数据的传送速率最高时，能够确实接收到显示数据。然而，如果显示数据的传送速率低，则这种设计通常徒劳无益地增加功率消耗。

发明内容

根据本发明的显示数据接收电路(11)设置了：时钟再生成电路(25和25A)，用于响应外部时钟信号(CLK，/CLK)，产生其频率是外部时钟信号(CLK和/CLK)的频率的整数倍的内部时钟信号(ICLK)；以及串行/并行转换电路(23)，用于与该内部时钟信号(ICLK)同步，接收用于发送显示数据的串行数据信号(IDATA0和IDATA1)，而且对该串行数据信号(IDATA0和IDATA1)执行串行/并行转换，然后，产生并行数据信号。配置该串行/并行转换电路(23)，以便可以执行响应该内部时钟信号(ICLK)的上升沿和下降沿之一接收该串行数据信号(IDATA0和IDATA1)的单沿操作以及响应该内部时钟信号(ICLK)的上升沿和下降沿二者接收该串行数据信号(IDATA0和IDATA1)的双沿操作。配置该时钟再生成电路(25和25A)，以便可以改变该内部时钟信号(ICLK)的频率。

在这样配置的显示数据接收电路(11)中，在以高传送速率发送显示数据时，通过使串行/并行转换电路(23)执行单沿操作，可以提高接收显示数据的可靠性。另一方面，在以低传送速率发送显示数据时，通过使串行/并行转换电路(23)执行双沿操作，然后，将内部时钟信号(ICLK)的频率设置为低频(优选是频率的一半)，可以减少功率消耗。

根据本发明，在以高传送速率发送显示数据时，这种显示数据接收电路保证可靠接收该显示数据，此外，在以低传送速率发送显示数据时，可以降低功率消耗。

附图说明

根据下面结合附图对特定优选实施例所做的描述，本发明的上述以及其他目的、优点和特征更加显而易见，其中

图1是示出根据本发明第一实施例的数据线驱动器的配置的方框图；

图2是示出根据第一示例性实施例的串行数据接收电路的配置的方框图；

图3是描述根据第一示例性实施例的串行数据接收电路的操作的表；

图4是示出根据第一示例性实施例的数据线驱动器的一个安装实施例的方框图；

图5是示出根据第一示例性实施例的数据线驱动器的另一个安装实施例的方框图；

图6是示出串行数据接收电路的另一种配置的方框图；

图7是示出串行数据接收电路的另一种配置的方框图；

图8是示出根据本发明第二示例性实施例的数据线驱动器的配置的方框图；以及

图9是示出根据第二示例性实施例的串行数据接收电路的配置的方框图。

具体实施方式

[第一示例性实施例]

图1是示出根据本发明第一实施例的数据线驱动器1的配置的方框图。第一示例性实施例的数据线驱动器1用于驱动液晶显示面板的数据线，而且它包括：串行数据接收电路11，对应于本发明的显示数据接收电路；寄存器电路12；锁存电路13；D/A转换器14；以及输出电路15。

串行数据接收电路11是这样的电路：其接收差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1，然后将它们转换为与它们对应的n位并行数据信号DATA_OUT。差分串行数据信号DATA0和/DATA0是对用于显示液晶显示面板的每个像素的色调的显示数据中的一部分进行串行传送的一对差分信号，而差分串行数据信号DATA1和/DATA1是用于串行发送余下部分显示数据的一对差分信号。另一方面，并行数据信号DATA_OUT是用于并行发送显示数据的CMOS电平的信号。在第一示例性实施例中，每个像素的色调是用n位数据来表示的。即，该显示数据是n位数据。

此外，串行数据接收电路11具有接收差分时钟信号CLK和/CLK并产生点时钟信号DCLK，以控制数据线驱动器1的定时的功能。该点时钟信号DCLK是与并行数据信号DATA_OUT同步的信号，而且它与差分时钟信号CLK和/CLK的频率相同。与该点时钟信号DCLK同步，将该并行数据信号DATA_OUT送到寄存器电路12。

差分时钟信号CLK和/CLK控制接收差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1的时间。差分时钟信号CLK和/CLK的频率低于差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1的频率(即，数据传送速率)。在该第一示例性实施例中，差分时钟信号CLK和/CLK的频率高达差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1的n/2倍。应该注意，如上所述，n是用于表示每个像素的色调的位数(即，并行数据信号DATA_OUT的位宽度)。与差分时钟信号CLK和/CLK同步，接收差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1。

在该第一示例性实施例中，尽管描述了利用两组差分串行数据信号发送显示数据的这种配置，然而当以在差分串行数据信号上重叠的方式发送显示信号之外的信号(例如，控制信号等)时，或者当通过利用两组差分串行数据信号之一发送该显示数据的较大部分，而利用另一组发送该显示数据的较小部分时，该差分串行数据信号的频率被提高了所需的数量。即使在这种情况下，差分时钟信号CLK和/CLK的频率仍保持与点时钟信号DCLK的频率相同。此外，在利用一组差分串行数据信号DATA0和/DATA0发送所有显示数据时，差分时钟信号CLK和/CLK的频率被设置为高达差分串行数据信号DATA0和/DATA0的频率的n倍，即使在这种情况下，差分时钟信号CLK和/CLK的频率仍保持与点时钟信号DCLK的频率相同。

利用外部控制信号CNT1和CNT2的信号电平控制串行数据接收电路11的操作。外部控制信号CNT1和CNT2是送到数据线驱动器1的外部连接引脚的信号。数据线驱动器1的外部布线将外部控制信号CNT1和CNT2固定到“高”电平或者“低”电平中任一电平。

并行数据信号DATA_OUT和点时钟信号DCLK被从串行数据接收电路11输入到寄存器电路12，然后与点时钟信号DCLK同步地，以锁存的方式临时存储由并行数据信号DATA_OUT发送的显示数据。配置寄存器电路12，以便能够存储与目标数据线驱动器1所驱动的一行像素的数量(例如，数据线驱动器1所驱动的数据线的数量)相同的显示数据。例如，当数据线驱动器1被配置为驱动384条数据线时，配置寄存器电路12，以便能够存储384个显示数据。

锁存电路13从寄存器电路12接收一行显示数据，然后，将它们传送到D/A转换器14。

D/A转换器14将从锁存电路13接收的该行显示数据分别转换为各自相应的色调电压。

输出电路15配置有电压跟随器电路，而且该输出电路15按照与从D/A转换器14接收的色调电压相对应的驱动电压，来驱动连接到该电路的数据线。

图2是示出串行数据接收电路11的配置的方框图。串行数据接收电路11包括比较器21₁、21₂和22、串行/并行转换电路23、寄存器24、PLL电路25以及控制电路26。

比较器21₁将差分串行数据信号DATA0和/DATA0转换为CMOS电平的串行数据信号IDATA0。这样，比较器21₂将差分串行数据信号DATA1和/DATA1转换为CMOS电平的串行数据信号IDATA1。

根据差分时钟信号CLK和/CLK，比较器22产生CMOS电平的时钟信号。

串行/并行转换电路23是这样的电路：其与PLL电路25提供的内部时钟信号ICLK同步地从比较器21₁和21₂接收串行数据信号IDATA0和IDATA1，然后将它们转换为并行数据。串行/并行转换电路23具有下面描述的两种功能。

首先，串行/并行转换电路23被配置为能够执行响应于内部时钟信号ICLK的上升沿和下降沿之一来接收串行数据信号的单沿操作、以及响应于内部时钟信号ICLK的上升沿和下降沿来接收串行数据信号的双沿操作。根据控制电路26提供的控制信号S/P_CNT，来切换单沿操作和双沿操作。

其次，串行/并行转换电路23被配置为既能够执行从比较器21₁、21₂二者接收串行数据信号的操作，又能够执行仅从一个比较器接收串行数据信号的操作。响应于控制电路26提供的控制信号DATA_CNT，来改变串行/并行转换电路23的接收操作。

响应于点时钟信号DCLK，寄存器24锁存串行/并行转换电路23输出的并行数据信号，然后，将锁存的并行数据信号作为并行数据信号DATA_OUT送到串行数据接收电路11的输出端。

PLL电路25是这样的时钟再生成电路：其通过对比较器22所输出的CMOS电平的时钟信号执行倍频，来产生内部时钟信号ICLK。控制电路26提供的控制信号ICLK_CNT控制PLL电路25产生的内部时钟信号ICLK的频率(即，PLL电路25执行多次倍频)。更具体地说，PLL电路25被配置为响应控制信号ICLK_CNT来执行α倍的倍频运算和α/2倍的倍频运算。在该第一示例性实施例中，α被设置为n/2。α可以是任意正数。应该注意，n是显示数据的位数，如上所述。在PLL电路25内安装了压控振荡器(VCO)27，该VCO27用于产生内部时钟信号ICLK。

根据外部控制信号CNT1和CNT2的信号电平，控制电路26产生控制信号S/P_CNT、DATA_CNT以及ICLK_CNT，由此，它控制串行/并行转换电路23和PLL电路25。具体地说，根据外部控制信号CNT1，控制电路26改变串行/并行转换电路23中的单沿操作和双沿操作，改变PLL电路25产生的内部时钟信号ICLK的频率。此外，根据外部控制信号CNT2，控制电路26改变串行/并行转换电路23从比较器21₁、21₂二者接收串行数据信号的操作、以及串行/并行转换电路23仅从一个比较器接收串行数据信号的操作。

图2所示串行数据接收电路11的一个特征是，它可以操作用于在显示数据的传送速率快时确保接收数据，而且在显示数据的传送速率低时以较低功率消耗工作。串行数据接收电路11的操作是通过外部控制信号CNT1和CNT2来改变的。下面，将详细说明串行数据接收电路11的操作。

图3是描述在位数n是16位的情况下串行数据接收电路11的操作例子的表。因为在液晶显示面板的像素数大时，显示数据的传送速率快，所以串行数据接收电路11被设置以快速可靠地接收数据。在该第一示例性实施例中，串行数据接收电路11被设置，以在驱动XGA和VGA液晶显示面板时快速并且确实地接收数据。

具体地说，在驱动XGA和VGA的液晶显示面板时，外部控制信号CNT1和CNT2均被设置为“高”电平。根据将外部控制信号CNT1设置为“高”电平，串行/并行转换电路23执行仅响应内部时钟信号ICLK的上升沿和下降沿之一接收串行数据信号IDATA0和IDATA1的单沿操作，此外，通过执行α倍(α/2倍)倍频，PLL电路25产生内部时钟信号ICLK。此外，根据将外部控制信号CNT2设置为“高”电平，串行/并行转换电路23从比较器21₁和21₂二者接收串行数据信号IDATA0和IDATA1。

应该注意，单沿操作的优点在于，与响应内部时钟信号ICLK的上升沿和下降沿二者接收串行数据信号IDATA0和IDATA1的双沿操作相比，可以更可靠地接收串行数据信号。有必要提供足够长的建立/保持时间，以便串行/并行转换电路23可靠接收串行数据信号IDATA0和IDATA1。然而，在双沿操作中，如果内部时钟信号ICLK的占空因数超过50％，则建立/保持时间显著缩短。特别是，在要求高速接收串行数据信号IDATA0和IDATA1时，建立/保持时间缩短成为一个问题。因此，在高速接收串行数据信号IDATA0和IDATA1时，设置串行/并行转换电路23，以执行单沿操作。

相反，在液晶显示面板的像素数较少时，显示数据的传送速率较慢，因此，在这种情况下，串行数据接收电路11被设置以执行降低功率消耗的操作。在该第一示例性实施例中，在驱动HVGA和QVGA的液晶显示面板时，串行数据接收电路11被设置以执行用于降低功率消耗的操作。

更具体地说，在驱动HVGA液晶显示面板时，将外部控制信号CNT1设置为“低”电平，而将外部控制信号CNT2设置为“高”电平。根据将外部控制信号CNT1设置为“低”电平，串行/并行转换电路23执行双沿操作，此外，PLL电路25执行α/2倍(α/4倍)倍频。根据这种操作，将内部时钟信号ICLK的频率降低一半，因此，在串行/并行转换电路23接收串行数据信号IDATA0和IDATA1的频率保持高达差分时钟信号CLK和/CLK的频率的α倍(α/2倍)时，可以降低PLL电路25的功率消耗。在显示数据的传送速率较低时(即，在差分时钟信号CLK和/CLK的频率低时)，缩短建立/保持时间不存在问题，因此，通过使串行/并行转换电路23执行双沿操作，可以有效降低功率消耗。

此外，在驱动其像素数更小的QVGA液晶显示面板时，将外部控制信号CNT1和CNT2都设置为“低”电平。在这种情况下，与驱动HVGA液晶显示面板的情况相同，串行/并行转换电路23执行双沿操作，而PLL电路25执行α倍(α/2倍)倍频。此外，根据将外部控制信号CNT2设置为“低”电平，串行/并行转换电路23执行仅从比较器21₁接收串行数据信号的操作。比较器21₂被去激活，从而进一步降低功率消耗。

优选的是，将这种串行数据接收电路11集成在数据线驱动器1上，配置该数据线驱动器1，以便可以驱动多种液晶显示面板。图4是示出在XGA液晶显示面板2A安装在液晶显示设备上的情况下数据线驱动器1的安装例子的方框图。多个数据线驱动器1安装在液晶显示设备内，而且通过LCD控制器3来控制这种数据线驱动器1。LCD控制器3从CPU4(或者，诸如DSP(数字信号处理器)的图像处理设备等)接收显示数据，然后，与差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1一起，将该显示信号分别送到每个数据线驱动器1。此外，LCD控制器3将诸如差分时钟信号CLK和/CLK的控制信号送到每个数据线驱动器1。响应LCD控制器提供的差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1，多个数据线驱动器1分别驱动XGA的液晶显示面板2A的每个像素。

在这种安装实施例中，外部控制信号CNT1和CNT2均被设置为“高”电平，由此，串行数据接收电路11被设置以快速可靠地接收数据。

另一方面，图5是示出在QVGA的液晶显示面板2B安装在液晶显示设备上的情况下数据线驱动器1的安装例子的方框图。在图5所示的液晶显示设备上，QVGA的液晶显示面板2B是通过单个数据线驱动器1来驱动的。在这种情况下，当LCD控制器3将差分串行数据信号DATA0和/DATA0送到数据线驱动器1时，没有使用差分串行数据信号DATA1和/DATA1。在这种安装实施例中，将外部控制信号CNT1和CNT2设置为“低”电平，从而设置串行数据接收电路11，以便以更少的功率消耗来工作。

如上所述，在该第一示例性实施例中，在数据线驱动器1内安装了对应于多种液晶显示面板的串行数据接收电路11。当液晶显示面板的像素数大、且显示数据的传送速率高时，通过适当设置外部控制信号CNT1和CNT2，可以使第一示例性实施例的串行数据接收电路11快速可靠地接收显示数据。相反，当液晶显示面板的像素数小、且显示数据的传送速率低时，通过适当设置外部控制信号CNT1和CNT2，可以使串行数据接收电路11以更少的功率消耗来工作。

图6是示出串行数据接收电路11的修改例的配置的方框图。在图6所示的串行数据接收电路11中，在PLL电路25中安装了两组VCO27A和VCO 27B。在产生其频率高于预定频率的内部时钟信号ICLK时，使用一组VCO 27A，而在产生其频率低于预定频率的内部时钟信号ICLK时，使用另一组VCO 27B。通常，VCO具有其最佳工作的频率。在图6所示的配置中，为PLL电路25提供了两组VCO，从而与单个VCO相比，使得VCO按照在内部时钟信号ICLK的较宽频率范围内的最佳频率来工作。

可以用其他时钟再生成电路代替PLL电路25。例如，如图7所示，剋可以用配置了分频器28的时钟再生成电路25A和数字锁定环(DLL)29代替PLL电路25。在图7所示的串行数据接收电路11中，分频器28将从比较器22接收的CMOS电平的时钟信号的频率除2，然后根据控制电路26提供的控制信号ICLK_CNT，输出该分频后的时钟信号，或者输出其频率与收到的时钟信号的频率相同的时钟信号。DLL 29对从分频器28收到的时钟信号执行n倍倍频。根据控制信号ICLK_CNT，具有这种配置的时钟再生成电路25A可以执行n倍倍频或者n/2倍倍频的操作。

[第二示例性实施例]

图8是示出根据本发明第二示例性实施例的数据线驱动器1A的配置的方框图。第二示例性实施例的数据线驱动器1A的一个特征是，它被配置为与如下操作相对应，该操作是仅仅对液晶显示面板上显示的一帧图像中的一部分进行更新的操作。在一帧周期内显示在液晶显示面板上的一帧图像通常与在先前帧周期显示的一帧图像几乎相同。在这种情况下，可以通过将该帧图像的更新部分的显示数据传送到数据线驱动器1A，来降低数据线驱动器1A的功率消耗。

此外，当仅仅选择性地将更新部分的显示数据传送到数据线驱动器1A时，可以降低该显示数据的传送速率。降低传送速率是优选的，因为这样可以提高发送显示数据的可靠性，而且可以使串行数据接收电路执行上述的降低功率消耗的操作。

为了执行这种操作，在数据线驱动器1A内设置了：显示存储器12A，其具有可以存储一个帧图像的显示数据的容量；存储器控制电路16，其用于控制显示存储器12A。此外，在数据线驱动器1A中整合了串行数据接收电路11A，该串行数据接收电路11A执行的操作与串行数据接收电路11执行的操作不同。

在该第二示例性实施例中，该串行数据接收电路11A被配置为可以从差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1中提取模式改变数据17。模式改变数据17是如下数据：其指示是将整个帧图像的显示数据送到数据线驱动器1A，还是仅发送帧图像的一部分的显示数据。在仅发送帧图像的一部分的显示数据时，该模式改变数据17包括表示该部分在帧图像中的位置的位置数据。利用点时钟信号DCLK，将串行数据接收电路11A提取的模式改变数据17送到存储器控制电路16。存储器控制电路16产生存储器控制信号18，然后其响应于模式改变数据17和点时钟信号DCLK，将该存储器控制信号18送到显示存储器12A。响应于存储控制装置18来控制显示存储器12A，以将通过差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1而发送到数据线驱动器1A的显示数据写入到于显示存储器12A内的位置数据对应的地址。

图9是示出串行数据接收电路11A的配置的方框图。串行数据接收电路11A的配置与图2所示的串行数据接收电路11的配置几乎相同。不同点在于，配置寄存器24以从串行/并行转换电路23输出的并行数据信号中提取模式改变数据17，并将提取的模式改变数据17送到控制电路26和存储器控制电路16。除了外部控制信号CNT1和CNT2之外，控制电路26还响应模式改变数据17来控制串行/并行转换电路23和PLL电路25的操作。

第二示例性实施例的数据线驱动器1A以如下方式工作。在每个帧周期的开始消隐周期，将模式改变数据17发送到数据线驱动器1A。更具体地说，如果帧周期开始，则在该消隐周期，将模式改变数据17送到数据线驱动器1A，然后，将显示数据送到数据线驱动器1A。

当将整个帧图像的显示数据送到数据线驱动器1A时，存储器控制电路16控制显示存储器12A，以利用发送到数据线驱动器1A的显示数据更新整个显示存储器12A。在这种情况下，根据外部控制信号CNT1和CNT2，控制电路26控制串行/并行转换电路23和PLL电路25的操作。在一个示例性实施例中，将外部控制信号CNT1和CNT2都设置为“高”电平，以驱动XGA液晶显示面板，串行/并行转换电路23执行单沿操作，然后，控制PLL电路25，以执行α倍(n/2倍)倍频，然后产生内部时钟信号ICLK。

相反，在发送一部分帧图像的显示数据时，存储器控制电路16控制显示存储器12A，以将发送的显示信号写入到模式改变数据17的位置数据所规定的地址。在这种情况下，响应于显示数据的传送速率降低，控制电路26控制串行/并行转换电路23，以执行双沿操作，而且控制PLL电路25，以执行α倍(n/2倍)倍频。因此，将内部时钟信号ICLK的频率减半，因此，可以有效降低数据线驱动器1A的功率消耗。

如上所述，在第二示例性实施例中，配置数据线驱动器1A，以便可以执行仅仅对显示在液晶显示面板上的帧图像的一部分进行更新的操作。此外，在将帧图像的一部分的显示数据送到数据线驱动器1A时，控制串行/并行转换电路23，以执行双沿操作，而且将PLL电路25产生的内部时钟信号ICLK的频率减半，因此可以有效降低数据线驱动器1A的功率消耗。

同时，在该第二示例性实施例中，尽管模式改变数据17是通过差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1来发送的，而且串行/并行转换电路23和PLL电路25是响应于模式改变数据17来控制的，不过也可以将对应于模式改变数据17的内容的特定控制信号从产生差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1的电路(通常是LCD控制器)送到数据线驱动器1A。然而，为了减少控制串行/并行转换电路23和PLL电路25所需的信号的数量，优选的是通过差分串行数据信号DATA0、/DATA0、DATA1以及/DATA1发送模式改变数据17。

尽管上面描述了本发明的实用示例性实施例，但是不应该认为本发明受上述示例性实施例的限制。例如，在上述示例性实施例中，这种配置要求将本发明的显示数据接收电路集成在数据线驱动器上，也可以将本发明的显示数据接收电路集成在另一个接收显示数据的电路，例如，LCD控制器上。

此外，在上述示例性实施例中，尽管这种配置要求根据差分串行数据信号DATA0和/DATA0产生内部串行数据信号IDATA0，而根据差分串行数据信号DATA1和/DATA1产生内部串行数据信号’IDATA1，但是可以利用单端信号代替该差分串行数据信号。在这种情况下，可以根据单端信号产生内部串行数据信号，而且可以将该单端信号用作内部串行数据信号。

Claims

1.一种显示数据接收电路，包括：

时钟再生成电路，用于响应外部时钟信号，产生其频率是所述外部时钟信号的频率的整数倍的内部时钟信号；以及

串行/并行转换电路，用于与所述内部时钟信号同步地接收作为显示数据的串行数据信号，而且通过对所述串行数据信号执行串行/并行转换，产生并行数据信号，

其中配置所述串行/并行转换电路，以便既可以执行响应所述内部时钟信号的上升沿和下降沿之一接收所述串行数据信号的单沿操作，也可执行响应所述内部时钟信号的上升沿和下降沿二者接收所述串行数据信号的双沿操作；以及

其中配置所述时钟再生成电路，以便可以改变所述内部时钟信号的频率。

2.根据权利要求1所述的显示数据接收电路，

其中如果以第一传送速率将该显示数据送到显示数据接收电路，则该串行/并行转换电路执行单沿操作，而且将该内部时钟信号的频率设置为高达该外部时钟信号的频率的α倍；以及

其中如果以比第一传送速率低的第二传送速率将该显示数据送到显示数据接收电路，则该串行/并行转换电路执行双沿操作，而且将该内部时钟信号的频率设置为高达该外部时钟信号的频率的α/2倍。

3.根据权利要求1所述的显示数据接收电路，进一步包括：

控制电路，用于根据该串行数据信号的数据传送速率，响应从外部提供的控制信号，控制时钟生成电路和串行/并行转换电路，

其中响应该控制信号，控制电路控制改变串行/并行转换电路中的单沿操作和双沿操作，以及控制改变时钟生成电路产生的内部时钟信号的频率。

4.根据权利要求1所述的显示数据接收电路，进一步包括：

提取电路，用于从并行数据信号中提取模式改变数据；以及

控制电路，用于响应该模式改变数据，控制时钟生成电路和串行/并行转换电路，

其中响应该模式改变数据，控制电路控制改变串行/并行转换电路中的单沿操作和双沿操作，以及控制改变时钟生成电路产生的内部时钟信号的频率。

5.一种显示面板驱动器，包括：

显示数据接收电路，其接收用于发送显示数据的串行数据信号，而且产生对应于该串行数据信号的并行数据信号；以及

驱动电路，其响应该并行数据信号，驱动显示面板；

该显示数据接收电路包括：

时钟生成电路，用于响应外部时钟信号，产生其频率是外部时钟信号的频率的整数倍的内部时钟信号；以及

串行/并行转换电路，用于与内部时钟信号同步，接收串行数据信号，而且通过对串行数据信号执行串行/并行转换，产生并行数据信号，

其中配置该串行/并行转换电路，以便即能够执行响应该内部时钟信号的上升沿和下降沿之一接收该串行数据信号的单沿操作，也能够执行响应该内部时钟信号的上升沿和下降沿二者接收该串行数据信号的双沿操作；以及

其中配置该时钟生成电路，以便可以改变该内部时钟信号的频率。

6.根据权利要求5所述的显示面板驱动器，

7.根据权利要求5所述的显示面板驱动器，进一步包括：

外部控制引脚，根据串行数据信号的数据传送速率，向该引脚提供控制信号；以及

控制电路，其根据该串行数据信号的数据传送速率，响应从外部提供的控制信号，控制时钟生成电路和串行/并行转换电路，

8.根据权利要求5所述的显示面板驱动器，进一步包括：

显示存储器，其被配置以接受向其提供的并行数据信号，并能够存储一帧数据的显示数据，

驱动电路，其根据存储在该显示存储器内的显示数据，驱动显示面板，

所述显示数据接收电路包括：

提取电路，用于从并行数据信号中提取模式改变数据；以及

9.根据权利要求8所述的显示面板驱动器，

其中如果该模式改变数据指示在一个帧周期内将整个一帧图像的显示数据发送到显示面板驱动器，则该控制电路控制串行/并行转换电路，以便串行/并行转换电路执行双沿操作，并控制该时钟生成电路，以使该内部时钟信号的频率高达该外部时钟信号的频率的α倍，以及

如果该模式改变数据指示在一个帧周期内将一个帧图像的一部分的显示数据发送到显示面板驱动器，则该控制电路控制串行/并行转换电路，以便串行/并行转换电路执行双沿操作，并控制该时钟生成电路，以使该内部时钟信号的频率高达该外部时钟信号的频率的α/2倍。