JPH08307400A - バーストデータインターフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】 バーストデータの取りこぼしをすることな
く、データの伝送速度が高速の場合でも確実にバースト
データの受け取り動作が行なえるようにすることにあ
る。 【構成】 データ生成器１１１がデータ生成用バースト
クロック２０３の立ち上がりに対して生成データ２１３
が出力されるまでに一定の固定遅延が４．５クロック分
生じたときに、ラッチクロックを４クロック分遅らせ
る。すなわち、データ生成用バーストクロック２０３と
連続クロック２０２により発生区間検出部１１２で発生
区間検出信号を検出し、この発生区間検出信号をラッチ
クロック粗調整遅延部１１３で連続クロックにより４ク
ロック分遅延させる。そして遅延発生区間検出信号を連
続クロック２０２及び２倍クロック２０１によりクロッ
ク化し、さらにラッチクロック微調整用遅延部１１４で
微調整して遅延ラッチクロックを生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バーストクロックによ
る生成データに対するデータラッチに用いられるバース
トデータインターフェース回路、特に高速バーストクロ
ックに対する生成データの遅延を考慮したデータラッチ
を目的としたバーストデータインターフェース回路に関
する。

【０００２】

【従来の技術】図４は、従来技術を示すもので、データ
生成器４０５はデータ生成用クロック５０１の入力によ
り生成データ５０２を出力する。Ｄフリップフロップ４
０６は生成データ５０２を生成データラッチクロック５
０３を用いてラッチを行ない、ラッチデータ５０４を出
力する。

【０００３】図５は、データの転送速度が遅い場合の各
点のタイムチャートで、ラッチデータ５０４に注目する
と、生成データ５０２のＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，…の
順番に対して、ラッチデータ５０４は正しくＡ′，
Ｂ′，Ｃ′，Ｄ′，Ｅ′，Ｆ′，…の順番でラッチされ
ており動作に問題はない。

【０００４】しかし、データの伝送速度が高速になるに
つれて、バーストクロックに対して、データの生成装置
がバーストデータを生成する場合に遅延の影響を受け、
生成データの取りこぼしが生じるという不具合が発生す
る。

【０００５】図６は高速伝送速度時のデータ生成器６０
５とデータラッチ回路６０６を示し、図７は、その高速
伝送速度時の各点のタイムチャートで、ラッチデータ７
０４に注目すると、生成データ７０２のＡ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，…の順番に対して、ラッチデータ
７０４は、Ｚ′，Ｚ′，Ｚ′，Ａ′，Ｂ′，Ｅ′，
Ｅ′，Ｅ′，Ｆ′，Ｇ′，…の順番でラッチされてお
り、正しいラッチ動作を行なっていない。

【０００６】このラッチ動作不具合の原因は、データ生
成器６０５がデータ生成用クロック７０１の立ち上がり
に対して生成データ７０２が出力されるまでに一定の固
定遅延７０５が生じ、なおかつ、遅延を含んだ生成デー
タ７０２の遅延を考慮していない、生成データラッチク
ロック７０３を用いているからである。

【０００７】

【発明が解決しようとする課題】前記のように、従来技
術では、データの伝送速度が遅い場合は、バーストクロ
ックに対してデータ生成器がデータを生成する場合の遅
延の影響を受けることがなく、生成データの取りこぼし
などは発生しないが、データの伝送速度が高速になるに
つれて、バーストクロックに対してデータ生成器がバー
ストデータを生成する場合に影響を受け、生成データの
取りこぼしが生じる。

【０００８】したがって、このような高速伝送速度時の
データ生成器とデータラッチ回路における生成データラ
ッチクロックについては生成データの遅延について考慮
する必要がある。

【０００９】本発明の目的は、前記従来のバーストデー
タの取りこぼしによる動作不完全の問題を取り除き、デ
ータの伝送速度が高速の場合でも確実にバーストデータ
の受け取り動作が行なえるようにすることにある。

【００１０】

【課題を解決するための手段】前記の目的は、データ生
成用バーストクロックの入力により生成データを生成す
るデータ生成器と、前記データ生成用バーストクロック
と該データ生成用クロックが無い部分にも切れ目なく発
生している連続クロックとを入力し前記データ生成器の
遅延を含んだ生成データの発生している区間を特定する
発生区間検出部と、該発生区間検出部からの発生区間検
出信号と連続クロックとを比較して前記生成データの一
定固定遅延量を連続クロックのクロック単位で遅延制御
するラッチクロック粗調整遅延部と、連続クロック１単
位中で細かくラッチクロックの遅延を制御するラッチク
ロック微調整遅延部と、該ラッチクロック微調整遅延部
で生成した遅延ラッチクロックで前記データ生成器で生
成した生成データをラッチしラッチデータを出力するラ
ッチ回路とを設けたことによって達成される。

【００１１】

【作用】前記手段を用いれば、データ生成器によってデ
ータ生成するとき、データ生成用の高速バーストクロッ
クに対して生成データに固定遅延が生じたときラッチク
ロックを固定遅延クロック分遅らせて生成データをラッ
チすることができる。

【００１２】すなわち、前記発生区間検出部は、データ
生成用バーストクロックと連続クロックによりデータ生
成器の遅延を含んだ生成データの発生区間を特定する発
生区間検出信号を検出し、ラッチクロック粗調整遅延部
は、この発生区間検出信号を連続クロックによりｎクロ
ック分遅延させる。連続クロックの１クロック単位で制
御されたこの信号は、さらにラッチクロック微調整用遅
延部で微調整が行われ遅延ラッチクロックを生成する。
この生成した遅延ラッチクロックで、ラッチ回路は前記
データ生成器で生成した生成データをラッチする。

【００１３】

【実施例】以下本発明を実施例により説明する。図１
は、本発明の一実施例バーストデータインターフェース
回路のブロック図で、発生区間検出部１１２、ラッチク
ロック粗調整遅延部１１３、ラッチクロック微調整用遅
延部１１４、データ生成器１１１、及びラッチ回路１１
５により構成される。

【００１４】図２は、図１のブロック各部に対応した構
成図で、発生区間検出部１１２には、論理積１０１とＤ
フリップ・フロップ１０２が対応し、ラッチクロック粗
調整遅延部１１３には、Ｄフリップ・フロップ１０３，
１０４，１０５，１０６、続いて論理積１０７とＤフリ
ップ・フロップ１０８が再びクロックの形を形成し、ラ
ッチクロック微調整用遅延部１１４には、Ｄフリップ・
フロップ１０９とＤフリップ・フロップ１１０が対応
し、データ生成器１１１の生成データのラッチ回路１１
５には、Ｄフリップ・フロップ１００が対応する。

【００１５】図３は、図２における各点のタイムチャー
トで、以下これを用いて本実施例の動作を説明する。

【００１６】本実施例は、従来例で説明した遅延を考慮
していない生成データラッチクロックに対して対策を施
した回路構成であって、データ生成器１１１がデータ生
成用クロック２０３の立ち上りに対して生成データ２１
３が出力するまでに一定の固定遅延２８１が４．５クロ
ック分生じたときに、遅延ラッチクロック２１２を５ク
ロック分遅延量で遅らせるようにしたものである（２８
２に示す）。

【００１７】発生区間検出信号２０４は、データ生成用
バーストクロック２０３と連続クロック２０２（データ
生成用バーストクロックの発生区間外に同期している連
続クロック）の論理積１０１の出力をＤフリップ・フロ
ップ１０２を用いて連続クロック２０２の立ち上がりで
ラッチを行なって生成する。

【００１８】次に発生区間検出信号２０４を４クロック
分遅延させた遅延発生区間検出信号２０８を生成するた
め、４個のＤフリップ・フロップ１０３，１０４，１０
５，１０６を用いて連続クロック２０２の立ち上がりで
ラッチを行ない４クロック分遅延させる。

【００１９】生成した遅延発生区間検出信号２０８をバ
ーストクロック化するため、遅延発生区間検出信号２０
８と連続クロック２０２との論理積１０７の出力２０９
を生成し、論理積１０７の出力２０９のハザード２８０
をカットするためＤフリップ・フロップ１０８を用いて
２倍クロック２０１（連続クロック２０２に同期してい
る周波数２倍のクロック）の立ち下がりでラッチし出力
２１０のバーストクロックを生成する。

【００２０】生成したバーストクロック２１０の立ち上
がりを連続クロック２０２の立ち下がりに同期させるた
めＤフリップ・フロップ１０９を用いて２倍クロック２
０１の立ち上がりでラッチを行ない、なおかつＤフリッ
プ・フロップ１１０を用いて連続クロックの立ち下がり
でラッチを行ない遅延ラッチクロック２１２を生成す
る。

【００２１】この遅延ラッチクロック２１２をＤフリッ
プ・フロップ１００を用いて立ち上がりでラッチを行な
うことで、データ生成用バーストクロック２０３からデ
ータ生成器１１１で生成した４．５クロック分の固定遅
延２８１を含んだ生成データ２１３をラッチでき、取り
こぼすことなくラッチが可能となり、ラッチデータ２１
４を出力できる。

【００２２】

【発明の効果】以上の本発明によれば、データ生成器が
データ生成用のバーストクロックの立ち上がりに対して
生成データが生成されるまでに一定の固定遅延がｎクロ
ック分でも、ラッチクロック粗調整遅延部の遅延量の設
定とラッチクロックの微調整用遅延部の設定との組み合
わせで、パラメータとして与えることによって汎用性の
あるラッチクロックが生成でき、このラッチクロックで
生成データをラッチすることにより、データの伝送速度
が高速の場合でも取りこぼしなくバーストデータの受け
取りを行なうことができる。

【図面の簡単な説明】

【図１】本発明の一実施例回路のブロック図。

【図２】本発明の一実施例の回路構成図。

【図３】本発明の一実施例のタイムチャート。

【図４】従来の回路ブロック図。

【図５】従来例のタイムチャート。

【図６】従来の回路ブロック図。

【図７】従来例のタイムチャート。

【符号の説明】

１１１…データ生成部、１１２…発生区間検出部、１１
３…ラッチクロック粗調整遅延部、１１４…ラッチクロ
ック微調整用遅延部、１１５…ラッチ回路、２０１…２
倍クロック、２０２…連続クロック、２０３…データ生
成用バーストクロック、２１３…生成データ、２１４…
ラッチデータ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ生成用バーストクロックの入力に
   より生成データを生成するデータ生成器と、前記データ
   生成用バーストクロックと該データ生成用クロックが無
   い部分にも切れ目なく発生している連続クロックとを入
   力し前記データ生成器の遅延を含んだ生成データの発生
   している区間を特定する発生区間検出部と、該発生区間
   検出部からの発生区間検出信号と連続クロックとを比較
   して前記生成データの一定固定遅延量を連続クロックの
   クロック単位で遅延制御するラッチクロック粗調整遅延
   部と、連続クロック１単位中で細かくラッチクロックの
   遅延を制御するラッチクロック微調整遅延部と、該ラッ
   チクロック微調整遅延部で生成した遅延ラッチクロック
   で前記データ生成器で生成した生成データをラッチしラ
   ッチデータを出力するラッチ回路とを設けたことを特徴
   とするバーストデータインターフェース回路。