JP4370213B2 - Pll回路 - Google Patents
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ここで、Fは発振周波数である。また、KFはフリッカーノイズ係数であり、AFはフリッカーノイズ指数であり、gmはゲート相互コンダクタンスであり、COXはゲート酸化膜キャパシタンスである。いずれもプロセス固有のパラメータである。また、Leffは有効チャネル長、Weffは有効チャネル幅である。
また、外部雑音の対策用の回路を考案し、ジッタを低減するための発明には、特開2002−57574号公報に記載された回路があるが、トリプルウェル構造により基盤を通しての外部雑音を遮断する方法が有効である。
Claims (5)
- 基準信号と出力信号とを入力し誤差分を出力する位相比較器と、位相比較器より出力された信号の直流分を取り出し制御電圧を出力するループフィルタと、ループフィルタから入力される制御電圧に応じて前記出力信号を出力する電圧制御発振器とからなり、
電圧制御発振器は、ループフィルタから出力される制御電圧を電流に変換する電圧電流変換回路と、該電流により発振周波数を制御されるリング状に接続された複数の差動インバータ回路より構成する発振回路とからなり、
発振回路は、ゲートとドレインに電圧電流変換回路からの電流が入力されソースが接地される第二の電圧制御トランジスタと、ゲートが第二の電圧制御トランジスタのゲートに接続されソースが接地されてカレントミラー回路を構成するトランジスタと、このトランジスタのドレインにドレインとゲートが接続されソースが電源電圧に接続される第一の電圧制御トランジスタを備え、第一及び第二の電圧制御トランジスタは該複数の差動インバータ回路への第一と第二の制御電圧を生成し、
各々の差動インバータ回路は、第一の制御電圧がゲートに入力され抵抗素子として動作する第三のトランジスタと、第三のトランジスタに直列に接続されゲートに差動入力が入力される第五のトランジスタとからなり差動出力を出力する一組が2つ並列に配置され、この一組に直列にドレインが接続されゲートに第二の制御電圧が入力され電流源となる第四のトランジスタを備え、
第一の電圧制御トランジスタは、該第一の電圧制御トランジスタが制御する差動インバータの第三のトランジスタサイズよりゲート長及びゲート幅を共に等しい第一の倍数だけ大きくしたトランジスタで構成し、
第二の電圧制御トランジスタは、該第二の電圧制御トランジスタが制御する差動インバータの第四のトランジスタサイズよりゲート長及びゲート幅を共に等しい第二の倍数だけ大きくしたトランジスタで構成したことを特徴とするPLL回路。 - 前記差動インバータ回路の第四のトランジスタは、第三のトランジスタのサイズよりゲート長及びゲート幅を共に等しい第三の倍数だけ大きくしたトランジスタであることを特徴とする請求項1記載のPLL回路。
- 前記電圧電流変換回路は、ゲートにループフィルタから入力される制御電圧が入力され、ソースに電流を決定するための可変抵抗回路が接続されるトランジスタを含み、
可変抵抗回路は、直列または並列に接続された複数の抵抗からなり、
さらに、可変抵抗回路の抵抗値を校正する校正回路を有することを特徴とする請求項1または請求項2記載のPLL回路。 - 前記校正回路は、校正用の電流が前記可変抵抗回路のレプリカを流れるときの降下電圧を、基準電流が基準抵抗を流れるときの降下電圧と比較するコンパレータを備えることを特徴とする請求項3記載のPLL回路。
- 前記校正回路は、ループフィルタから入力される制御電圧と、基準電流が基準抵抗を流れるときの降下電圧を比較するコンパレータを備えることを特徴とする請求項3記載のPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004217407A JP4370213B2 (ja) | 2004-07-26 | 2004-07-26 | Pll回路 |
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JP2006041810A JP2006041810A (ja) | 2006-02-09 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4512642B2 (ja) * | 2006-10-12 | 2010-07-28 | パナソニック株式会社 | Pll回路 |
EP4160911A1 (fr) | 2021-09-30 | 2023-04-05 | The Swatch Group Research and Development Ltd | Procede pour ameliorer le demarrage d'un oscillateur d'un recepteur a super reaction, et recepteur pour la mise en uvre du procede |
CN116505939B (zh) * | 2023-06-21 | 2023-10-20 | 南京美辰微电子有限公司 | 一种避免谐波锁定的亚采样锁相环电路 |
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JP2006041810A (ja) | 2006-02-09 |
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A621 | Written request for application examination |
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RD03 | Notification of appointment of power of attorney |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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