TW202133558A - 使用ｃｍｏｓ電路產生精確且ｐｖｔ穩定之時間遲延或頻率的方法 - Google Patents

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Abstract

本文揭露使用CMOS電路產生精確且PVT穩定之時間遲延或頻率的方法。在一些實施方案中，該方法包括：在一運算放大器之一正輸入端子處使用一電阻性模組提供一參考電壓；將一對p型金屬氧化物半導體(pMOS)電晶體之閘極及一補償電容器耦合至該運算放大器之一輸出端子，以產生一第一偏壓信號；及將一對n型金屬氧化物半導體(nMOS)電晶體耦合至該運算放大器之一負端子，以在該負端子處產生一第二偏壓信號，其中該對nMOS電晶體係實質上相同於該CMOS遲延電路中之一對nMOS電晶體。

Description

使用CMOS電路產生精確且PVT穩定之時間遲延或頻率的方法
本專利申請案主張於2019年12月20日申請之標題為「METHOD OF GENERATING PRECISE AND PVT-STABLE TIME DELAY OR FREQUENCY USING CMOS CIRCUITS」之申請案第16/722,572號之優先權，該申請案經轉讓給本專利申請案之受讓人，並特此明確地以引用方式併入本文中。
本揭露之多個態樣大致上係關於遲延電路之偏壓，且更具體而言係關於一種用於使用互補金屬氧化物半導體(complementary metal oxide semiconductor, CMOS)電路產生精確且製程電壓溫度(process-voltage-temperature, PVT)穩定之時間遲延或頻率的設備及方法。
遲延電路係一種經組態以遲延一信號達一時間遲延的電路。遲延電路可用於藉由使信號遲延達一特定時間遲延來調整該信號之時序。例如，多個遲延電路可用以建立一遲延線以調整一信號（例如一資料信號或一時脈信號）之時序。遲延電路廣泛用於鎖相迴路(phase locked loop, PLL)、遲延鎖定迴路(delay locked loop, DLL)、基於時間之類比轉數位轉換器(analog to digital converter, ADC)、射頻(radio frequency, RF)相移器等。然而，遲延電路之時間遲延易受製程、電壓、及溫度(process, voltage, and temperature, PVT)之變動所影響。
下列呈現一或多個實施方案的簡化概述，以提供此類實施方案的基本理解。本發明內容並非所有預期實施方案的廣泛概述，且本發明內容並非意在識別所有實施方案之關鍵性或決定性要件，亦非意在描述任何或所有實施方案之範圍。本發明內容之唯一目的係以簡化形式呈現一或多個實施方案的一些概念，以作為稍後呈現之更詳細說明的預先提要。
在一些實施方案中，一種設備具有：至少一互補金屬氧化物半導體(COMS)遲延電路，其經組態以接收一對差動輸入信號，並在一時間遲延之後產生一對差動輸出信號；及一偏壓產生器，其經組態以提供一第一偏壓信號及一第二偏壓信號至該至少一COMS遲延電路。該偏壓產生器可包括：一運算放大器，其具有一輸出、一正輸入端子、及一負輸入端子；一電阻性模組，其耦合在該正輸入端子與接地之間；及一對n型金屬氧化物半導體(nMOS)電晶體，其等耦合在該負輸入端子與該接地之間，其中該運算放大器之該輸出經組態以提供該第一偏壓信號，且該運算放大器之該負輸入端子經組態以提供該第二偏壓信號。
根據本揭露的一些態樣，該CMOS遲延電路及該偏壓產生器可以是一環形振盪器之部分。該環形振盪器可進一步包括額外的遲延電路，使得該等遲延電路耦合至彼此以形成一環。
在一些實施方案中，該至少一CMOS遲延電路包含一第一分支，該第一分支具有一第一輸入電晶體及一第一對nMOS電晶體，該第一對nMOS電晶體在該第一輸入電晶體之一汲極與該接地之間並聯耦合至彼此。此外，該至少一CMOS遲延電路進一步包含一第二分支，該第二分支具有一第二輸入電晶體及一第二對nMOS電晶體，該第二對nMOS電晶體在該第二輸入電晶體之一汲極與該接地之間並聯耦合至彼此，且其中該偏壓產生器之該對nMOS電晶體、該第一對nMOS電晶體、及該第二對nMOS電晶體係實質上相同。
在一些實施方案中，該至少一CMOS遲延電路進一步包含一偏壓電晶體，該偏壓電晶體具有一閘極、一源極、及一汲極，該閘極經組態以接收來自該偏壓產生器之該第一偏壓信號，且該源極經組態以接收一電壓供應。此外，該偏壓電晶體係一p型金屬氧化物半導體(pMOS)電晶體。
在一些實施方案中，該至少一個多能遲延電路進一步包括：一第一啟動開關，其具有一源極、一汲極、及一閘極，該第一啟動開關之該源極耦合至該偏壓電晶體之該汲極，且該第一啟動開關之該汲極耦合至該第一輸入電晶體之一源極；一第二啟動開關，其具有一源極、一汲極、及一閘極，該第二啟動開關之該源極耦合至該偏壓電晶體之該汲極；及一輔助分支，其具有一第一pMOS電晶體及一第二pMOS電晶體，其中該第一pMOS電晶體係耦合在該第二啟動開關之該汲極與該第一輸入電晶體之該汲極之間，該第二pMOS電晶體係耦合在該第二啟動開關之該汲極與該第二輸入電晶體之該汲極之間。
在一些實施方案中，該輔助分支之該第一pMOS電晶體之一閘極經組態以接收一低電壓供應，且該輔助分支之該第二pMOS電晶體之一閘極經組態以接收來自該偏壓產生器之該第二偏壓信號。
在一些實施方案中，該第一對nMOS電晶體之一第一nMOS電晶體之一閘極及該第二對nMOS電晶體之一第二nMOS電晶體之一閘極經耦合在一起且經組態以接收來自該偏壓產生器之該第二偏壓信號。
在一些實施方案中，該遲延與該電阻性模組之一等效電阻Rref 成比例。
替代地，該電阻性模組包含一切換式電容器電阻器，該切換式電容器電阻器具有一開關、具有一電容CSW 之一第一電容器、及具有一電容CH 之一第二電容器，其中該第一電容器及該第二電容器並聯耦合至彼此。該至少一CMOS遲延電路進一步包括：一第一負載電容器，其耦合在一第一輸出節點與該接地之間；及一第二負載電容器，其耦合在一第二輸出節點與該接地之間，其中該第一負載電容器及該第二負載電容器具有實質上相同的電容CL ，且該遲延與CL 相對於CSW 之比成比例。
在一些實施方案中，該至少一CMOS遲延電路進一步包含用於微調該遲延之一電容器陣列，該電容器陣列經組態以從複數個緩衝器接收複數個控制位元，該複數個緩衝器係由來自該偏壓產生器之該第二偏壓信號所偏壓。
在一些實施方案中，該電阻性模組包含一可變電阻器。
為了實現前述及相關目的，該一或多個實施方案包括以下在申請專利範圍中完全描述及特別指出的特徵。下列敘述及附圖詳細提出該一或多個實施方案之特定說明性態樣。然而，這些態樣僅表現出可運用各種實施方案之原理的各種方式其中一些方式，且實施方案之敘述意在包括所有此類態樣及其等之等同物。
下列闡明之實施方式結合所附圖式，係意在說明各種組態，而非意在表示可實踐本文中所述概念的唯一組態。實施方式包括為了提供各種概念之徹底理解之目的具體細節。然而，所屬技術領域中具有通常知識者應理解，可在沒有這些具體細節的情況下實踐這些概念。在一些情況中，熟知的結構及組件以方塊圖形式顯示，以避免混淆此類概念。
如上文所述，遲延電路廣泛地用於藉由使信號遲延達一特定時間遲延來調整該信號之時序。舉例而言，互補金屬氧化物半導體(complementary metal oxide semiconductor, CMOS)遲延電路常用於基於時間之電路，諸如PLL、DLL等。然而，CMOS遲延電路之時間遲延可對PVT變動相當敏感。用於振盪器（例如，數位控制振盪器(digitally controlled oscillator, DCO)、電壓控制振盪器(voltage controlled oscillator, VCO)）中之習知電壓或電流調節技術，因為長的啟動/穩定時間，而無法應用至可程式化遲延線、數位RF相移器、基於時間之ADC等。此外，這些習知電壓或電流調節技術需要用於PVT漂移的閉合迴路校正。利用圖1A及圖1B中所示之習知偏壓電路及遲延電路可更佳地說明PVT靈敏度的問題。
圖1A顯示習知偏壓電路100，其經組態以提供偏壓電壓Vbias 至遲延電路。偏壓電路100包括運算放大器110、n型金屬氧化物半導體(n-type metal oxide semiconductor, nMOS)電晶體120、及三個電阻器131、132、及133。電阻器131、132、及133全部具有相同的電阻R。電阻器131耦合在運算放大器110之負輸入端子與接地之間。電阻器132耦合在運算放大器110之負輸入端子與電壓供應Vdd 之間。電阻器133耦合在運算放大器110之正輸入端子與電壓供應Vdd 之間。nMOS電晶體120具有閘極、源極、及汲極。該閘極耦合至運算放大器110之輸出，該源極耦合至接地，且該汲極耦合至電阻器133及運算放大器110之輸入端子。
在運作期間，運算放大器110強制使運算放大器110之正輸入端子及負輸入端子二者處的電壓均實質上相同於Vref 。可藉由下列方程式判定流經電阻器133之偏壓電流： IR = (Vdd - Vref ) / R [方程式1] 因為運算放大器110不允許電流流入其輸入端子，所以流經電阻器133的偏壓電流IR 將流經nMOS電晶體120。偏壓電壓Vbias 係提供在nMOS電晶體120之閘極處，使得由Vbias 所偏壓的其他電晶體將鏡射（或產生）實質上相同於IR 之偏壓電流。然而，如上述方程式1所示，供應電壓Vdd 之任何變動可導致IR 亦變動。偏壓電壓Vbias 可用於偏壓圖1B所示之習知遲延電路。
圖1B繪示習知遲延電路150，其可由來自圖1A之偏壓電路100的偏壓電壓Vbias 所偏壓。遲延電路150包括二個遲延級160及170、二個金屬氧化物(metal oxide, MOS)電容器粗略組181及182、及二個金屬氧化物(MOS)電容器精細組183及184。
二個遲延級160及170係實質上相同。遲延級160包括一對輸入電晶體161A及161B、偏壓電晶體163、及二個負載電阻器162A及162B。同樣地，遲延級170包括一對輸入電晶體171A及171B、偏壓電晶體173、及二個負載電阻器172A及172B。輸入電晶體161A及161B在其等之閘極處接收一對輸入差動信號，並在其等之汲極處輸出一對輸出差動信號，而其等之汲極分別耦合至輸入電晶體171B及171A之閘極。電容器粗略組181及182二者及電容器精細組183及184二者耦合至輸入電晶體161A及161B之汲極。電容器組181至184係經數位控制以透過遲延級160及170改變遲延。在一典型設計中，精細遲延範圍經刻意組態以遠大於粗略遲延解析度（諸如大2倍），以涵蓋製程變動。然而，遲延級160及170之遲延亦可因為下文所討論之偏壓電壓Vbias 之變動而有所變動。
如圖1B所示，遲延級160及遲延級170之各者分別包括偏壓電晶體163及偏壓電晶體173。偏壓電晶體163及偏壓電晶體173之各者分別耦合在接地與該對輸入nMOS電晶體161A及161B之間，或在接地與該對輸入nMOS電晶體171A及171B之間。偏壓電晶體163及173二者均在其等之閘極處由來自偏壓電路100之Vbias 驅動，以各產生實質上類似於IR 之偏壓電流。須注意的是，IR 可隨供應電壓Vdd 不同而變動，如上述方程式1所示。IR 之變化/變動可繼而導致遲延級160及170之遲延的變化。總而言之，偏壓電路100所偏壓之遲延電路150所提供的遲延並非電壓穩定。在圖1C所示之一替代性習知設計中，能隙電流參考141產生參考電流Iref 145，該參考電流係用於界定偏壓電壓Vbias 147。具體而言，能隙電流參考141之輸出連接至nMOS電晶體143之汲極及閘極。nMOS電晶體143之源極連接至接地。雖然來自能隙電流參考141之參考電流Iref 145更為穩定，但遲延級160及170之遲延仍可因為遲延電路150中之電晶體性質漂移以及遲延電路150中之電壓擺動變化而有所變動。能隙電流參考141不會跟隨或補償遲延電路150中之電晶體性質漂移或電壓擺動變化。因此，所屬技術領域中需要提供一種具有偏壓方案之遲延電路，而該偏壓方案係製程、電壓、及溫度(PVT)穩定（或不敏感）。
本揭示內容中敘述新穎之偏壓產生器的各種實施方案，該新穎之偏壓產生器使用CMOS電路提供PVT穩定（或PVT不敏感）之偏壓信號至一或多個遲延電路，以產生PVT穩定之時間遲延（或頻率）。在CMOS遲延電路偏壓方案之一些實施方案中，偏壓產生器使用運算放大器及電阻性模組提供第一偏壓信號及第二偏壓信號至CMOS遲延電路。例如，可使用具有切換電容CSW 之晶片上切換式電容器電阻器來實施電阻性模組。CMOS遲延電路經組態以接收一對差動輸入信號，並在一時間遲延後輸出一對差動輸出信號。CMOS遲延電路進一步包括負載電容CL 。該時間遲延可經組態以與CSW 相對於CL 之比成比例。此外，該時間遲延係獨立於至偏壓產生器及/或CMOS遲延電路之供應電壓。由於相較於半導體電路中個別組件之電容（或阻抗），CL 相對於CSW 之比可大致上更準確地控制，因此CMOS遲延電路偏壓方案相較於習知方法可提供更PVT穩定之時間遲延。以下討論CMOS遲延電路偏壓方案的更多細節。
圖2顯示CMOS遲延電路200之一實施方案。CMOS遲延電路200經由偏壓電晶體270耦合至電壓源VDD 。在一些實施方案中，偏壓電晶體270係pMOS電晶體。偏壓電晶體270之源極耦合至電壓源VDD ，偏壓電晶體270之汲極耦合至CMOS遲延電路200，且偏壓電晶體270之閘極經組態以由偏壓電壓pbias驅動。偏壓電壓pbias可由偏壓產生器提供，諸如圖3所示之偏壓產生器300。以下將敘述偏壓產生器300之更多細節。偏壓電壓pbias可藉由偏壓產生器300中的相同節點來界定，以允許偏壓電流(Ibias )從電壓源VDD 流經偏壓電晶體270至CMOS遲延電路200。
在一些實施方案中，遲延電路200包括二輸入電晶體210及220、二對電晶體230及240、250及260、及二負載電容器280及290。二對電晶體230及240、250及260亦可稱為主動負載電晶體。負載電容器280及290可具有實質上相同的電容CL 。在負載電容器280與290之間的節點耦合至接地或具有交流(alternate current, AC)虛擬接地之偏壓節點。可使用具有固定電容之簡單電容器（諸如，金屬氧化物金屬(metal-oxide-metal, MOM)電容器、金屬氧化物半導體(metal oxide semiconductor, MOS)電容器、或二者之組合）來實施負載電容器280及290。
在一些實施方案中，輸入電晶體210及220係pMOS電晶體。輸入電晶體210及220二者之源極耦合至偏壓電晶體270之汲極。輸入電晶體210之閘極經組態以接收輸入信號inp，且輸入電晶體220之閘極經組態以接收輸入信號inn。輸入信號inp及inn係互補值的一對差動輸入信號。例如，當inp係邏輯高時，則inn係邏輯低，且反之亦然。輸入電晶體210之汲極在CMOS遲延電路200左側之輸出節點outn處耦合至負載電容器280。同樣地，輸入電晶體220之汲極在CMOS遲延電路200右側之輸出節點outp處耦合至負載電容器290。
如圖2所示，輸出節點outn進一步耦合至一對主動負載電晶體230及240之汲極。該對電晶體230及240進一步在其等之源極處耦合至彼此並耦合至接地。電晶體230之閘極連接至電晶體230之汲極，而電晶體240之閘極連接至CMOS遲延電路200右側之電晶體260的閘極。輸出節點outp進一步耦合至一對主動負載電晶體250及260之汲極。該對電晶體250及260進一步在其等之源極處耦合至彼此並耦合至接地。電晶體250之閘極連接至電晶體250之汲極，而電晶體260之閘極連接至CMOS遲延電路200左側之電晶體240的閘極。
在一些實施方案中，主動負載電晶體230、240、250、及260係nMOS電晶體。電晶體240及260二者之閘極經組態以由偏壓電壓nbias驅動。如同偏壓電壓pbias，偏壓電壓nbias可由偏壓產生器提供，諸如圖3所示之偏壓產生器300。以下將敘述偏壓產生器300之更多細節。
在運作期間，一對差動輸入信號inp及inn可分別施加至輸入電晶體210及220之閘極。為了說明之目的，假設inp係處於高電壓，而inn係處於低電壓。因為inp處於高電壓，輸入電晶體210斷開。相反地，因為inn處於低電壓，輸入電晶體220導通。因此，流經偏壓電晶體270之偏壓電流係實質上全部流經輸入電晶體220，且沒有電流流經輸入電晶體210。因為沒有電流流經輸入電晶體210，輸入電晶體210之汲極outn處的電壓變成0。流經輸入電晶體220之電流流入電晶體250及260所形成之分支，然後接著流至接地，因此在輸出節點outp處產生高電壓。因為電晶體260之閘極係由偏壓電壓nbias驅動，所以輸出節點outp上的電壓擺動大約介於0與偏壓電壓nbias(Vnbias )之間。負載電容器290將被充電或放電，以遲延輸出節點outp處的高至低或低至高之轉變。
當inp處於低電壓且inn處於高電壓時，CMOS遲延電路200以互補方式運作。因為inp處於低電壓，輸入電晶體210導通。相反地，因為inn處於低電壓，輸入電晶體220斷開。因此，流經偏壓電晶體270之偏壓電流係實質上全部流經輸入電晶體210，且沒有電流流經輸入電晶體220。因為沒有電流流經輸入電晶體220，輸入電晶體220之汲極outp處的電壓變成零。流經輸入電晶體210之電流流入電晶體230及240所形成之分支，然後接著流至接地，因此在輸出節點outn處產生高電壓。因為電晶體240之閘極係由偏壓電壓nbias驅動，所以輸出節點outn上的電壓擺動大約介於0與偏壓信號nbias（其在此實施方案中係偏壓電壓Vnbias ）之間。負載電容器280將被充電或放電，以遲延輸出節點outn處的低至高或高至低之轉變。
如上述二個實例所說明，CMOS遲延電路200係作用為反相器，以將輸入差動信號inp及inn之值反相，以產生一對差動輸出信號outp及outn。該對差動輸入信號inp及inn轉變成新的值之後，該對差動輸出信號outp及outn將在大約與Vnbias 成比例的一特定時間遲延之後跟著轉變成新的值。具體而言，可藉由下列方程式判定時間遲延(ΔT)： ΔT = CL •ΔV/I            [方程式2] 須注意的是，ΔV/I ≈ Vnbias /(K•Ibias )，其中K係電流鏡比，因此，時間遲延(ΔT)可近似為： ΔT ≈ CL • Vnbias /(K•Ibias )       [方程式3]
為了減少製程、電壓、及溫度(PVT)對於CMOS遲延電路200之影響，偏壓信號nbias及pbias必須是PVT穩定。得以產生PVT穩定之偏壓信號pbias及nbias的偏壓產生器的一些實施方案係顯示於圖3中。
圖3顯示偏壓產生器300之一實施方案，該偏壓產生器用於產生用於一或多個CMOS遲延電路（諸如圖2之CMOS遲延電路200）之多個偏壓信號。換言之，偏壓產生器300可產生用於單一遲延電路或多個遲延電路的偏壓信號。偏壓產生器300包括運算放大器(operational amplifier, “op amp”) 310、晶片上電阻性模組320、一對nMOS電晶體330及340、第一補償電容器Cc1 350、第二補償電容器Cc2 360、及一對pMOS電晶體370及380。應理解的是，偏壓產生器300的其他實施方案可包括圖3中未顯示的額外組件，諸如，例如，額外的解耦電容器。
如圖3所示，運算放大器310具有正輸入端子、負輸入端子、及輸出端子。晶片上電阻性模組320耦合在正端子與接地之間。運算放大器310之負輸入端子耦合至nbias節點390。一對nMOS電晶體330及340係在nbias節點390與接地之間並聯耦合至彼此。第一補償電容器Cc1 350耦合在運算放大器310之輸出端子與電壓供應VDD 305之間。pMOS電晶體370及380二者之閘極亦耦合至輸出端子。pMOS電晶體370及380二者之源極耦合至電壓供應VDD 305。pMOS電晶體370之汲極耦合至運算放大器310之正端子及晶片上電阻性模組320二者。pMOS電晶體380汲極耦合至nbias節點390。此外，第二補償電容器Cc2 360耦合在nbias節點390與接地之間。第二補償電容器Cc2 360可充當補償電容器及解耦電容器二者，以減少偏壓產生器300中的雜訊。偏壓信號nbias（其在本實施方案中係偏壓電壓Vnbias ）可在nbias節點390處提供，而偏壓信號pbias可在運算放大器310之輸出端子處（亦即，在pMOS電晶體370及380二者之閘極處）提供。可透過由其閘極處之偏壓信號pbias所驅動的pMOS電晶體380，產生關聯之偏壓電流。藉由施加偏壓信號pbias至將CMOS遲延電路電氣耦合至電壓供應之偏壓電晶體（例如偏壓電晶體270）的閘極，可提供類似之偏壓電流Ibias 至該CMOS遲延電路（例如CMOS遲延電路200）。
在一些實施方案中，晶片上電阻性模組320提供偏壓產生器300中之參考電壓。晶片上電阻性模組320係使用駐留於與偏壓產生器300之其他組件（例如，nMOS電晶體330及340、pMOS電晶體370及380、運算放大器310、及補償電容器350及360）相同之矽基材上的組件來實施。因此，電阻性模組320係稱為「晶片上(on-chip)」。在一些實施方案中，晶片上電阻性模組320係由簡單電阻器構成。在一些實施方案中，晶片上電阻性模組320係由可變電阻器構成。在常見的商業晶圓廠製程中，會將晶片上電阻性模組320製成為溫度及電壓穩定。因此，偏壓產生器300所產生的偏壓電壓亦可係溫度及電壓穩定。
在一替代性實施方案中，晶片上電阻性模組320係由切換式電容器電阻器構成。類似於上文所討論的實施方案，切換式電容器電阻器係由駐留於與偏壓產生器300之其他組件相同之矽基材上的組件構成。適用於偏壓產生器300之切換式電容器電阻器400的一實例係顯示於圖4中。參照圖4，切換式電容器電阻器400包括第一開關410、第一電容器CSW 420、第二電容器CH 430、及第二開關440。第一開關410、第一電容器CSW 420、及第二電容器CH 430在二個節點401與402之間並聯耦合至彼此。節點401進一步耦合至第二開關440。可藉由下列方程式來計算切換式電容器電阻器400之等效電阻Rref ： Rref = 1/CSW •f0 [方程式4] 其中f0 為參考時脈頻率。在一些實施方案中，f0 可由工作環境中頻率準確度及穩定度係百萬分之一的晶體時脈（或晶體振盪器）提供。替代地，f0 可由頻率源（或時脈源）提供，諸如鎖相迴路(PLL)或數位合成器，該頻率源（或時脈源）係可調式以改變遲延值。
參照回圖3中之偏壓產生器300，晶片上電阻性模組320在運算放大器310之正輸入端子處提供參考電壓，強制使運算放大器310之負輸入端子處的電壓(即Vnbias )實質上相同於該參考電壓。流經pMOS電晶體380之偏壓電流Ibias 亦經鏡射至pMOS電晶體370。因此，節點nbias 390處之電壓可表示為： Vnbias = Rref * Ibias ， 即， Vnbias /Ibias = Rref [方程式5] 藉由將方程式5代入上述方程式3，遲延電路200之時間遲延ΔT可參照Rref 如下： ΔT = (CL * Rref )/K      [方程式6] 須注意的是，時間遲延ΔT係與切換式電容器電阻器400之等效電阻Rref 成比例。藉由進一步將方程式4代入方程式6，遲延電路200之時間遲延ΔT可表示為： ΔT = (CL/ /(CSW •f0 ))/K = (CL /CSW )/(f0 *K)           [方程式7] 如上述方程式7所示，遲延電路200之時間遲延係與遲延電路200之負載電容器CL 相對於電阻性模組320之切換電容CSW 的比（即CL /CSW ）成比例。由於半導體積體電路中之組件的阻抗通常較不容易受製程變動所影響，且相較於個別組件的阻抗可更精確地控制，因此，偏壓產生器300可提供更PVT穩定（或PVT不敏感）之多個偏壓信號。可獲得此類PVT穩定之偏壓信號在半導體積體電路操作中係相當有利。除了提供遲延電路200更精確之控制外，PVT穩定之偏壓信號其中一或多者可用於微調遲延電路200之一些實施方式，後續將參照圖6進一步討論此微調。
此外，偏壓產生器300中之一對nMOS電晶體330及340係實質上相同於遲延電路200中之一對nMOS電晶體250及260以及一對nMOS電晶體230及240，或彼此經定大小成一預定比。換言之，一對nMOS電晶體330及340係一對nMOS電晶體250及260以及一對nMOS電晶體230及240之複製品。因此，nMOS電晶體330及340上之任何製程變動的效應可經由該對nMOS電晶體230及240或該對nMOS電晶體250及260上之製程變動的類似效應來實質抵消。
圖5顯示可由圖3中之偏壓產生器300所偏壓的CMOS遲延電路500的另一實施方案。CMOS遲延電路500包括實質上類似於圖2中之遲延電路200的核心200a。因此，類似之組件係以核心200a內之類似的元件符號標示。除了核心200a之外，CMOS遲延電路500亦包括具有二pMOS電晶體510及520的輔助分支、一對啟動開關530及540、及偏壓電晶體550。
在一些實施方案中，核心200a包括二輸入電晶體210及220、二對電晶體230及240、250及260、及二負載電容器285及295。二對電晶體230及240、250及260亦可稱為主動負載電晶體。負載電容器285及295各自使用金屬氧化物半導體(MOS)電晶體來實施。除此之外，負載電容器285及295可具有實質上相同的電容CL 。負載電容器280及290之間的節點係耦合至偏壓電壓Vbias 。偏壓電壓Vbias 可由類似於圖3所示之偏壓產生器300的偏壓產生器提供。負載電容器280及290的有效負載電容可藉由改變偏壓電壓Vbias 來調整，繼而改變CMOS遲延電路500之遲延常數。
在一些實施方案中，核心200a之輸入電晶體210及220係pMOS電晶體。輸入電晶體210及220二者之源極係耦合至圖5中核心200a上方之啟動開關530的汲極。輸入電晶體210之閘極經組態以接收輸入信號inp，且輸入電晶體220之閘極經組態以接收輸入信號inn。輸入信號inp及inn係互補值的一對差動輸入信號。例如，當inp係邏輯高時，則inn係邏輯低，且反之亦然。輸入電晶體210之汲極在核心200a左側之輸出節點outn 208處耦合至負載電容器280。同樣地，輸入電晶體220之汲極在核心200a右側之輸出節點outp 209處耦合至負載電容器290。
如圖5所示，輸出節點outn 208進一步耦合至一對主動負載電晶體230及240之汲極。該對主動負載電晶體230及240進一步在其等之源極處耦合至彼此並耦合至接地。電晶體230之閘極連接至電晶體230之汲極，而電晶體240之閘極連接至核心200a右側之電晶體260的閘極。輸出節點outp 209進一步耦合至一對電晶體250及260之汲極。該對電晶體250及260進一步在其等之源極處耦合至彼此並耦合至接地。電晶體250之閘極連接至電晶體250之汲極，而電晶體260之閘極連接至核心200a左側之電晶體240的閘極。
在一些實施方案中，主動負載電晶體230、240、250、及260係nMOS電晶體。電晶體240及260二者之閘極經組態以由偏壓電壓nbias驅動，該偏壓電壓可由偏壓產生器提供，諸如上述圖3中所示之偏壓產生器300。
如上所述，輸入電晶體210及220之源極耦合至啟動開關530之汲極。啟動開關530之源極耦合至另一個啟動開關540之源極及偏壓電晶體550之汲極。啟動開關540之閘極經組態以接收致能信號「en」，且另一個啟動開關530之閘極經組態以接收互補信號「enb」。在一些實施方案中，啟動開關530及540二者均使用pMOS電晶體實施。偏壓電晶體550之源極耦合至電壓供應VDD 。偏壓電晶體550之閘極經組態以自偏壓產生器接收偏壓信號pbias，諸如上述圖3中所示之偏壓產生器300。當偏壓信號pbias可導通偏壓電晶體550並控制多少偏壓電流(Ibias )可從電壓供應VDD 流經偏壓電晶體550至啟動開關530及540。偏壓電流Ibias 之判定的細節已在上文中參照圖3進行討論。當遲延電路500處於導通狀態時，enb係低，因而導通啟動開關530，以允許偏壓電流Ibias 流經啟動開關530至核心200a。由於致能信號en與enb互補，當enb係低時，en係高，因而斷開另一個啟動開關540。因此，沒有電流流經另一個啟動開關540。
在一些實施方案中，另一個啟動開關540之汲極耦合至一對pMOS電晶體510及520之源極。該對pMOS電晶體510及520形成遲延電路500中之輔助分支。pMOS電晶體510及520之汲極分別耦合至輸出節點outn 208及outp 209。當遲延電路500處於斷開狀態時，致能信號「en」係低，且互補信號「enb」係高。當enb變成高時，啟動開關530斷開，防止偏壓電流Ibias 流經啟動開關530。在en係低之另一側，另一個啟動開關540導通，允許偏壓電流Ibias 流經另一個啟動開關540至輔助分支中的pMOS電晶體510及520。在一些實施方案中，pMOS電晶體510之閘極耦合至接地或Vss（即「接低(tied low)」），而pMOS電晶體520之閘極耦合至來自偏壓產生器之偏壓電壓nbias（即「接高(tied high)」），該偏壓產生器諸如圖3中之偏壓產生器300。因此，一對pMOS電晶體510及520可基於偏壓電壓nbias界定遲延電路500之斷開狀態直流(direct current, DC)位準。當遲延電路500轉變至導通狀態（或經啟動）時，en變成高，同時enb變成低。因此，啟動開關540斷開，防止偏壓電流Ibias 流入輔助分支。相反地，啟動開關530係導通，允許偏壓電流Ibias 流入核心200a。此啟動機制非常快速而可被稱為「近乎立即」，這是因為pMOS電晶體可非常快速地導通。因此，遲延電路500在具有近乎立即導通或斷開之能力的環形振盪器中特別有利。下文敘述環形振盪器之一實施方案的細節。
圖6顯示環形振盪器600之一實施方案，該環形振盪器內建有遲延電路（諸如遲延電路200及/或遲延電路500）及偏壓產生器300。環形振盪器600包括偏壓產生器640及三個遲延電路610、620、及630。在其他實施方案中，環形振盪器600可包括更多個遲延電路（例如4個、5個、6個等）。偏壓產生器640耦合至遲延電路610至630之各者以提供二偏壓信號pbias及nbias至遲延電路610至630之各者。應理解的是，環形振盪器600可具有多於一個之偏壓產生器，以提供偏壓信號至遲延電路610至630。例如，可針對遲延電路610之630之各者提供一偏壓產生器，或可針對遲延電路610之630之子集提供一偏壓產生器。偏壓產生器640之一些實施方案已在上文中參照圖3進行敘述。
在一些實施方案中，環形振盪器600具有三個遲延電路610至630。遲延電路610至730耦合至彼此以形成環。具體而言，遲延電路610之輸出耦合至遲延電路620之輸入。同樣地，遲延電路620之輸出耦合至遲延電路630之輸入，且遲延電路630之輸出經由開關605耦合至遲延電路610之輸入，以完成環。可使用圖5所示之遲延電路500來實施遲延電路610至630。在一些實施方案中，可使用nMOS電晶體（未圖示）來實施開關605，其回應於致能信號en變高而導通，反之則斷開。
當環形振盪器停用（或斷開）時，致能信號en係低，且其互補信號enb係高。如上文所論述，開關605回應於致能信號en係低而斷開。再者，如上文參照圖5所論述，當en係低時，因為啟動開關530係斷開，遲延電路610至630之各者亦停用（或斷開）。此外，因為啟動開關540由enb導通，偏壓電流流入遲延電路610至630之各者的輔助分支。如上文參照圖3所論述，pMOS電晶體510之閘極耦合至接地或Vss（即「接低」），而pMOS電晶體520之閘極耦合至來自偏壓產生器640之偏壓電壓nbias（即「接高(tied high)」）。因此，一對pMOS電晶體510及520可基於偏壓電壓nbias界定遲延電路610至630各別一者的斷開狀態DC位準。換言之，遲延電路610至630之各者的輸出（即圖5中之outp及outn）可由一良好邏輯位準來界定，以準備環形振盪器600之開始（或啟動）。
當致能信號en變高且互補信號enb變低以導通（或啟動）環形振盪器600時，啟動開關530導通且啟動開關540斷開。因此，偏壓電流流入遲延電路610至630之各者的核心200a以啟動遲延電路610至630，同時流入該等遲延電路各別之輔助分支的電流被切斷。如上所述的環形振盪器600從斷開狀態至導通狀態之轉變係非常快速，因為nMOS及pMOS電晶體可非常快速地接通/斷開，且遲延級610至630之輸出已處於準備好進行啟動之經良好界定之邏輯位準。
偏壓產生器300所提供的PVT穩定之偏壓信號的另一有利應用係遲延電路之一些實施方案中的微調。此類應用之一實例係繪示於圖7A至圖7C中。圖7A顯示CMOS遲延電路之負載電容器（諸如圖5之遲延電路500中的負載電容器285及295）之一實施例，該實施例使用電容器陣列700A。電容器陣列700A包括四對電容器710A及710B、720A及720B、730A及730B、以及740A及740B。可使用MOS電容器來實施電容器710A、710B、720A、720B、730A、730B、740A、及740B之各者。710A、720A、730A、及740A之閘極均耦合至輸出節點outp。類似地，710B、720B、730B、及740B之閘極均耦合至輸出節點outn。電容器710A與710B之間的節點連接至低電壓（即，接低），諸如Vss或接地。因此，電容器對710A及710B係耦合至輸出節點outp及outn以提供固定最小負載電容至遲延電路。電容器720A與720B之間的節點連接在一起並經組態以接收控制位元D0。類似地，電容器730A與730B之間的節點連接在一起並經組態以接收控制位元D1；且電容器740A與740B之間的節點連接在一起並經組態以接收控制位元D2。基於控制位元D2至D0的值，電容器對740A及740B、730A及730B、以及720A及720B可分別選擇性地耦合至輸出節點outp及outn。藉由選擇性地將電容器對740A及740B、730A及730B、以及720A及720B連接至輸出節點outp及outn，可調整電容器陣列700A的有效電容。
圖7B顯示圖7A中之電容器陣列700A的電路圖。在電路模型600B中，分別由電容器710、720、730、及740表示或模型化四對電容器710A及710B、720A及720B、730A及730B、以及740A及740B。此外，電容器720、730、及740之各者係耦合在電容器陣列700B電路模型中各別之開關與接地之間。回應於控制位元D2至D0，開關可將電容器720、730、及740以個別或組合之方式選擇性地耦合至電容器710，從而組態電容器陣列700B以提供不同的有效負載電容至遲延電路。
在一些實施方案中，控制位元D2至D0之各者係由圖7C所示之反相器提供。圖7C中顯示了三個反相器750、760、及770。反相器750接收信號D0b並輸出D0，反相器760接收信號D1b並輸出D1，且反相器770接收信號D2b並輸出D2。所有反相器750、760、及770均可使用偏壓電壓nbias作為其等之電壓供應，而非使用提供至晶片之電壓供應其中一或多者。如上文所論述，偏壓電壓nbias可由圖3所示之偏壓產生器300提供。使用偏壓電壓nbias作為至反相器750、760、及770的之電壓供應有數個優點。首先，偏壓電壓nbias係隔絕於晶片供應雜訊或電壓設定之外。第二，輸出節點outp及outn處之差動擺動可使偏壓節點處於接近交流(AC)接地。此外，圖7C所示之設計中不需要額外的電壓緩衝器。
圖8顯示使用互補金屬氧化物半導體(CMOS)電路產生精確且PVT穩定之時間遲延或頻率的方法800的一個實施方案。此方法可藉由上文所論述之遲延電路200及/或遲延電路500、及偏壓產生器300的各種實施方案來執行。
方法800自方塊810開始，其中，使用電阻性模組在偏壓產生器中之運算放大器的正輸入處提供參考電壓。例如，運算放大器及電阻性模組可分別是圖3所示之偏壓產生器300中的運算放大器310及電阻性模組320。然後方法800轉移至方塊820。在方塊820中，一對pMOS電晶體之閘極及補償電容器經耦合至運算放大器之輸出，以產生第一偏壓信號。例如，第一偏壓信號可以是圖3中所示的pbias。此外，該對pMOS電晶體及該補償電容器可分別是圖3所示之一對pMOS電晶體370及380以及補償電容器350。該方法可從方塊820轉移至方塊830，其中，一對nMOS電晶體耦合至運算放大器之負端子以產生第二偏壓信號。例如，第二偏壓信號可以是圖3中所示的nbias。此外，該對nMOS電晶體可以是圖3之一對nMOS電晶體330及340。在一些實施方案中，該對nMOS電晶體可實質上相同於遲延電路中之另一對nMOS電晶體，諸如圖2所示遲延電路200之一對nMOS電晶體230及240或一對nMOS電晶體250及260。
在一些實施方案中，電阻性模組具有切換式電容器電阻器。切換式電容器電阻器可使用開關、具有電容CSW 之第一電容器、及具有電容CH 之第二電容器來實施，第一電容器及第二電容器並聯耦合至彼此。然後，使用偏壓產生器而偏壓之CMOS遲延電路的遲延可與CMOS遲延電路之負載電容CL 相對於CSW 之比成比例。應注意的是，一般而言，相較於半導體電路中個別組件之電容（或阻抗），CL 相對於CSW 之比可更精確地控制。因此，方法800可提供比習知方法更PVT穩定之時間遲延。
本揭露之先前敘述係提供以使所屬技術領域中任何具有通常知識者能夠製造或使用本揭露。針對本揭露的各種修改對於所屬技術領域中具有通常知識者而言是顯而易見的，且本文所界定的通用原理可在不脫離本揭露之精神或範疇下應用至其他變化例。因此，本揭露並非意在將本揭露限制於本文中所述之實例，但意在授予本揭露與本文中所揭示之原理及新穎特徵一致的最大範疇。
100:偏壓電路 110:運算放大器 120:n型金屬氧化物半導體(nMOS)電晶體 131,132,133:電阻器 141:能隙電流參考 143:nMOS電晶體 145:參考電流 147:偏壓電壓 150:延遲電路 160,170:遲延級 161A,161B:輸入電晶體/輸入nMOS電晶體 162A,162B:負載電阻器 163:偏壓電晶體 171A,171B:輸入電晶體/輸入nMOS電晶體 172A,172B:負載電阻器 173:偏壓電晶體 181,182:電容器粗略組/電容器組 183,184:電容器精細組/電容器組 200:CMOS遲延電路/遲延電路 200a:核心 208,209:輸出節點 210,220:輸入電晶體 230,240,250,260:電晶體/nMOS電晶體/主動負載電晶體 270:偏壓電晶體 280,285,290,295:負載電容器 300:偏壓產生器 305:電壓供應 310:運算放大器 320:晶片上電阻性模組/電阻性模組 330,340:nMOS電晶體 350:第一補償電容器/補償電容器 360:第二補償電容器/補償電容器 370,380:pMOS電晶體 390:nbias節點 400:切換式電容器電阻器 401,402:節點 410:第一開關 420:第一電容器 430:第二電容器 440:第二開關 500:CMOS遲延電路/遲延電路 510,520:pMOS電晶體 530,540:啟動開關 550:偏壓電晶體 600:振盪器 600B:電路模型 605:開關 610,620,630:遲延電路 640:偏壓產生器 700A:電容器陣列 700B:電容器陣列 710,710A,710B,720,720A,720B,730,730A,730B,740,740A,740B:電容器 750,760,770:反相器 800:方法 810,820,830:方塊 Cc1:第一補償電容器 Cc2:第二補償電容器 CH :第二電容器 CL :負載電容器 CSW :切換電容/第一電容器 D0,D1,D2:控制位元 D0b,D1b,D2b:信號 en:致能信號 enb:互補信號 inn,inp:輸入信號 Ibias :偏壓電流 IR :偏壓電流 Iref :參考電流 outn,outp:輸出節點/輸出信號/汲極 nbias,pbias:偏壓電壓/偏壓信號 R:電阻 Rref :等效電阻 Vbias :偏壓電壓 Vdd :電壓供應/供應電壓 VDD :電壓源/電壓供應(2,3,5) Vnbias :偏壓電壓 Vref :電壓
圖1A及圖1C顯示用於遲延電路的一些習知偏壓電路。
圖1B係一習知遲延電路。
圖2顯示CMOS遲延電路之一個實施方案。
圖3顯示偏壓產生器之一個實施方案，該偏壓產生器用於產生用於一或多個CMOS遲延電路之偏壓信號。
圖4顯示切換式電容器電阻器之一個實施方案，該切換式電容器電阻器可用於圖3所示之偏壓產生器中。
圖5顯示CMOS遲延電路之另一實施方案。
圖6顯示環形振盪器之一個實施方案。
圖7A及圖7B顯示電容器陣列之實施方案，該電容器陣列可用於微調遲延電路。
圖7C顯示控制模組之一個實施方案，以產生用於圖7A及圖7B中之電容器陣列的控制位元。
圖8顯示使用CMOS電路產生精確且PVT穩定之時間遲延或頻率的方法的一個實施方案。
300:偏壓產生器
305:電壓供應
310:運算放大器
320:晶片上電阻性模組/電阻性模組
330,340:nMOS電晶體
350:第一補償電容器/補償電容器
360:第二補償電容器/補償電容器
370,380:pMOS電晶體
390:nbias節點

Claims (30)

  1. 一種設備，其包含： 至少一互補金屬氧化物半導體(COMS)遲延電路，其經組態以接收一對差動輸入信號，且在一時間遲延之後產生一對差動輸出信號；及 一偏壓產生器，其經組態以提供一第一偏壓信號及一第二偏壓信號至該至少一CMOS遲延電路，該偏壓產生器包括 一運算放大器，其具有一輸出、一正輸入端子、及一負輸入端子； 一電阻性模組，其耦合在該正輸入端子與接地之間；及 一對n型金屬氧化物半導體(nMOS)電晶體，其等耦合在該負輸入端子與該接地之間，其中該運算放大器之該輸出經組態以提供該第一偏壓信號，且該運算放大器之該負輸入端子經組態以提供該第二偏壓信號。
  2. 如請求項1之設備，其中該至少一CMOS遲延電路包含一第一分支，該第一分支具有一第一輸入電晶體及一第一對nMOS電晶體，該第一對nMOS電晶體在該第一輸入電晶體之一汲極與該接地之間並聯耦合至彼此。
  3. 如請求項2之設備，其中該至少一CMOS遲延電路進一步包含一第二分支，該第二分支具有一第二輸入電晶體及一第二對nMOS電晶體，該第二對nMOS電晶體在該第二輸入電晶體之一汲極與該接地之間並聯耦合至彼此，且其中該偏壓產生器之該對nMOS電晶體、該第一對nMOS電晶體、及該第二對nMOS電晶體係實質上相同。
  4. 如請求項3之設備，其中該至少一CMOS遲延電路進一步包含一偏壓電晶體，該偏壓電晶體具有一閘極、一源極、及一汲極，該閘極經組態以接收來自該偏壓產生器之該第一偏壓信號，且該源極經組態以接收一電壓供應。
  5. 如請求項4之設備，其中該偏壓電晶體係一p型金屬氧化物半導體(pMOS)電晶體。
  6. 如請求項4之設備，其中該至少一CMOS遲延電路進一步包含： 一第一啟動開關，其具有一源極、一汲極、及一閘極，該第一啟動開關之該源極耦合至該偏壓電晶體之該汲極，且該第一啟動開關之該汲極耦合至該第一輸入電晶體之一源極； 一第二啟動開關，其具有一源極、一汲極、及一閘極，該第二啟動開關之該源極耦合至該偏壓電晶體之該汲極；及 一輔助分支，其具有一第一pMOS電晶體及一第二pMOS電晶體，其中該第一pMOS電晶體係耦合在該第二啟動開關之該汲極與該第一輸入電晶體之該汲極之間，該第二pMOS電晶體係耦合在該第二啟動開關之該汲極與該第二輸入電晶體之該汲極之間。
  7. 如請求項6之設備，其中該輔助分支之該第一pMOS電晶體之一閘極經組態以接收一低電壓供應，且該輔助分支之該第二pMOS電晶體之一閘極經組態以接收來自該偏壓產生器之該第二偏壓信號。
  8. 如請求項3之設備，其中該第一對nMOS電晶體之一第一nMOS電晶體之一閘極及該第二對nMOS電晶體之一第二nMOS電晶體之一閘極經耦合在一起且經組態以接收來自該偏壓產生器之該第二偏壓信號。
  9. 如請求項1之設備，其中該遲延與該電阻性模組之一等效電阻Rref 成比例。
  10. 如請求項1之設備，其中該電阻性模組包含一切換式電容器電阻器，該切換式電容器電阻器具有一開關、具有一電容CSW 之一第一電容器、及具有一電容CH 之一第二電容器，該第一電容器及該第二電容器並聯耦合至彼此。
  11. 如請求項10之設備，其中該至少一CMOS遲延電路進一步包括： 一第一負載電容器，其耦合在一第一輸出節點與該接地之間；及 一第二負載電容器，其耦合在一第二輸出節點與該接地之間，其中該第一負載電容器及該第二負載電容器具有實質上相同的電容CL ，且該遲延與CL 相對於CSW 之比成比例。
  12. 如請求項1之設備，其中該至少一CMOS遲延電路進一步包含用於微調該遲延之一電容器陣列，該電容器陣列經組態以從複數個緩衝器接收複數個控制位元，該複數個緩衝器係由來自該偏壓產生器之該第二偏壓信號所偏壓。
  13. 如請求項1之設備，其中該電阻性模組包含一可變電阻器。
  14. 一種環形振盪器，其包含： 複數個互補金屬氧化物半導體(CMOS)遲延電路，其等串聯耦合至彼此以形成一環，其中該複數個CMOS遲延電路之各者經組態以接收一對差動輸入信號並在一時間遲延之後產生一對差動輸出信號；及 一偏壓產生器，其經組態以提供一第一偏壓信號(pbias)及一第二偏壓信號(nbias)至該複數個CMOS遲延電路中之至少一者，該至少一偏壓產生器包括 一運算放大器，其具有一輸出、一正輸入端子、及一負輸入端子； 一電阻性模組，其耦合在該正輸入端子與接地之間；及 一對n型金屬氧化物半導體(nMOS)電晶體，其等耦合在該負輸入端子與該接地之間，其中該運算放大器之該輸出經組態以提供該第一偏壓信號，且該運算放大器之該負輸入端子經組態以提供該第二偏壓信號。
  15. 如請求項14之環形振盪器，其中該複數個CMOS遲延電路之各者包含一第一分支，該第一分支具有一第一輸入電晶體及一第一對nMOS電晶體，該第一對nMOS電晶體在該第一輸入電晶體之一汲極與該接地之間並聯耦合至彼此。
  16. 如請求項15之環形振盪器，其中該複數個CMOS遲延電路之各者進一步包含一第二分支，該第二分支具有一第二輸入電晶體及一第二對nMOS電晶體，該第二對nMOS電晶體在該第二輸入電晶體之一汲極與該接地之間並聯耦合至彼此，且其中該偏壓產生器之該對nMOS電晶體、該第一對nMOS電晶體、及該第二對nMOS電晶體係實質上相同。
  17. 如請求項16之環形振盪器，其中該複數個CMOS遲延電路之各者進一步包含一偏壓電晶體，該偏壓電晶體具有一閘極、一源極、及一汲極，該閘極經組態以接收來自該偏壓產生器之該第一偏壓信號，且該源極經組態以接收一電壓供應。
  18. 如請求項17之環形振盪器，其中該偏壓電晶體係一p型金屬氧化物半導體(pMOS)電晶體。
  19. 如請求項17之環形振盪器，其中該複數個CMOS遲延電路之各者進一步包含： 一第一啟動開關，其具有一源極、一汲極、及一閘極，該第一啟動開關之該源極耦合至該偏壓電晶體之該汲極，且該第一啟動開關之該汲極耦合至該第一輸入電晶體之一源極； 一第二啟動開關，其具有一源極、一汲極、及一閘極，該第二啟動開關之該源極耦合至該偏壓電晶體之該汲極；及 一輔助分支，其具有一第一pMOS電晶體及一第二pMOS電晶體，其中該第一pMOS電晶體係耦合在該第二啟動開關之該汲極與該第一輸入電晶體之該汲極之間，該第二pMOS電晶體係耦合在該第二啟動開關之該汲極與該第二輸入電晶體之該汲極之間。
  20. 如請求項19之環形振盪器，其中該輔助分支之該第一pMOS電晶體之一閘極經組態以接收一低電壓供應，且該輔助分支之該第二pMOS電晶體之一閘極經組態以接收來自該偏壓產生器之該第二偏壓信號。
  21. 如請求項16之環形振盪器，其中該第一對nMOS電晶體之一第一nMOS電晶體之一閘極及該第二對nMOS電晶體之一第二nMOS電晶體之一閘極經耦合在一起且經組態以接收來自該偏壓產生器之該第二偏壓信號。
  22. 如請求項14之環形振盪器，其中該遲延與該電阻性模組之一等效電阻Rref成比例。
  23. 如請求項14之環形振盪器，其中該電阻性模組包含一切換式電容器電阻器，該切換式電容器電阻器具有一開關、具有一電容CSW 之一第一電容器、及具有一電容CH 之一第二電容器，該第一電容器及該第二電容器並聯耦合至彼此。
  24. 如請求項23之環形振盪器，其中該複數個CMOS遲延電路之各者進一步包括： 一第一負載電容器，其耦合在一第一輸出節點與該接地之間；及 一第二負載電容器，其耦合在一第二輸出節點與該接地之間，其中該第一負載電容器及該第二負載電容器具有實質上相同的電容CL ，且該遲延與CL 相對於CSW 之比成比例。
  25. 如請求項14之環形振盪器，其中該複數個CMOS遲延電路之各者進一步包含用於微調該遲延之一電容器陣列，該電容器陣列經組態以從複數個緩衝器接收複數個控制位元，該複數個緩衝器係由該第二偏壓信號所偏壓。
  26. 如請求項14之環形振盪器，其中該電阻性模組包含一可變電阻器。
  27. 一種偏壓一互補金屬氧化物半導體(CMOS)遲延電路之方法，該方法包含： 在一運算放大器之一正輸入端子處使用一電阻性模組提供一參考電壓； 將一對p型金屬氧化物半導體(pMOS)電晶體之閘極及一補償電容器耦合至該運算放大器之一輸出端子，以產生一第一偏壓信號(pbias)；及 將一對n型金屬氧化物半導體(nMOS)電晶體耦合至該運算放大器之一負端子，以在該負端子處產生一第二偏壓信號(nbias)，其中該對nMOS電晶體係實質上相同於該CMOS遲延電路中之一對nMOS電晶體。
  28. 請求項27之方法，其中該電阻性模組包含一切換式電容器電阻器，該切換式電容器電阻器具有一開關、具有一電容CSW 之一第一電容器、及具有一電容CH 之一第二電容器，該第一電容器及該第二電容器並聯耦合至彼此，且其中該CMOS遲延電路之一遲延與該CMOS遲延電路之一負載電容CL 相對於CSW 之比成比例。
  29. 如請求項27之方法，其中該電阻性模組包含一可變電阻器。
  30. 如請求項27之方法，其中該CMOS遲延電路之一遲延與該電阻性模組之一等效電阻Rref 成比例。
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