JP5215115B2 - 差動増幅回路及びこれを用いたリングオシレータ回路 - Google Patents
差動増幅回路及びこれを用いたリングオシレータ回路 Download PDFInfo
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本発明は、差動入力信号を増幅して差動出力する差動増幅回路に関し、特にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）のリングオシレータの遅延素子など、出力遅延時間のばらつきの低減を要求される２入力・２出力の差動増幅回路及びこれを用いたリングオシレータ回路に関するものである。
近年、大規模集積回路の製造プロセス微細化のスケーリング則により、低電源電圧動作及び高速化動作への要求が高まっている。
そのような要求に対し、シングルエンド型回路に比べて差動型回路では片側回路辺りの信号振幅を半分にすることができるため、低電源電圧動作、高速動作のいずれに対しても有利となり、数多くのアプリケーションで採用されてきている。
そのような要求に対し、シングルエンド型回路に比べて差動型回路では片側回路辺りの信号振幅を半分にすることができるため、低電源電圧動作、高速動作のいずれに対しても有利となり、数多くのアプリケーションで採用されてきている。
しかしながら、差動型回路を採用しただけではシステムの上記要求に対応しきれない場合がある。具体的には、増幅型回路の電圧ヘッドルームの不足、及び帯域不足により、低電源電圧動作、高速動作時の差動利得が十分に確保できず、出力波形に鈍りや歪みが生じる場合がある。
そのような場合の対策として、例えば以下の特許文献１などでは、差動型回路の出力部に差動ラッチ回路を付加し、増幅動作の主体となる差動増幅回路の利得が低下しても、付加した差動ラッチ回路により補助的に差動利得を向上させるような方法を提案している。
そのような場合の対策として、例えば以下の特許文献１などでは、差動型回路の出力部に差動ラッチ回路を付加し、増幅動作の主体となる差動増幅回路の利得が低下しても、付加した差動ラッチ回路により補助的に差動利得を向上させるような方法を提案している。
図１０は、この差動ラッチ回路を付加した従来の差動増幅回路の一例を示したものである。
図において、符号１は電源電圧（以下、「Ｖｄｄ」という）、２はグランド電圧（以下、「Ｖｓｓ」という）、３、４はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタで能動負荷抵抗として機能する。２１乃至２８はＮＭＯＳトランジスタである。また、符号ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、符号Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。
図において、符号１は電源電圧（以下、「Ｖｄｄ」という）、２はグランド電圧（以下、「Ｖｓｓ」という）、３、４はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタで能動負荷抵抗として機能する。２１乃至２８はＮＭＯＳトランジスタである。また、符号ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、符号Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。
ノードＡには、ＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ２１、２５のドレイン端子、及びＮＭＯＳトランジスタ２６のゲート電極がそれぞれ接続され、一方ノードＢには、ＰＭＯＳトランジスタ４、ＮＭＯＳトランジスタ２２、２６のドレイン端子、及びＮＭＯＳトランジスタ２５のゲート電極がそれぞれ接続される。
符号ＣはＮＭＯＳトランジスタ２３、２４及び２７が共通して接続されるノードを示す。一方、ＮＭＯＳトランジスタ２５、２６のソース端子はＮＭＯＳトランジスタ２８のドレイン端子に共通に接続される。
符号ＣはＮＭＯＳトランジスタ２３、２４及び２７が共通して接続されるノードを示す。一方、ＮＭＯＳトランジスタ２５、２６のソース端子はＮＭＯＳトランジスタ２８のドレイン端子に共通に接続される。
符号ＤはＮＭＯＳトランジスタ２５、２６及び２８が共通して接続されるノードを示す。さらにＮＭＯＳトランジスタ２７、２８のソース端子はＶｓｓ２に共通して接続される。また、入力端子ａ、ｂはそれぞれＮＭＯＳトランジスタ２３、２４のゲート電極に接続される。
Ｖｉｎ１、Ｖｉｎ２はそれぞれ入力端子ａ、ｂに印加される入力信号の電位を示し、またＶｏｕｔ１、Ｖｏｕｔ２はそれぞれ出力端子ｃ、ｄより出力される出力信号の電位を示す。
Ｖｉｎ１、Ｖｉｎ２はそれぞれ入力端子ａ、ｂに印加される入力信号の電位を示し、またＶｏｕｔ１、Ｖｏｕｔ２はそれぞれ出力端子ｃ、ｄより出力される出力信号の電位を示す。
Ｂｉａｓ１はＮＭＯＳトランジスタ２７を定電流源として飽和領域で動作させるために、そのゲート電極に与えられるバイアス電圧、Ｂｉａｓ２はＰＭＯＳトランジスタ３、４を能動負荷抵抗として飽和領域で動作させるために、そのゲート電極に共通に与えられるバイアス電圧である。
また、ＸはＮＭＯＳトランジスタ２１、２２のゲート電極に与えられるディジタル信号、／ＸはＮＭＯＳトランジスタ２８のゲート電極に与えられるディジタル信号である。このＸと／Ｘとは互いに相補的なディジタル信号であり、この差動増幅回路におけるスルーモードとラッチモードの切り替え制御をする。
ＮＭＯＳトランジスタ２１、２２及び２８はスイッチとして機能し、ＯＮ状態では線形領域で動作するように制御信号Ｘ、／Ｘが印加される。通常そのＨレベルとしてＶｄｄ１の電圧を用いる。
また、ＸはＮＭＯＳトランジスタ２１、２２のゲート電極に与えられるディジタル信号、／ＸはＮＭＯＳトランジスタ２８のゲート電極に与えられるディジタル信号である。このＸと／Ｘとは互いに相補的なディジタル信号であり、この差動増幅回路におけるスルーモードとラッチモードの切り替え制御をする。
ＮＭＯＳトランジスタ２１、２２及び２８はスイッチとして機能し、ＯＮ状態では線形領域で動作するように制御信号Ｘ、／Ｘが印加される。通常そのＨレベルとしてＶｄｄ１の電圧を用いる。
次いで、このような構成をした差動増幅回路の動作について説明する。
入力端子ａ、ｂには常にアナログ信号電圧が印加されており、この回路において、Ｘ＝Ｈ、／Ｘ＝Ｌのときスルーモード、Ｘ＝Ｌ、／Ｘ＝Ｈのときラッチモードとなり、この２つのモードは所定の時間間隔で交互に繰り返される。
入力端子ａ、ｂには常にアナログ信号電圧が印加されており、この回路において、Ｘ＝Ｈ、／Ｘ＝Ｌのときスルーモード、Ｘ＝Ｌ、／Ｘ＝Ｈのときラッチモードとなり、この２つのモードは所定の時間間隔で交互に繰り返される。
（１）Ｘ＝Ｈ、／Ｘ＝Ｌの場合（スルーモード）
ＮＭＯＳトランジスタ２１、２２はＯＮ状態、ＮＭＯＳトランジスタ２８はＯＦＦ状態となる。このとき、電流源であるＮＭＯＳトランジスタ２７により生じた電流は、Ｖｄｄ１とノードＣとの間に流れるようになり、ＮＭＯＳトランジスタ２３、２４、２７とＰＭＯＳトランジスタ３、４により差動増幅回路が構成される。
従って、入力電圧Ｖｉｎ１、Ｖｉｎ２の電位差に対して出力電位Ｖｏｕｔ１、Ｖｏｕｔ２の電位差に増幅された出力信号が端子ｃ、ｄにより出力される。一方、ノードＤはＶｓｓ２に導通されないので、ＮＭＯＳトランジスタ２５、２６においてラッチ動作は機能しない。
ＮＭＯＳトランジスタ２１、２２はＯＮ状態、ＮＭＯＳトランジスタ２８はＯＦＦ状態となる。このとき、電流源であるＮＭＯＳトランジスタ２７により生じた電流は、Ｖｄｄ１とノードＣとの間に流れるようになり、ＮＭＯＳトランジスタ２３、２４、２７とＰＭＯＳトランジスタ３、４により差動増幅回路が構成される。
従って、入力電圧Ｖｉｎ１、Ｖｉｎ２の電位差に対して出力電位Ｖｏｕｔ１、Ｖｏｕｔ２の電位差に増幅された出力信号が端子ｃ、ｄにより出力される。一方、ノードＤはＶｓｓ２に導通されないので、ＮＭＯＳトランジスタ２５、２６においてラッチ動作は機能しない。
（２）Ｘ＝Ｌ、／Ｘ＝Ｈの場合（ラッチモード）
逆にＮＭＯＳトランジスタ２１、２２はＯＦＦ状態、ＮＭＯＳトランジスタ２８はＯＮ状態となる。このときノードＤがＶｓｓ２に導通され、ＮＭＯＳトランジスタ２５、２６はラッチ回路を形成する。一方、Ｖｄｄ１よりノードＣに電流は流れないので、入力電圧Ｖｉｎ１、Ｖｉｎ２に対する差動増幅は機能しなくなる。
まず、ラッチモード開始直前のスルーモードにおいてＶｉｎ１＞Ｖｉｎ２のとき、Ｖｏｕｔ１＜Ｖｏｕｔ２となってＶｉｎ１、Ｖｉｎ２の電位差が増幅されている。そして、ラッチモードに切り替わると、Ｖｏｕｔ１はＮＭＯＳトランジスタ２６のゲート電圧、Ｖｏｕｔ２はＮＭＯＳトランジスタ２５のゲート電圧となるので、ＮＭＯＳトランジスタ２５のドレイン電流は、ＮＭＯＳトランジスタ２６のドレイン電流より大きくなる。
逆にＮＭＯＳトランジスタ２１、２２はＯＦＦ状態、ＮＭＯＳトランジスタ２８はＯＮ状態となる。このときノードＤがＶｓｓ２に導通され、ＮＭＯＳトランジスタ２５、２６はラッチ回路を形成する。一方、Ｖｄｄ１よりノードＣに電流は流れないので、入力電圧Ｖｉｎ１、Ｖｉｎ２に対する差動増幅は機能しなくなる。
まず、ラッチモード開始直前のスルーモードにおいてＶｉｎ１＞Ｖｉｎ２のとき、Ｖｏｕｔ１＜Ｖｏｕｔ２となってＶｉｎ１、Ｖｉｎ２の電位差が増幅されている。そして、ラッチモードに切り替わると、Ｖｏｕｔ１はＮＭＯＳトランジスタ２６のゲート電圧、Ｖｏｕｔ２はＮＭＯＳトランジスタ２５のゲート電圧となるので、ＮＭＯＳトランジスタ２５のドレイン電流は、ＮＭＯＳトランジスタ２６のドレイン電流より大きくなる。
これによりＮＭＯＳトランジスタ２５のドレイン電位であるＶｏｕｔ１を一層減少させ、一方、ＮＭＯＳトランジスタ２６のドレイン電位であるＶｏｕｔ２を一層増加させる。Ｖｏｕｔ２の増加がＶｏｕｔ１の減少を促し、逆にＶｏｕｔ１の減少がＶｏｕｔ２の増加を促すという相互作用によりＶｏｕｔ１＝Ｌ、Ｖｏｕｔ２＝Ｈが確定される。このようにして出力端子ｃ、ｄよりディジタル信号が出力される。
特開平８−３３５８６号公報
しかしながら、図１０に示したような従来の差動増幅回路では、以下に示すような２つの技術的な課題が挙げられる。
まず第１の課題として、電圧ヘッドルームの不足が挙げられる。
スイッチとして動作するＮＭＯＳトランジスタ２１、２２は、それぞれ入力信号を受けるＮＭＯＳトランジスタ２３、２４のドレイン端子と、出力信号の現れるノードＡ、Ｂとの間に設けられた。しかしながら、ＮＭＯＳトランジスタ２１、２２がＯＮ状態（すなわちスルーモード時）のとき、ＮＭＯＳトランジスタ２１、２２で生じる電圧降下によりＮＭＯＳトランジスタ２３、２４のドレイン端子に印加される電圧が低下する。
まず第１の課題として、電圧ヘッドルームの不足が挙げられる。
スイッチとして動作するＮＭＯＳトランジスタ２１、２２は、それぞれ入力信号を受けるＮＭＯＳトランジスタ２３、２４のドレイン端子と、出力信号の現れるノードＡ、Ｂとの間に設けられた。しかしながら、ＮＭＯＳトランジスタ２１、２２がＯＮ状態（すなわちスルーモード時）のとき、ＮＭＯＳトランジスタ２１、２２で生じる電圧降下によりＮＭＯＳトランジスタ２３、２４のドレイン端子に印加される電圧が低下する。
また、十分な差動利得をもって差動増幅動作を行うためには、Ｖｉｎ１＝Ｖｉｎ２時には入力信号を受けるＮＭＯＳトランジスタ２３、２４がともに飽和領域で動作することが望ましい。しかしながら、上記のようにドレイン端子の電圧が低下した状況では、ドレイン・ソース間の電位差が小さくなることにより、ＮＭＯＳトランジスタ２３、２４が線形領域で動作してしまい、差動利得の低下をもたらす。
さらには、ＮＭＯＳトランジスタ２３、２４が線形領域で動作することで生じる電圧降下により、ＮＭＯＳトランジスタ２７のドレイン端子に印加される電圧も低下する。その結果、定電流源として機能すべきトランジスタ２７の定電流性を損ない、差動増幅回路全体の差動利得の低下、及び出力遅延量の増大をひきおこすおそれがある。従って、Ｖｉｎ１、Ｖｉｎ２の２つの信号入力に対して利得の良い差動増幅ができない可能性がある。
この結果、図１１のように差動増幅器１２、１３で増幅された信号が図１０の差動増幅回路に入力されても、この差動増幅回路はスルーモード時に所定の値まで増幅できなくなり、ラッチモードに移行したときにラッチ動作が正確にかつ迅速に行われないおそれがある。
この結果、図１１のように差動増幅器１２、１３で増幅された信号が図１０の差動増幅回路に入力されても、この差動増幅回路はスルーモード時に所定の値まで増幅できなくなり、ラッチモードに移行したときにラッチ動作が正確にかつ迅速に行われないおそれがある。
次に第２の課題として、モード切り替え時の出力レベルの変動による遅延発生が挙げられる。
スルーモードとラッチモードとを切り替えるためには、上記制御信号Ｘ及び／Ｘに対し、Ｘ＝Ｈ、／Ｘ＝Ｌ（スルーモード）という状態と、Ｘ＝Ｌ、／Ｘ＝Ｈ（ラッチモード）という状態の間を遷移する
ここで電源電圧をＶｄｄ１，定電流源２７の出力電流量をＩ０、ＰＭＯＳトランジスタ３、４のＯＮ抵抗値をＲ０、ＮＭＯＳトランジスタ２５、２６がＯＮ状態に確定している際のＯＮ抵抗値をＲ１とおく。スルーモード時の出力ＨレベルＶｈ０は、下式（１）で表される。
Ｖｈ０＝Ｖｄｄ１…（１）
スルーモードとラッチモードとを切り替えるためには、上記制御信号Ｘ及び／Ｘに対し、Ｘ＝Ｈ、／Ｘ＝Ｌ（スルーモード）という状態と、Ｘ＝Ｌ、／Ｘ＝Ｈ（ラッチモード）という状態の間を遷移する
ここで電源電圧をＶｄｄ１，定電流源２７の出力電流量をＩ０、ＰＭＯＳトランジスタ３、４のＯＮ抵抗値をＲ０、ＮＭＯＳトランジスタ２５、２６がＯＮ状態に確定している際のＯＮ抵抗値をＲ１とおく。スルーモード時の出力ＨレベルＶｈ０は、下式（１）で表される。
Ｖｈ０＝Ｖｄｄ１…（１）
一方、ラッチモード時の出力ＨレベルＶｈ１は、電源電圧を抵抗Ｒ０とＲ１とで分割されることで生成するため、下式（２）で表される。
Ｖｈ１＝Ｒ１×Ｖｄｄ１／（Ｒ０＋Ｒ１）…（２）
上式では、ＰＭＯＳトランジスタ３、４が線形領域で動作しているものと仮定した。
同様に、スルーモード時の出力ＬレベルＶｌ０は、以下の式（３）で表され、
Ｖｌ０＝Ｖｄｄ１−Ｒ０×Ｉ０…（３）
ラッチモード時の出力ＬレベルＶｌ１は、グランドレベルＶｌ１＝０と表される。
このように、ラッチモードとスルーモードとではＨレベルとＬレベルともに全く異なる式で表され、従ってスルーモードとラッチモードとが切り替わった瞬間に、図１２に示すタイミングチャートのように出力レベルの変動が起こる。
Ｖｈ１＝Ｒ１×Ｖｄｄ１／（Ｒ０＋Ｒ１）…（２）
上式では、ＰＭＯＳトランジスタ３、４が線形領域で動作しているものと仮定した。
同様に、スルーモード時の出力ＬレベルＶｌ０は、以下の式（３）で表され、
Ｖｌ０＝Ｖｄｄ１−Ｒ０×Ｉ０…（３）
ラッチモード時の出力ＬレベルＶｌ１は、グランドレベルＶｌ１＝０と表される。
このように、ラッチモードとスルーモードとではＨレベルとＬレベルともに全く異なる式で表され、従ってスルーモードとラッチモードとが切り替わった瞬間に、図１２に示すタイミングチャートのように出力レベルの変動が起こる。
この出力レベルの変動に時間を要してしまうような場合、出力遅延時間が増加してしまう。すなわち、スルーモードとラッチモードとのモード遷移を行うと、余計な遅延が発生するおそれがあるというのが、第２の課題である。
そして、これら第１及び第２の課題はいずれも製造プロセス、電源電圧、温度の変動に対して回路の出力遅延量を大きく変動させる結果となる。
そこで、本発明は上記の課題を解決するためになされたものであり、その目的は、回路全体の差動利得を損なうことなく、製造プロセス、電源電圧、温度変動に対する出力遅延量の変動を抑えた新規な差動増幅回路及びこれを用いたリングオシレータ回路を提供することにある。
そして、これら第１及び第２の課題はいずれも製造プロセス、電源電圧、温度の変動に対して回路の出力遅延量を大きく変動させる結果となる。
そこで、本発明は上記の課題を解決するためになされたものであり、その目的は、回路全体の差動利得を損なうことなく、製造プロセス、電源電圧、温度変動に対する出力遅延量の変動を抑えた新規な差動増幅回路及びこれを用いたリングオシレータ回路を提供することにある。
前記課題を解決するために第１の発明に係る差動増幅回路は、
第１及び第２のトランジスタと、第１及び第２の定電流源と、ラッチ回路と、第１及び第２のスイッチ回路とを含み、
上記第１のトランジスタは、ドレイン端子が第１の出力端子の接続ノードである第１の出力ノードに接続され、ソース端子が第１の電源端子に接続され、ゲート端子が第１の入力端子に接続されており、上記第２のトランジスタは、ドレイン端子が第２の出力端子の接続ノードである第２の出力ノードに接続され、ソース端子が上記第１の電源端子に接続され、ゲート端子が第２の入力端子に接続されており、上記第１の定電流源は、ドレイン端子が上記第１の出力ノードに接続され、ソース端子が第２の電源端子に接続されており、上記第２の定電流源は、ドレイン端子が上記第２の出力ノードに接続され、ソース端子が上記第２の電源端子に接続されており、上記ラッチ回路は、上記第１の出力ノード及び第２の出力ノードからの信号を入力し、それらの信号電圧から、上記第１の電源端子をグランドレベルとしたＬレベル信号及びＨｉ−Ｚ信号を生成し、上記第１及び第２の出力端子に保持させるオープンドレイン出力型となっており、上記第１のスイッチ回路は、上記第１の出力端子と上記ラッチ回路との間に接続され、制御端子が上記第１の入力端子に接続されており、上記第２のスイッチ回路は、上記第２の出力端子と上記ラッチ回路との間に接続され、制御端子が上記第２の入力端子に接続されていることを特徴とする。
第１及び第２のトランジスタと、第１及び第２の定電流源と、ラッチ回路と、第１及び第２のスイッチ回路とを含み、
上記第１のトランジスタは、ドレイン端子が第１の出力端子の接続ノードである第１の出力ノードに接続され、ソース端子が第１の電源端子に接続され、ゲート端子が第１の入力端子に接続されており、上記第２のトランジスタは、ドレイン端子が第２の出力端子の接続ノードである第２の出力ノードに接続され、ソース端子が上記第１の電源端子に接続され、ゲート端子が第２の入力端子に接続されており、上記第１の定電流源は、ドレイン端子が上記第１の出力ノードに接続され、ソース端子が第２の電源端子に接続されており、上記第２の定電流源は、ドレイン端子が上記第２の出力ノードに接続され、ソース端子が上記第２の電源端子に接続されており、上記ラッチ回路は、上記第１の出力ノード及び第２の出力ノードからの信号を入力し、それらの信号電圧から、上記第１の電源端子をグランドレベルとしたＬレベル信号及びＨｉ−Ｚ信号を生成し、上記第１及び第２の出力端子に保持させるオープンドレイン出力型となっており、上記第１のスイッチ回路は、上記第１の出力端子と上記ラッチ回路との間に接続され、制御端子が上記第１の入力端子に接続されており、上記第２のスイッチ回路は、上記第２の出力端子と上記ラッチ回路との間に接続され、制御端子が上記第２の入力端子に接続されていることを特徴とする。
第２の発明は、
第１の発明に係る差動増幅回路において、上記第１のスイッチ回路は、上記第１のトランジスタの非通電状態が開始すると同時に非通電となり、上記第２のスイッチ回路は、上記第２のトランジスタの非通電状態が開始すると同時に非通電となることを特徴とする差動増幅回路である。
第１の発明に係る差動増幅回路において、上記第１のスイッチ回路は、上記第１のトランジスタの非通電状態が開始すると同時に非通電となり、上記第２のスイッチ回路は、上記第２のトランジスタの非通電状態が開始すると同時に非通電となることを特徴とする差動増幅回路である。
第３の発明は、
第１または第２の発明に係る差動増幅回路において、上記第１の定電流源は、ソース端子が上記第２の電源端子に接続され、ゲート端子に定電圧が印加された第３のトランジスタと、ソース端子が上記第３のトランジスタのドレイン端子に接続され、ドレイン端子が上記第１の出力ノードに接続され、ゲート端子に定電圧が印加された第４のトランジスタとからなり、
上記第２の定電流源は、ソース端子が上記第２の電源端子に接続され、ゲート端子に上記第３のトランジスタのゲート端子と同じ定電圧が印加された第５のトランジスタと、ソース端子が上記第５のトランジスタのドレイン端子に接続され、ドレイン端子が上記第２の出力ノードに接続され、ゲート端子に上記第４のトランジスタのゲート端子と同じ定電圧が印加された第６のトランジスタとからなることを特徴とする差動増幅回路である。
第１または第２の発明に係る差動増幅回路において、上記第１の定電流源は、ソース端子が上記第２の電源端子に接続され、ゲート端子に定電圧が印加された第３のトランジスタと、ソース端子が上記第３のトランジスタのドレイン端子に接続され、ドレイン端子が上記第１の出力ノードに接続され、ゲート端子に定電圧が印加された第４のトランジスタとからなり、
上記第２の定電流源は、ソース端子が上記第２の電源端子に接続され、ゲート端子に上記第３のトランジスタのゲート端子と同じ定電圧が印加された第５のトランジスタと、ソース端子が上記第５のトランジスタのドレイン端子に接続され、ドレイン端子が上記第２の出力ノードに接続され、ゲート端子に上記第４のトランジスタのゲート端子と同じ定電圧が印加された第６のトランジスタとからなることを特徴とする差動増幅回路である。
第４の発明は、
第３の発明に係る差動増幅回路において、上記第４のトランジスタと上記第６のトランジスタのドレイン面積は、上記第３のトランジスタと上記第５のトランジスタのドレイン面積よりも小さいことを特徴とする差動増幅回路である。
第５の発明は、
第１乃至第４のいずれかの発明に係る差動増幅回路において、上記ラッチ回路は、２つのトランジスタからなり、一方のトランジスタは、ドレイン端子が上記第１のスイッチ回路に接続され、ソース端子が上記第１の電源端子に接続され、ゲート端子が上記第２の出力ノードに接続されており、他方のトランジスタは、ドレイン端子が上記第２のスイッチ回路に接続され、ソース端子が上記第１の電源端子に接続され、ゲート端子が上記第１の出力ノードに接続されていることを特徴とする差動増幅回路である。
第３の発明に係る差動増幅回路において、上記第４のトランジスタと上記第６のトランジスタのドレイン面積は、上記第３のトランジスタと上記第５のトランジスタのドレイン面積よりも小さいことを特徴とする差動増幅回路である。
第５の発明は、
第１乃至第４のいずれかの発明に係る差動増幅回路において、上記ラッチ回路は、２つのトランジスタからなり、一方のトランジスタは、ドレイン端子が上記第１のスイッチ回路に接続され、ソース端子が上記第１の電源端子に接続され、ゲート端子が上記第２の出力ノードに接続されており、他方のトランジスタは、ドレイン端子が上記第２のスイッチ回路に接続され、ソース端子が上記第１の電源端子に接続され、ゲート端子が上記第１の出力ノードに接続されていることを特徴とする差動増幅回路である。
第６の発明は、
第１乃至第５のいずれかの発明に係る差動増幅回路において、上記第１及び第２のスイッチ回路は、それぞれトランジスタからなり、上記第１のスイッチ回路のトランジスタは、ドレイン端子が上記第１の出力ノードに接続され、ソース端子が上記ラッチ回路に接続され、ゲート端子が上記第１の入力端子に接続されており、上記第２のスイッチ回路のトランジスタは、ドレイン端子が上記第２の出力ノードに接続され、ソース端子が上記ラッチ回路に接続され、ゲート端子が上記第２の入力端子に接続されていることを特徴とする差動増幅回路である。
第１乃至第５のいずれかの発明に係る差動増幅回路において、上記第１及び第２のスイッチ回路は、それぞれトランジスタからなり、上記第１のスイッチ回路のトランジスタは、ドレイン端子が上記第１の出力ノードに接続され、ソース端子が上記ラッチ回路に接続され、ゲート端子が上記第１の入力端子に接続されており、上記第２のスイッチ回路のトランジスタは、ドレイン端子が上記第２の出力ノードに接続され、ソース端子が上記ラッチ回路に接続され、ゲート端子が上記第２の入力端子に接続されていることを特徴とする差動増幅回路である。
第７の発明は、
第１乃至第６のいずれかの発明に係る差動増幅回路において、さらにバッファ回路を備え、当該バッファ回路は、入力端子が上記第１のトランジスタの制御端子と上記第２のトランジスタの制御端子とに接続され、出力端子が上記第１のスイッチ回路と上記第２のスイッチ回路とに接続されていることを特徴とする差動増幅回路である。
第１乃至第６のいずれかの発明に係る差動増幅回路において、さらにバッファ回路を備え、当該バッファ回路は、入力端子が上記第１のトランジスタの制御端子と上記第２のトランジスタの制御端子とに接続され、出力端子が上記第１のスイッチ回路と上記第２のスイッチ回路とに接続されていることを特徴とする差動増幅回路である。
第８の発明は、
第１乃至第６のいずれかの発明に係る差動増幅回路において、さらにバッファ回路を備え、当該バッファ回路は、入力端子が上記第１のスイッチ回路と上記第２のスイッチ回路とに接続され、出力端子が上記第１のトランジスタの制御端子と上記第２のトランジスタの制御端子とに接続されていることを特徴とする差動増幅回路である。
第９の発明は、
第１乃至第８のいずれかの発明に係る差動増幅回路において、上記第１のトランジスタの上記ソース端子及び上記第２のトランジスタの上記ソース端子の共通接続点と、前記第１の電源端子との間が直接接続されていることを特徴とする差動増幅回路である。
第１乃至第６のいずれかの発明に係る差動増幅回路において、さらにバッファ回路を備え、当該バッファ回路は、入力端子が上記第１のスイッチ回路と上記第２のスイッチ回路とに接続され、出力端子が上記第１のトランジスタの制御端子と上記第２のトランジスタの制御端子とに接続されていることを特徴とする差動増幅回路である。
第９の発明は、
第１乃至第８のいずれかの発明に係る差動増幅回路において、上記第１のトランジスタの上記ソース端子及び上記第２のトランジスタの上記ソース端子の共通接続点と、前記第１の電源端子との間が直接接続されていることを特徴とする差動増幅回路である。
第１０の発明は、
第１乃至第８のいずれかの発明に係る差動増幅回路において、上記第１のトランジスタの上記ソース端子及び上記第２のトランジスタの上記ソース端子の共通接続点と、前記第１の電源端子との間に定電流源を備えることを特徴とする差動増幅回路である。
第１１の発明であるリングオシレータ回路は、
第１乃至第１０のいずれかの発明に係る差動増幅回路を複数個有し、当該各差動増幅回路に流れる電流量を設定して発振周波数を制御することを特徴とする。
第１乃至第８のいずれかの発明に係る差動増幅回路において、上記第１のトランジスタの上記ソース端子及び上記第２のトランジスタの上記ソース端子の共通接続点と、前記第１の電源端子との間に定電流源を備えることを特徴とする差動増幅回路である。
第１１の発明であるリングオシレータ回路は、
第１乃至第１０のいずれかの発明に係る差動増幅回路を複数個有し、当該各差動増幅回路に流れる電流量を設定して発振周波数を制御することを特徴とする。
本発明の差動増幅回路では、第１の出力ノードと第１のトランジスタのドレイン端子を直接接続すると共に、第２の出力ノードと第２のトランジスタのドレイン端子を直接接続したため、従来例のようにそれらの間にスイッチ回路を挟む構成となっていない。また、第１のトランジスタと第２のトランジスタは、出力ノードを放電するためのスイッチとして使用するため、線形領域での動作も可能となる。これにより、電圧ヘッドルーム低下が原因による性能劣化を防止できる。
また、本発明の差動増幅回路では、第１の出力ノードにＨレベル出力時には、第１のトランジスタがオフ状態、第１のスイッチ回路もオフ状態という１通りの状態のみをとり、出力レベルも一意に決まる。また、Ｌレベル出力時には、第１のスイッチ回路はオン、第１のスイッチ回路もオン状態という１通りの状態のみをとり、出力レベルも一意に決まる。第２の出力ノードについても同様に出力レベルが一意に決まる。
これにより、スルーモードとラッチモードといった異なるモードのために、出力ノードが異なるレベルをとってしまうことはない。すなわち、モード切り替えの度に出力Ｈ／Ｌレベルの変動のために出力遅延が新たに発生するようなことはない。
また、ドレイン面積の小さい第４のトランジスタと第６のトランジスタにより、定電流源として働く第５のトランジスタと第６のトランジスタのドレイン容量が第１の出力ノードと第２の出力ノードに付加するのを防ぐことができるため、高速動作が可能となる。
また、この発明の差動増幅回路を遅延素子として、複数個リング状に接続することで、製造プロセス、電源電圧、温度変動時にも発振周波数ばらつきを低減した高品質のリングオシレータ回路を得ることができる。
また、ドレイン面積の小さい第４のトランジスタと第６のトランジスタにより、定電流源として働く第５のトランジスタと第６のトランジスタのドレイン容量が第１の出力ノードと第２の出力ノードに付加するのを防ぐことができるため、高速動作が可能となる。
また、この発明の差動増幅回路を遅延素子として、複数個リング状に接続することで、製造プロセス、電源電圧、温度変動時にも発振周波数ばらつきを低減した高品質のリングオシレータ回路を得ることができる。
以下、本発明の実施の形態を、図面を参照して説明する。
（第１の実施形態）
図１は、本発明に係る差動増幅回路１００の第１の実施形態を示した回路構成図である。
図において、符号１は電源電圧（Ｖｄｄ）、２はグランド電圧（Ｖｓｓ）、３４、３５はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタであり、定電流源として機能する。また、符号３１、３３、２１、２２、２５、２６はＮＭＯＳトランジスタである。また、符号ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。
（第１の実施形態）
図１は、本発明に係る差動増幅回路１００の第１の実施形態を示した回路構成図である。
図において、符号１は電源電圧（Ｖｄｄ）、２はグランド電圧（Ｖｓｓ）、３４、３５はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタであり、定電流源として機能する。また、符号３１、３３、２１、２２、２５、２６はＮＭＯＳトランジスタである。また、符号ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。
ノードＡには、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジスタ３１のドレイン端子、及びＮＭＯＳトランジスタ２６のゲート端子が接続されている。
一方、ノードＢには、ＰＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３３のドレイン端子、及びＮＭＯＳトランジスタ２５のゲート端子が接続される。
ＮＭＯＳトランジスタ２１は、そのソース端子がＮＭＯＳトランジスタ２５のドレイン端子に接続され、一方、ＮＭＯＳトランジスタ２２は、そのソース端子がＮＭＯＳトランジスタ２６のドレイン端子に接続されている。
一方、ノードＢには、ＰＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３３のドレイン端子、及びＮＭＯＳトランジスタ２５のゲート端子が接続される。
ＮＭＯＳトランジスタ２１は、そのソース端子がＮＭＯＳトランジスタ２５のドレイン端子に接続され、一方、ＮＭＯＳトランジスタ２２は、そのソース端子がＮＭＯＳトランジスタ２６のドレイン端子に接続されている。
さらに、ＮＭＯＳトランジスタ２５、２６、３１、３３のソース端子は全てＶｓｓ２に接続されている。
そして、ＮＭＯＳトランジスタ２５、２６によって、オープンドレイン出力型のラッチ回路２８が構成されている。
また、Ｖｉｎ１、Ｖｉｎ２は、それぞれ入力端子ａ、ｂに印加される入力信号の電位を示し、またＶｏｕｔ１、Ｖｏｕｔ２は、それぞれ出力端子ｃ、ｄより出力される出力信号の電位を示している。
そして、ＮＭＯＳトランジスタ２５、２６によって、オープンドレイン出力型のラッチ回路２８が構成されている。
また、Ｖｉｎ１、Ｖｉｎ２は、それぞれ入力端子ａ、ｂに印加される入力信号の電位を示し、またＶｏｕｔ１、Ｖｏｕｔ２は、それぞれ出力端子ｃ、ｄより出力される出力信号の電位を示している。
また、Ｂｉａｓ３は、ＰＭＯＳトランジスタ３４、３５を定電流源として動作させるために与えられるバイアス電圧である。
そして、ＮＭＯＳトランジスタ２１のゲート端子には、Ｖｉｎ１が印加され、ＮＭＯＳトランジスタ２２のゲート端子には、Ｖｉｎ２が印加される。
入力Ｖｉｎ１とＶｉｎ２とは相補的な信号であるため、ＮＭＯＳトランジスタ２１、２２は、ラッチ回路２８の２つの出力の一方のみをオフ状態、他方をオン状態にする制御を行う。
そして、ＮＭＯＳトランジスタ２１のゲート端子には、Ｖｉｎ１が印加され、ＮＭＯＳトランジスタ２２のゲート端子には、Ｖｉｎ２が印加される。
入力Ｖｉｎ１とＶｉｎ２とは相補的な信号であるため、ＮＭＯＳトランジスタ２１、２２は、ラッチ回路２８の２つの出力の一方のみをオフ状態、他方をオン状態にする制御を行う。
次いで、この差動増幅回路１００の動作について、図２のタイミングチャート図を用いて説明する。
まず、１点目にＮＭＯＳトランジスタ３１、３３とＰＭＯＳトランジスタ３４，３５で構成させる増幅段の動作について説明する。
図示するように、ＮＭＯＳトランジスタ３１と３３に繋がる入力端子ａ、ｂには、互いに相補的な論理となる差動信号Ｖｉｎ１、Ｖｉｎ２が入力されている。これを受けるＮＭＯＳトランジスタ３１、３３の閾値をＶｔｈと置く。
Ｖｉｎ１を受けるＮＭＯＳトランジスタ３１について、Ｖｉｎ１≧Ｖｔｈのとき、ＮＭＯＳトランジスタ３１はオン状態となり、出力端子ｃの放電を行うことでＶｏｕｔ１をＬレベルに向かって遷移させる。
まず、１点目にＮＭＯＳトランジスタ３１、３３とＰＭＯＳトランジスタ３４，３５で構成させる増幅段の動作について説明する。
図示するように、ＮＭＯＳトランジスタ３１と３３に繋がる入力端子ａ、ｂには、互いに相補的な論理となる差動信号Ｖｉｎ１、Ｖｉｎ２が入力されている。これを受けるＮＭＯＳトランジスタ３１、３３の閾値をＶｔｈと置く。
Ｖｉｎ１を受けるＮＭＯＳトランジスタ３１について、Ｖｉｎ１≧Ｖｔｈのとき、ＮＭＯＳトランジスタ３１はオン状態となり、出力端子ｃの放電を行うことでＶｏｕｔ１をＬレベルに向かって遷移させる。
また、Ｖｉｎ１＜Ｖｔｈのとき、ＮＭＯＳトランジスタ３１はオフ状態となり、出力端子ｃを定電流源として働くＰＭＯＳトランジスタ３４により充電することでＶｏｕｔ１をＨレベルに向かって遷移させる。
また、Ｖｉｎ２及びＶｏｕｔ２の変化についても同様の挙動となる。
すなわち、Ｖｉｎ２を受けるＮＭＯＳトランジスタ３３について、Ｖｉｎ２≧ＶｔｈのときＮＭＯＳトランジスタ３３はオン状態となり、出力端子ｄの放電を行うことでＶｏｕｔ２をＬレベルに向かって遷移させる。
また、Ｖｉｎ２＜ＶｔｈのときＮＭＯＳトランジスタ３３はオフ状態となり、出力端子ｄを定電流源として働くＰＭＯＳトランジスタ３５により充電することでＶｏｕｔ２をＬレベルに向かって遷移させる。
また、Ｖｉｎ２及びＶｏｕｔ２の変化についても同様の挙動となる。
すなわち、Ｖｉｎ２を受けるＮＭＯＳトランジスタ３３について、Ｖｉｎ２≧ＶｔｈのときＮＭＯＳトランジスタ３３はオン状態となり、出力端子ｄの放電を行うことでＶｏｕｔ２をＬレベルに向かって遷移させる。
また、Ｖｉｎ２＜ＶｔｈのときＮＭＯＳトランジスタ３３はオフ状態となり、出力端子ｄを定電流源として働くＰＭＯＳトランジスタ３５により充電することでＶｏｕｔ２をＬレベルに向かって遷移させる。
Ｖｉｎ１とＶｉｎ２とが差動の関係であることにより、上記動作からＶｏｕｔ１、Ｖｏｕｔ２は差動の関係となる。
なお、Ｖｏｕｔ１立ち上がり開始タイミングと、Ｖｏｕｔ２立ち下がりタイミングとが図２で若干ずれているのは、入力信号Ｖｉｎ１とＶｉｎ２とで、ＮＭＯＳトランジスタ３３、３５の閾値Ｖｔｈを横切るタイミングがずれているためである。このタイミングのずれは、入力信号Ｖｉｎ１、Ｖｉｎ２が十分急峻であれば無視できる。
なお、Ｖｏｕｔ１立ち上がり開始タイミングと、Ｖｏｕｔ２立ち下がりタイミングとが図２で若干ずれているのは、入力信号Ｖｉｎ１とＶｉｎ２とで、ＮＭＯＳトランジスタ３３、３５の閾値Ｖｔｈを横切るタイミングがずれているためである。このタイミングのずれは、入力信号Ｖｉｎ１、Ｖｉｎ２が十分急峻であれば無視できる。
次に、２点目にラッチ回路２８とその出力スイッチとして働くＮＭＯＳトランジスタ２１、２２の動作について説明する。
ＮＭＯＳトランジスタ２１のゲート端子にＶｉｎ１が入力され、ＮＭＯＳトランジスタ２２のゲート端子にＶｉｎ２が入力される。ＮＭＯＳトランジスタ２１、２２のオン・オフの制御は上記ＮＭＯＳトランジスタ３１、３３と同様である。すなわち、Ｖｉｎ１≧ＶｔｈのときＮＭＯＳトランジスタ２１はオン状態となり、出力ラッチ回路２８と出力端子ｃとの間を導通させる。
ＮＭＯＳトランジスタ２１のゲート端子にＶｉｎ１が入力され、ＮＭＯＳトランジスタ２２のゲート端子にＶｉｎ２が入力される。ＮＭＯＳトランジスタ２１、２２のオン・オフの制御は上記ＮＭＯＳトランジスタ３１、３３と同様である。すなわち、Ｖｉｎ１≧ＶｔｈのときＮＭＯＳトランジスタ２１はオン状態となり、出力ラッチ回路２８と出力端子ｃとの間を導通させる。
そして、Ｖｉｎ１＜ＶｔｈのときＮＭＯＳトランジスタ２１は、オフ状態となり、出力ラッチ回路２８と出力端子ｃとの間を非導通にする。
これに対し、Ｖｉｎ２≧ＶｔｈのときＮＭＯＳトランジスタ２２は、オン状態となり、出力ラッチ回路２８と出力端子ｄとの間を導通させる。
また、Ｖｉｎ２＜ＶｔｈのときＮＭＯＳトランジスタ２２は、オフ状態となり、出力ラッチ回路２８と出力端子ｄとの間を非導通にする。
これに対し、Ｖｉｎ２≧ＶｔｈのときＮＭＯＳトランジスタ２２は、オン状態となり、出力ラッチ回路２８と出力端子ｄとの間を導通させる。
また、Ｖｉｎ２＜ＶｔｈのときＮＭＯＳトランジスタ２２は、オフ状態となり、出力ラッチ回路２８と出力端子ｄとの間を非導通にする。
ここでＮＭＯＳトランジスタ３１がオフ状態のとき、すなわちＶｏｕｔ１をＨに遷移させるときには必ずＮＭＯＳトランジスタ２１がオフ状態となるようにしている。
これにより定電流源ＰＭＯＳトランジスタ３４がＶｏｕｔ１電位を上げるために出力する充電電流がラッチ回路側へ逃げ出さないようにしている。
同様に、ＮＭＯＳトランジスタ３３がオフ状態のとき、すなわちＶｏｕｔ２をＨに遷移させるときには必ずＮＭＯＳトランジスタ２２がオフ状態となるようにしている。
これにより定電流源ＰＭＯＳトランジスタ３５がＶｏｕｔ２電位を上げるために出力する充電電流がラッチ回路側へ逃げ出さないようにしている。
これにより定電流源ＰＭＯＳトランジスタ３４がＶｏｕｔ１電位を上げるために出力する充電電流がラッチ回路側へ逃げ出さないようにしている。
同様に、ＮＭＯＳトランジスタ３３がオフ状態のとき、すなわちＶｏｕｔ２をＨに遷移させるときには必ずＮＭＯＳトランジスタ２２がオフ状態となるようにしている。
これにより定電流源ＰＭＯＳトランジスタ３５がＶｏｕｔ２電位を上げるために出力する充電電流がラッチ回路側へ逃げ出さないようにしている。
次に、３点目にオープンドレイン出力型のラッチ回路２８が本発明の差動増幅回路１００に差動利得をもたせる原理について図３のタイミングチャート図を用いて説明する。
差動利得が発生する原理の説明のため、出力信号Ｖｏｕｔ１、Ｖｏｕｔ２が微小差をもち、Ｖｏｕｔ１の方がＶｏｕｔ２よりも高い電位で停止している状態（図３の時刻ｔ１以前の状態）を仮定する。
また、このときのＶｏｕｔ１、Ｖｏｕｔ２の電位は、ラッチ回路２８に含まれるＮＭＯＳトランジスタ２５，２６の閾値Ｖｔｈよりも高いものとする。
差動利得が発生する原理の説明のため、出力信号Ｖｏｕｔ１、Ｖｏｕｔ２が微小差をもち、Ｖｏｕｔ１の方がＶｏｕｔ２よりも高い電位で停止している状態（図３の時刻ｔ１以前の状態）を仮定する。
また、このときのＶｏｕｔ１、Ｖｏｕｔ２の電位は、ラッチ回路２８に含まれるＮＭＯＳトランジスタ２５，２６の閾値Ｖｔｈよりも高いものとする。
Ｖｏｕｔ１＞Ｖｏｕｔ２であることから、ＮＭＯＳトランジスタ２６のゲート端子電位はＮＭＯＳトランジスタ２５のゲート端子電位よりも高くなる。すなわち、ＮＭＯＳトランジスタ２６が出力端子ｃから引き込む電流が、ＮＭＯＳトランジスタ２５が出力端子ｄから引き込む電流よりも大きくなる。そのため、図３の時刻ｔ１からｔ２の間に示されているように、Ｖｏｕｔ２の電位の下がる傾きの方が、Ｖｏｕｔ１の電位の下がる傾きよりも急峻となる。
Ｖｏｕｔ２がＶｔｈを横切る時刻ｔ２以降は、ＮＭＯＳトランジスタ２５が完全にオフ状態となるため、Ｖｏｕｔ１の電位の下がりが完了し、以降電位の変化はなくなる。
一方でＮＭＯＳトランジスタ２６は時刻ｔ２以降もオン状態であるため、Ｖｏｕｔ２の電位はグランドレベルまで低下する。そして、グランドレベルに達した時刻ｔ３以降はＶｏｕｔ２はグランドレベルで一定となる。
一方でＮＭＯＳトランジスタ２６は時刻ｔ２以降もオン状態であるため、Ｖｏｕｔ２の電位はグランドレベルまで低下する。そして、グランドレベルに達した時刻ｔ３以降はＶｏｕｔ２はグランドレベルで一定となる。
このようにして時刻ｔ１以前はＶｏｕｔ１とＶｏｕｔ２との間にあった微小な電位差が時刻ｔ３以降は大きく広げられる。すなわち、このラッチ回路が本発明の差動増幅回路１００の差動利得を向上させる機能をもつ。
なお、上記説明では簡単のためスイッチ回路２１、２２を省略したが、スイッチ回路２１、２２も含めた回路で動作を再考すると、図３の状態では、Ｌに落とされるＶｏｕｔ２側のスイッチ２２はオン状態で、一方Ｖｏｕｔ１側のスイッチ２１はオフ状態となる。
なお、上記説明では簡単のためスイッチ回路２１、２２を省略したが、スイッチ回路２１、２２も含めた回路で動作を再考すると、図３の状態では、Ｌに落とされるＶｏｕｔ２側のスイッチ２２はオン状態で、一方Ｖｏｕｔ１側のスイッチ２１はオフ状態となる。
従って、図３のＶｏｕｔ２の動作はそのままで、一方、Ｖｏｕｔ１側はスイッチ２１がオフしているためにＶｏｕｔ１電位が低下しないことになる。すなわち、時刻ｔ１からｔ２に見られるＶｏｕｔ１電位の低下がなくなり、Ｖｏｕｔ１とＶｏｕｔ２の電位差が益々増加することになる。つまり、スイッチ回路２１、２２込みでも本発明の差動増幅回路１００は差動利得を有することに変わりはない。
次に、このような構成をした本発明の差動増幅回路１００と、図１０に示したような従来技術との差異について説明する。
図１に示すように本発明の差動増幅回路１００は、入力信号Ｖｉｎ１、Ｖｉｎ２を受けるＮＭＯＳトランジスタ２１、２２のドレイン端子が直接、出力端子ｃ、ｄに接続されており、図１０に示す従来例のようにＮＭＯＳトランジスタ２３、２４のように出力端子ｃ、ｄとの間にスイッチ回路を挟むことがない。
さらに、本発明の差動増幅回路１００は、ＮＭＯＳトランジスタ２１、２２が出力ノードを放電するためのスイッチとして使用するため、線形領域での動作も可能である。
これにより本発明の差動増幅回路１００は、従来例で起こり得る電圧ヘッドルーム低下による性能劣化を回避することができる。
図１に示すように本発明の差動増幅回路１００は、入力信号Ｖｉｎ１、Ｖｉｎ２を受けるＮＭＯＳトランジスタ２１、２２のドレイン端子が直接、出力端子ｃ、ｄに接続されており、図１０に示す従来例のようにＮＭＯＳトランジスタ２３、２４のように出力端子ｃ、ｄとの間にスイッチ回路を挟むことがない。
さらに、本発明の差動増幅回路１００は、ＮＭＯＳトランジスタ２１、２２が出力ノードを放電するためのスイッチとして使用するため、線形領域での動作も可能である。
これにより本発明の差動増幅回路１００は、従来例で起こり得る電圧ヘッドルーム低下による性能劣化を回避することができる。
また、本発明の差動増幅回路１００は、出力ノードＡにＨレベル出力時には、ＮＭＯＳトランジスタ３１がオフ状態、ＮＭＯＳトランジスタ２１もオフ状態という１通りの状態のみをとり、出力レベルも一意に決まる。また、Ｌレベル出力時には、ＮＭＯＳトランジスタ３１がオン状態、ＮＭＯＳトランジスタ２１もオン状態という１通りの状態のみをとり、出力レベルも一意に決まる。さらに、出力ノードＢのＬレベルとＨレベルについても同様に一意に決まる。
これにより、従来例で起こり得るスルーモードとラッチモードといった異なるモードのために、出力ノードが異なるレベルをとってしまうことはない。すなわち、モード切り替えの度に、出力Ｈ／Ｌレベルの変動のために出力遅延が新たに発生するようなことはない。
また、本発明の差動増幅回路１００では、ＮＭＯＳトランジスタ３１、３３の共通ソース端子とＶｓｓ２との間に定電流源を挟んでも良いが、その定電流源を使用しない場合、ＮＭＯＳトランジスタ３１、３３と定電流源で構成される差動対の応答遅延を無くすことができる。
また、本発明の差動増幅回路１００では、ＮＭＯＳトランジスタ３１、３３の共通ソース端子とＶｓｓ２との間に定電流源を挟んでも良いが、その定電流源を使用しない場合、ＮＭＯＳトランジスタ３１、３３と定電流源で構成される差動対の応答遅延を無くすことができる。
ここでいう差動対の応答遅延とは、差動対トランジスタのコモンソースノードの応答が遅れることにより発生する。トランジスタ３１、３３のゲート端子に印加される入力信号Ｖｉｎ１、Ｖｉｎ２について、初期状態ではＶｉｎ１＞Ｖｉｎ２であり、定電流は全てＮＭＯＳトランジスタ３１に流れる。その後、差動入力Ｖｉｎ１、Ｖｉｎ２がクロスしてＶｉｎ１＝Ｖｉｎ２となる瞬間では、上記定電流の半分のみがＮＭＯＳトランジスタ３１に流れ、残りの半分がＮＭＯＳトランジスタ３１に流れる。すなわち、Ｖｉｎ１＞Ｖｉｎ２時に比べ、Ｖｉｎ１＝Ｖｉｎ２時には、ＮＭＯＳトランジスタ３３の電流量が半分となるため、そのオーバードライブ電圧は（１／√２）倍に小さくなる。これに伴い、ＮＭＯＳトランジスタ３１、３３の共通ソースノードであるノード（ノードＣとする）の電圧が、Ｖｉｎ１＝Ｖｉｎ２の瞬間だけ上昇しようとする。
しかしながら、ＮＭＯＳトランジスタ３１、３３のソース端子容量及び定電流源のドレイン容量が負荷として働くことで、このノードＣの電圧上昇タイミングは、Ｖｉｎ１＝Ｖｉｎ２のタイミングから遅延したものとなる。これにより差動対ＮＭＯＳトランジスタ３１のゲート―ソース間電位の開きが遅れ、ＮＭＯＳトランジスタ３１がオン状態になるのが遅れる。すなわち、出力Ｖｏｕｔ１の立ち下がりが遅れる、この増幅回路の出力遅延が増加する。上記のように定電流源を無くした場合、この応答遅延を無くすことができる。
なお、本発明の差動増幅回路１００は、Ｖｄｄ（電源）と、Ｖｓｓ（グランド）、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ替えても構成することができる。
また、本実施の形態では、全てＭＯＳトランジスタで構成したが、バイポーラトランジスタで構成しても構わない。また、ソース端子をエミッタ端子に、ドレイン端子をコレクタ端子に、そしてゲート端子をベース端子にそれぞれ対応させて、ＰＭＯＳトランジスタの代わりにＰＮＰバイポーラトランジスタを用い、ＮＭＯＳトランジスタの代わりにＮＰＮバイポーラトランジスタを用いても良い。
また、本実施の形態では、全てＭＯＳトランジスタで構成したが、バイポーラトランジスタで構成しても構わない。また、ソース端子をエミッタ端子に、ドレイン端子をコレクタ端子に、そしてゲート端子をベース端子にそれぞれ対応させて、ＰＭＯＳトランジスタの代わりにＰＮＰバイポーラトランジスタを用い、ＮＭＯＳトランジスタの代わりにＮＰＮバイポーラトランジスタを用いても良い。
（第２の実施形態）
次に、図４は本発明に係る差動増幅回路１００の第２の実施形態を示した回路構成図である。
図において、符号１は電源電圧（Ｖｄｄ）、２はグランド電圧（Ｖｃｃ）、３４、３５はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタであり、定電流源として機能する。３６、３７は上記ＰＭＯＳトランジスタ３４、３５のドレイン端子にカスコード接続されたＰＭＯＳトランジスタである。２１、２２、２５、２６、３１、３３はＮＭＯＳトランジスタである。また、ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。その他の符号もしくは記号は上記第１の実施の形態（図１）と同一または相当するものを示す。
次に、図４は本発明に係る差動増幅回路１００の第２の実施形態を示した回路構成図である。
図において、符号１は電源電圧（Ｖｄｄ）、２はグランド電圧（Ｖｃｃ）、３４、３５はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタであり、定電流源として機能する。３６、３７は上記ＰＭＯＳトランジスタ３４、３５のドレイン端子にカスコード接続されたＰＭＯＳトランジスタである。２１、２２、２５、２６、３１、３３はＮＭＯＳトランジスタである。また、ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。その他の符号もしくは記号は上記第１の実施の形態（図１）と同一または相当するものを示す。
このような構成をした本実施の形態に係る差動増幅回路１００の基本的な動作は、上記第１の実施形態の場合と同じであるが、第１の実施形態では、出力ノードＡ、Ｂに直接、定電流源ＰＭＯＳトランジスタ３４、３５が接続されているため、ＰＭＯＳトランジスタ３４、３５のドレイン容量が出力ノードに直接付加し、出力遅延が大きくなる可能性がある。
そのため、本実施の形態では、ＰＭＯＳトランジスタ３４、３５と出力ノードとの間に、ドレイン面積の小さいカスコードＰＭＯＳトランジスタ３６、３７を挿入したものである。
そのため、本実施の形態では、ＰＭＯＳトランジスタ３４、３５と出力ノードとの間に、ドレイン面積の小さいカスコードＰＭＯＳトランジスタ３６、３７を挿入したものである。
このＰＭＯＳトランジスタ３６、３７は、飽和領域で動作しているため、そのソース端子側の負荷容量はピンチオフ現象によりドレイン端子からは見えなくなる。そのため、出力ノードＡ、Ｂの負荷容量のうちＰＭＯＳトランジスタ起因であるものは、ドレイン容量の小さい３６、３７のみで済み、上記の第１の実施形態の構成に比べて高速動作が可能となる。
ＰＭＯＳトランジスタ３６、３７はＰＭＯＳトランジスタ３４、３５のドレイン−ソース端子間電圧を低下させるため、ＰＭＯＳトランジスタ３４、３５の電圧ヘッドルームに余裕がある場合のみ、本実施形態の構成を使用することができる。
ＰＭＯＳトランジスタ３６、３７はＰＭＯＳトランジスタ３４、３５のドレイン−ソース端子間電圧を低下させるため、ＰＭＯＳトランジスタ３４、３５の電圧ヘッドルームに余裕がある場合のみ、本実施形態の構成を使用することができる。
（第３の実施形態）
次に、図５は本発明に係る差動増幅回路１００の第３の実施形態を示した回路構成図である。
上記の実施形態と同様に、符号１は電源電圧（Ｖｄｄ）、２はグランド電圧（Ｖｃｃ）、３４、３５はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタで定電流源として機能する。また、符号３１、３３、２１、２２、２５、２６、はＮＭＯＳトランジスタである。また、ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。その他の符号もしくは記号は図１と同一または相当するものを示す。
次に、図５は本発明に係る差動増幅回路１００の第３の実施形態を示した回路構成図である。
上記の実施形態と同様に、符号１は電源電圧（Ｖｄｄ）、２はグランド電圧（Ｖｃｃ）、３４、３５はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタで定電流源として機能する。また、符号３１、３３、２１、２２、２５、２６、はＮＭＯＳトランジスタである。また、ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。その他の符号もしくは記号は図１と同一または相当するものを示す。
そして、本実施の形態に係る差動増幅回路１００にあっては、さらに倫理バッファ回路３８を備えた構成となっている。すなわち、このバッファ回路３８は、入力端子が上記ＮＭＯＳトランジスタ３１、３３の各制御端子に接続され、出力端子がＮＭＯＳトランジスタ２１、２２にそれぞれ接続されている。
このような構成をした本実施の形態に係る差動増幅回路１００の基本的な動作は、上記第１の実施形態の場合と同じであるが、第１の実施形態では、入力信号Ｖｉｎ１、Ｖｉｎ２の遷移が緩やかな場合、出力Ｖｏｕｔ１、Ｖｏｕｔ２のレベルがＨレベルとＨレベル、またはＬレベルとＬレベルとなってしまい、差動論理として不定となってしまう可能性がある。
このような構成をした本実施の形態に係る差動増幅回路１００の基本的な動作は、上記第１の実施形態の場合と同じであるが、第１の実施形態では、入力信号Ｖｉｎ１、Ｖｉｎ２の遷移が緩やかな場合、出力Ｖｏｕｔ１、Ｖｏｕｔ２のレベルがＨレベルとＨレベル、またはＬレベルとＬレベルとなってしまい、差動論理として不定となってしまう可能性がある。
図６はこの挙動を説明するためのタイミングチャート図の例である。
図６の例では、入力Ｖｉｎ１とＶｉｎ２のクロスポイント電位が、ＮＭＯＳトランジスタ３１、３３の閾値Ｖｔｈよりも高いために、ＮＭＯＳトランジスタ３１、３３の両者がともにＯＮ状態となる期間が発生する。さらには、入力Ｖｉｎ１、Ｖｉｎ２の遷移が緩やかなことにより、ＮＭＯＳトランジスタ３１、３３の両者がＯＮ状態となる期間が長くなっている。そのため、出力ノードＡ、Ｂが放電される期間が長くなり、出力ノードＡ、ＢがともにＬレベルとなる期間が発生してしまう。
図６の例では、入力Ｖｉｎ１とＶｉｎ２のクロスポイント電位が、ＮＭＯＳトランジスタ３１、３３の閾値Ｖｔｈよりも高いために、ＮＭＯＳトランジスタ３１、３３の両者がともにＯＮ状態となる期間が発生する。さらには、入力Ｖｉｎ１、Ｖｉｎ２の遷移が緩やかなことにより、ＮＭＯＳトランジスタ３１、３３の両者がＯＮ状態となる期間が長くなっている。そのため、出力ノードＡ、Ｂが放電される期間が長くなり、出力ノードＡ、ＢがともにＬレベルとなる期間が発生してしまう。
入力Ｖｉｎ１とＶｉｎ２の遷移を十分急峻にすることで、上記のように出力がいずれもＬとなってしまうような期間が十分短くなり、その影響を無視できるようになる。そのための手段の一つとして、入力端子の負荷容量を低減する方法が挙げられる。
本実施の形態では、上述したように、入力端子ａとＮＭＯＳトランジスタ２１のゲート端子との間、及び入力端子ｂとＮＭＯＳトランジスタ２２との間に論理バッファ回路３８を挿入している。
これにより入力端子ａ、ｂの負荷容量のうち、ＮＭＯＳトランジスタ２１、２２のゲート容量分を削減でき、入力Ｖｉｎ１、Ｖｉｎ２の遷移を急峻にすることができる。
本実施の形態では、上述したように、入力端子ａとＮＭＯＳトランジスタ２１のゲート端子との間、及び入力端子ｂとＮＭＯＳトランジスタ２２との間に論理バッファ回路３８を挿入している。
これにより入力端子ａ、ｂの負荷容量のうち、ＮＭＯＳトランジスタ２１、２２のゲート容量分を削減でき、入力Ｖｉｎ１、Ｖｉｎ２の遷移を急峻にすることができる。
（第４の実施形態）
次に、図７は本発明に係る差動増幅回路１００の第４の実施形態を示した回路構成図である。
上記の実施形態と同様に、符号１は電源電圧（Ｖｄｄ）、２はグランド電圧（Ｖｃｃ）、３４、３５はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタで定電流源として機能する。また、符号３１、３３、２１、２２、２５、２６、はＮＭＯＳトランジスタである。また、ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。その他の符号もしくは記号は図１と同一または相当するものを示す。
次に、図７は本発明に係る差動増幅回路１００の第４の実施形態を示した回路構成図である。
上記の実施形態と同様に、符号１は電源電圧（Ｖｄｄ）、２はグランド電圧（Ｖｃｃ）、３４、３５はそれぞれソース端子がＶｄｄ１に接続されたＰＭＯＳトランジスタで定電流源として機能する。また、符号３１、３３、２１、２２、２５、２６、はＮＭＯＳトランジスタである。また、ａ、ｂはそれぞれ入力信号が入力される入力端子、ｃ、ｄは論理信号が出力される出力端子、Ａ、Ｂはそれぞれ出力端子ｃ、ｄが接続されるノードである。その他の符号もしくは記号は図１と同一または相当するものを示す。
そして、本実施の形態に係る差動増幅回路１００にあっては、上記第３の実施の形態と同様にさらに倫理バッファ回路３８を備えた構成となっているが、上記第３の実施の形態と異なり、このバッファ回路３８は、出力端子が上記ＮＭＯＳトランジスタ３１、３３の各制御端子に接続され、入力端子がＮＭＯＳトランジスタ２１、２２にそれぞれ接続された構成となっている。
この差動増幅回路１００の基本的な動作は、上記第３の実施形態の場合と同じである。上記第３の実施形態においては、入力端子の負荷容量を低減するために、ＮＭＯＳトランジスタ２１、２２のゲート容量分を削減したが、代わりにＮＭＯＳトランジスタ３１、３３のゲート容量分を削減することもできる。
そして、本実施の形態では、入力端子ａとＮＭＯＳトランジスタ３１のゲート端子との間、及び入力端子ｂとＮＭＯＳトランジスタ３３との間に論理バッファ回路３８を挿入しているため、入力端子ａ、ｂの負荷容量のうち、ＮＭＯＳトランジスタ３１、３３のゲート容量分を削減でき、入力Ｖｉｎ１、Ｖｉｎ２の遷移を急峻にすることができる。
そして、本実施の形態では、入力端子ａとＮＭＯＳトランジスタ３１のゲート端子との間、及び入力端子ｂとＮＭＯＳトランジスタ３３との間に論理バッファ回路３８を挿入しているため、入力端子ａ、ｂの負荷容量のうち、ＮＭＯＳトランジスタ３１、３３のゲート容量分を削減でき、入力Ｖｉｎ１、Ｖｉｎ２の遷移を急峻にすることができる。
（第５の実施形態）
次に、図８は本発明に係る差動増幅回路１００の第５の実施形態を示したものであり、この差動増幅回路１００を複数用いた新規なリングオシレータ回路２００を示したものである。
図示するように、このリングオシレータ回路２００は、前述した本発明に係る差動増幅回路１００がＮ段用意され、各々の差動増幅回路１００がリング状に縦続接続された構成となっている。なお、個々の差動増幅回路１００の基本的な動作は、上述した通りである。
次に、図８は本発明に係る差動増幅回路１００の第５の実施形態を示したものであり、この差動増幅回路１００を複数用いた新規なリングオシレータ回路２００を示したものである。
図示するように、このリングオシレータ回路２００は、前述した本発明に係る差動増幅回路１００がＮ段用意され、各々の差動増幅回路１００がリング状に縦続接続された構成となっている。なお、個々の差動増幅回路１００の基本的な動作は、上述した通りである。
特に、２つのトランジスタをペアにした差動対を使用していない差動増幅回路を利用した場合、このような構成をしたリングオシレータ回路２００では、個々の差動増幅回路１００において、従来技術の差動対トランジスタによる出力遅延分も削減されている。これにより、リングオシレータ全体の発振周波数ばらつきを改善することもできる。
図９は、差動増幅回路の段数Ｎ＝３とした場合の、従来技術（図９（ａ））及び本発明（図９（ｂ））に係る各々の差動増幅回路の差動出力を示したタイミングチャートである。は、
図９は、差動増幅回路の段数Ｎ＝３とした場合の、従来技術（図９（ａ））及び本発明（図９（ｂ））に係る各々の差動増幅回路の差動出力を示したタイミングチャートである。は、
図９（ａ）において、τ及びΔτは各々の差動増幅回路の出力遅延量を表す。Δτは差動対トランジスタによる出力遅延分を表し、τは、それ以外の要因による出力遅延分を表す。
また、図９（ｂ）において、τは１個の差動増幅回路における全遅延量を表す。
図９（ａ）において、リングオシレータの発振周波数ｆｏｓｃは、以下の式（４）で表される。
ｆｏｓｃ＝６／（τ＋Δτ）…（４）
また、図９（ｂ）において、τは１個の差動増幅回路における全遅延量を表す。
図９（ａ）において、リングオシレータの発振周波数ｆｏｓｃは、以下の式（４）で表される。
ｆｏｓｃ＝６／（τ＋Δτ）…（４）
このΔτが製造プロセス・電源電圧・温度により変動することでリングオシレータの発振周波数が変動してしまう。
一方で、図９（ｂ）において、リングオシレータの発振周波数ｆｏｓｃは、以下の式（５）で表され、差動対による出力遅延は含まれない。
ｆｏｓｃ＝６／τ…（５）
よって、本発明のリングオシレータ回路２００によれば、製造プロセス・電源電圧・温度が変動しても従来技術に比べてリングオシレータの発振周波数の変動を低減させることができる。
一方で、図９（ｂ）において、リングオシレータの発振周波数ｆｏｓｃは、以下の式（５）で表され、差動対による出力遅延は含まれない。
ｆｏｓｃ＝６／τ…（５）
よって、本発明のリングオシレータ回路２００によれば、製造プロセス・電源電圧・温度が変動しても従来技術に比べてリングオシレータの発振周波数の変動を低減させることができる。
１００…差動増幅回路
２００…リングオシレータ回路
１…電源電圧（Ｖｄｄ）
２…グランド電圧（Ｖｓｓ）
２１、２２…ＮＭＯＳトランジスタ（スイッチ回路）
２５、２６…ＮＭＯＳトランジスタ
２８…ラッチ回路
３１、３３…ＮＭＯＳトランジスタ（第１及び第２のトランジスタ）
３４、３５…ＰＭＯＳトランジスタ（第１及び第２の定電流源（第３及び第４のトランジスタ））
３６、３７…ＰＭＯＳトランジスタ（第４及び第６のトランジスタ）
３８…バッファ回路
Ａ、Ｂ…出力ノード
ａ、ｂ…入力端子
ｃ、ｄ…出力端子
２００…リングオシレータ回路
１…電源電圧（Ｖｄｄ）
２…グランド電圧（Ｖｓｓ）
２１、２２…ＮＭＯＳトランジスタ（スイッチ回路）
２５、２６…ＮＭＯＳトランジスタ
２８…ラッチ回路
３１、３３…ＮＭＯＳトランジスタ（第１及び第２のトランジスタ）
３４、３５…ＰＭＯＳトランジスタ（第１及び第２の定電流源（第３及び第４のトランジスタ））
３６、３７…ＰＭＯＳトランジスタ（第４及び第６のトランジスタ）
３８…バッファ回路
Ａ、Ｂ…出力ノード
ａ、ｂ…入力端子
ｃ、ｄ…出力端子
Claims (11)
- 第１及び第２のトランジスタと、第１及び第２の定電流源と、ラッチ回路と、第１及び第２のスイッチ回路とを含み、
上記第１のトランジスタは、
ドレイン端子が第１の出力端子の接続ノードである第１の出力ノードに接続され、ソース端子が第１の電源端子に接続され、ゲート端子が第１の入力端子に接続されており、
上記第２のトランジスタは、
ドレイン端子が第２の出力端子の接続ノードである第２の出力ノードに接続され、ソース端子が上記第１の電源端子に接続され、ゲート端子が第２の入力端子に接続されており、
上記第１の定電流源は、
ドレイン端子が上記第１の出力ノードに接続され、ソース端子が第２の電源端子に接続されており、
上記第２の定電流源は、
ドレイン端子が上記第２の出力ノードに接続され、ソース端子が上記第２の電源端子に接続されており、
上記ラッチ回路は、
上記第１の出力ノード及び第２の出力ノードからの信号を入力し、それらの信号電圧から、上記第１の電源端子をグランドレベルとしたＬレベル信号及びＨｉ−Ｚ信号を生成し、上記第１及び第２の出力端子に保持させるオープンドレイン出力型となっており、
上記第１のスイッチ回路は、
上記第１の出力端子と上記ラッチ回路との間に接続され、制御端子が上記第１の入力端子に接続されており、
上記第２のスイッチ回路は、
上記第２の出力端子と上記ラッチ回路との間に接続され、制御端子が上記第２の入力端子に接続されていることを特徴とする差動増幅回路。 - 請求項１に記載の差動増幅回路において、
上記第１のスイッチ回路は、上記第１のトランジスタの非通電状態が開始すると同時に非通電となり、
上記第２のスイッチ回路は、上記第２のトランジスタの非通電状態が開始すると同時に非通電となることを特徴とする差動増幅回路。 - 請求項１または２に記載の差動増幅回路において、
上記第１の定電流源は、
ソース端子が上記第２の電源端子に接続され、ゲート端子に定電圧が印加された第３のトランジスタと、ソース端子が上記第３のトランジスタのドレイン端子に接続され、ドレイン端子が上記第１の出力ノードに接続され、ゲート端子に定電圧が印加された第４のトランジスタとからなり、
上記第２の定電流源は、
ソース端子が上記第２の電源端子に接続され、ゲート端子に上記第３のトランジスタのゲート端子と同じ定電圧が印加された第５のトランジスタと、ソース端子が上記第５のトランジスタのドレイン端子に接続され、ドレイン端子が上記第２の出力ノードに接続され、ゲート端子に上記第４のトランジスタのゲート端子と同じ定電圧が印加された第６のトランジスタとからなることを特徴とする差動増幅回路。 - 請求項３記載の差動増幅回路において、
上記第４のトランジスタと上記第６のトランジスタのドレイン面積は、上記第３のトランジスタと上記第５のトランジスタのドレイン面積よりも小さいことを特徴とする差動増幅回路。 - 請求項１乃至４のいずれか１項に記載の差動増幅回路において、
上記ラッチ回路は、２つのトランジスタからなり、
一方のトランジスタは、
ドレイン端子が上記第１のスイッチ回路に接続され、ソース端子が上記第１の電源端子に接続され、ゲート端子が上記第２の出力ノードに接続されており、
他方のトランジスタは、
ドレイン端子が上記第２のスイッチ回路に接続され、ソース端子が上記第１の電源端子に接続され、ゲート端子が上記第１の出力ノードに接続されていることを特徴とする差動増幅回路。 - 請求項１乃至５のいずれか１項に記載の差動増幅回路において、
上記第１及び第２のスイッチ回路は、それぞれトランジスタからなり、
上記第１のスイッチ回路のトランジスタは、
ドレイン端子が上記第１の出力ノードに接続され、ソース端子が上記ラッチ回路に接続され、ゲート端子が上記第１の入力端子に接続されており、
上記第２のスイッチ回路のトランジスタは、
ドレイン端子が上記第２の出力ノードに接続され、ソース端子が上記ラッチ回路に接続され、ゲート端子が上記第２の入力端子に接続されていることを特徴とする差動増幅回路。 - 請求項１乃至６のいずれか１項に記載の差動増幅回路において、
さらにバッファ回路を備え、
当該バッファ回路は、
入力端子が上記第１のトランジスタの制御端子と上記第２のトランジスタの制御端子とに接続され、出力端子が上記第１のスイッチ回路と上記第２のスイッチ回路とに接続されていることを特徴とする差動増幅回路。 - 請求項１乃至６のいずれか１項に記載の差動増幅回路において、
さらにバッファ回路を備え、
当該バッファ回路は、
入力端子が上記第１のスイッチ回路と上記第２のスイッチ回路とに接続され、出力端子が上記第１のトランジスタの制御端子と上記第２のトランジスタの制御端子とに接続されていることを特徴とする差動増幅回路。 - 請求項１乃至８のいずれか１項に記載の差動増幅回路において、
上記第１のトランジスタの上記ソース端子及び上記第２のトランジスタの上記ソース端子の共通接続点と、前記第１の電源端子との間が直接接続されていることを特徴とする差動増幅回路。 - 請求項１乃至８のいずれか１項に記載の差動増幅回路において、
上記第１のトランジスタの上記ソース端子及び上記第２のトランジスタの上記ソース端子の共通接続点と、前記第１の電源端子との間に定電流源を備えることを特徴とする差動増幅回路。 - 請求項１乃至１０のいずれか１項に記載の差動増幅回路を複数個有し、当該各差動増幅回路に流れる電流量を設定して発振周波数を制御することを特徴とするリングオシレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008269699A JP5215115B2 (ja) | 2008-10-20 | 2008-10-20 | 差動増幅回路及びこれを用いたリングオシレータ回路 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010098657A JP2010098657A (ja) | 2010-04-30 |
| JP5215115B2 true JP5215115B2 (ja) | 2013-06-19 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2008269699A Expired - Fee Related JP5215115B2 (ja) | 2008-10-20 | 2008-10-20 | 差動増幅回路及びこれを用いたリングオシレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5215115B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10812056B1 (en) * | 2019-12-20 | 2020-10-20 | Qualcomm Incorporated | Method of generating precise and PVT-stable time delay or frequency using CMOS circuits |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2632839B2 (ja) * | 1986-04-01 | 1997-07-23 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路の製造方法 |
| JPS6387014A (ja) * | 1986-09-30 | 1988-04-18 | Sony Corp | ラツチドコンパレ−タ |
| JP4141433B2 (ja) * | 2004-11-29 | 2008-08-27 | 株式会社シンセシス | 差動増幅回路 |
| JP2007180796A (ja) * | 2005-12-27 | 2007-07-12 | Fujitsu Ltd | 差動増幅回路 |
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| JP2010098657A (ja) | 2010-04-30 |
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