JPH05267954A - バイモス増幅装置 - Google Patents
バイモス増幅装置Info
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- JPH05267954A JPH05267954A JP4062153A JP6215392A JPH05267954A JP H05267954 A JPH05267954 A JP H05267954A JP 4062153 A JP4062153 A JP 4062153A JP 6215392 A JP6215392 A JP 6215392A JP H05267954 A JPH05267954 A JP H05267954A
- Authority
- JP
- Japan
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- transistor
- mos transistor
- drain
- potential point
- mos
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/021—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of more than one type of element or means, e.g. BIMOS, composite devices such as IGBT
Abstract
(57)【要約】
【目的】 レベルシフトならびにバッフア段と増幅段と
を１段で構成してバイモス増幅装置の消費電力を低減す
る。 【構成】 ベースが第１、第２の各入力端子３３、３４
に接続され、コレクタが第１の電位点に接続され、エミ
ッタが第１、第２のＭＯＳトランジスタ３５、３６のソ
ースにそれぞれ接続された第１および第２のバイポーラ
トランジスタ３１、３２を有し、第１および第２のＭＯ
Ｓトランジスタのドレインはそれぞれインピーダンス手
段３７、３８を介して第２の電位点に接続され、各ＭＯ
Ｓトランジスタのゲートが他方のＭＯＳトランジスタの
ドレインに接続して構成されている。出力端子３９、４
０は少なくとも一方のＭＯＳトランジスタのドレインに
設けられている。
を１段で構成してバイモス増幅装置の消費電力を低減す
る。 【構成】 ベースが第１、第２の各入力端子３３、３４
に接続され、コレクタが第１の電位点に接続され、エミ
ッタが第１、第２のＭＯＳトランジスタ３５、３６のソ
ースにそれぞれ接続された第１および第２のバイポーラ
トランジスタ３１、３２を有し、第１および第２のＭＯ
Ｓトランジスタのドレインはそれぞれインピーダンス手
段３７、３８を介して第２の電位点に接続され、各ＭＯ
Ｓトランジスタのゲートが他方のＭＯＳトランジスタの
ドレインに接続して構成されている。出力端子３９、４
０は少なくとも一方のＭＯＳトランジスタのドレインに
設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ素子とＭＯ
Ｓ素子とを組合わせて構成されたバイモス（Ｂｉ−ＭＯ
Ｓ）増幅装置に関するものである。
Ｓ素子とを組合わせて構成されたバイモス（Ｂｉ−ＭＯ
Ｓ）増幅装置に関するものである。
【０００２】
【従来の技術】図７は、例えば電子情報通信学会論文誌
Ｃ− II 、Ｖｏ１．Ｊ７４−Ｃ− II、ＮＯ．６の第５
３２頁乃至第５４０頁の「クロスカップル形レベル変換
回路を用いた６４Ｋ×１Ｂｉ−ＣＭＯＳ ＥＣＬ ＲＡ
Ｍの設計と試作」中の第３図に示されている従来のＥＣ
Ｌ−ＣＭＯＳレベル変換回路からからなるバイモス増幅
回路の一例を示す図である。
Ｃ− II 、Ｖｏ１．Ｊ７４−Ｃ− II、ＮＯ．６の第５
３２頁乃至第５４０頁の「クロスカップル形レベル変換
回路を用いた６４Ｋ×１Ｂｉ−ＣＭＯＳ ＥＣＬ ＲＡ
Ｍの設計と試作」中の第３図に示されている従来のＥＣ
Ｌ−ＣＭＯＳレベル変換回路からからなるバイモス増幅
回路の一例を示す図である。
【０００３】図７の従来のバイモス増幅回路は、入力段
１、バッフア段２、増幅段３、および駆動段４よりな
る。これらの各段には、アース電位を基準としてＶEEの
動作電圧が印加されている。入力段１およびバッフア段
２には電流源５、６、７、８が設けられている。入力段
１はバイポーラトランジスタよりなる入力トランジスタ
９、差動接続されたトランジスタ１０、１１よりなり、
上記入力トランジスタ９のべースには信号入力端子１２
が設けられている。入力端子１２にはＬＳＩ外部のＥＣ
Ｌ（Ｅｍｉｔｔｅｎ Ｃｏｕｐｒｅｅｌ Ｌｏｇｉｃ）
ＩＣからＥＣＬレベル、例えば−０．８Ｖ〜−１．８Ｖ
の信号が供給される。
１、バッフア段２、増幅段３、および駆動段４よりな
る。これらの各段には、アース電位を基準としてＶEEの
動作電圧が印加されている。入力段１およびバッフア段
２には電流源５、６、７、８が設けられている。入力段
１はバイポーラトランジスタよりなる入力トランジスタ
９、差動接続されたトランジスタ１０、１１よりなり、
上記入力トランジスタ９のべースには信号入力端子１２
が設けられている。入力端子１２にはＬＳＩ外部のＥＣ
Ｌ（Ｅｍｉｔｔｅｎ Ｃｏｕｐｒｅｅｌ Ｌｏｇｉｃ）
ＩＣからＥＣＬレベル、例えば−０．８Ｖ〜−１．８Ｖ
の信号が供給される。
【０００４】入力端子１２に供給された信号はトランジ
スタ１０、１１よりなる差動増幅器において外部から供
給される一定バイアス電圧ＶBBと比較され、負荷抵抗１
３、１４の両端間に発生した各差動出力はバッフア段２
のバイポーラトランジスタ１５、１６のベースに供給さ
れる。トランジスタ１５、１６はその各ベースに供給さ
れた信号のレベルを１ＶBE（ベース−エミッタ間電
圧）、具体的には約０．７Ｖ ＶEE側にシフトして増幅
段３のＰＭＯＳトランジスタ１７、１８に伝送する。
スタ１０、１１よりなる差動増幅器において外部から供
給される一定バイアス電圧ＶBBと比較され、負荷抵抗１
３、１４の両端間に発生した各差動出力はバッフア段２
のバイポーラトランジスタ１５、１６のベースに供給さ
れる。トランジスタ１５、１６はその各ベースに供給さ
れた信号のレベルを１ＶBE（ベース−エミッタ間電
圧）、具体的には約０．７Ｖ ＶEE側にシフトして増幅
段３のＰＭＯＳトランジスタ１７、１８に伝送する。
【０００５】増幅段３はＰＭＯＳトランジスタ１７、１
８と、ＮＭＯＳトランジスタ１９、２０によって構成さ
れたカレントミラー回路とからなる。増幅段３で増幅さ
れた信号はシングルエンデッド形式で取出されてＢｉ−
ＣＭＯＳドライバとなっている駆動段４へ送られる。駆
動段４は、アース電位点とＶEE電位点との間に直列に接
続されたＰＭＯＳトランジスタ２１とＮＭＯＳトランジ
スタ２２とからなるＣＭＯＳ回路と、出力端子２３とＶ
EE電位点との間に直列に接続されたＮＭＯＳトランジス
タ２４、２５と、アース電位とＶEE電位点との間に直列
に接続されたバイポーラトランジスタ２６、２７とから
なっている。
８と、ＮＭＯＳトランジスタ１９、２０によって構成さ
れたカレントミラー回路とからなる。増幅段３で増幅さ
れた信号はシングルエンデッド形式で取出されてＢｉ−
ＣＭＯＳドライバとなっている駆動段４へ送られる。駆
動段４は、アース電位点とＶEE電位点との間に直列に接
続されたＰＭＯＳトランジスタ２１とＮＭＯＳトランジ
スタ２２とからなるＣＭＯＳ回路と、出力端子２３とＶ
EE電位点との間に直列に接続されたＮＭＯＳトランジス
タ２４、２５と、アース電位とＶEE電位点との間に直列
に接続されたバイポーラトランジスタ２６、２７とから
なっている。
【０００６】ＰＭＯＳトランジスタ２１、ＮＭＯＳトラ
ンジスタ２２、２４の各ゲートは相互に接続されて増幅
段３の出力に接続され、ＰＭＯＳトランジスタ２１とＮ
ＭＯＳトランジスタ２２の相互に接続されたドレインは
トランジスタ２６のベースおよびＮＭＯＳトランジスタ
２５のゲートに接続され、トランジスタ２７のベースは
ＮＭＯＳトランジスタ２４と２５の相互接続点に接続さ
れている。駆動段４の出力端子２３に発生する出力信号
はＬＳＩ内部の多数のゲートを駆動するために使用され
る。なお、バッフア段２は、増幅段３からの浮遊容量結
合による信号のはね返りを防止すると共に、増幅段３の
ＰＭＯＳトランジスタ１７、１８を充分にオンさせるた
めに前述のレベルシフトを行なうために挿入されてい
る。
ンジスタ２２、２４の各ゲートは相互に接続されて増幅
段３の出力に接続され、ＰＭＯＳトランジスタ２１とＮ
ＭＯＳトランジスタ２２の相互に接続されたドレインは
トランジスタ２６のベースおよびＮＭＯＳトランジスタ
２５のゲートに接続され、トランジスタ２７のベースは
ＮＭＯＳトランジスタ２４と２５の相互接続点に接続さ
れている。駆動段４の出力端子２３に発生する出力信号
はＬＳＩ内部の多数のゲートを駆動するために使用され
る。なお、バッフア段２は、増幅段３からの浮遊容量結
合による信号のはね返りを防止すると共に、増幅段３の
ＰＭＯＳトランジスタ１７、１８を充分にオンさせるた
めに前述のレベルシフトを行なうために挿入されてい
る。
【０００７】
【発明が解決しようとする課題】図７に示す従来のバイ
モス増幅装置のバッフア段２と増幅段３に注目すると、
これら２つの段にアース電位点とＶEE電位点との間に合
計４本もの直流電流パスが存在し、これら２段における
消費電力が大きいという問題があった。
モス増幅装置のバッフア段２と増幅段３に注目すると、
これら２つの段にアース電位点とＶEE電位点との間に合
計４本もの直流電流パスが存在し、これら２段における
消費電力が大きいという問題があった。
【０００８】本発明は、バッフア段と増幅段における消
費電力を低減すると共に、高速動作が可能な特にＥＣＬ
−ＣＭＯＳレベル変換回路として使用するのに適したバ
イモス増幅装置を提供することを目的とする。
費電力を低減すると共に、高速動作が可能な特にＥＣＬ
−ＣＭＯＳレベル変換回路として使用するのに適したバ
イモス増幅装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のバイモス増幅装
置は、基本的には相補的な入力信号が供給される第１お
よび第２の入力端子と、ベースが第１の入力端子に接続
され、コレクタが第１の電位点に接続された第１のバイ
ポーラトランジスタと、ベースが第２の入力端子に接続
され、コレクタが上記第１の電位点に接続された第２の
バイポーラトランジスタと、ソースが上記第１のバイポ
ーラトランジスタのエミッタに接続され、ドレインが第
１のインピーダンス手段を介して第２の電位点に接続さ
れた第１のＭＯＳトランジスタと、ソースが上記第２の
バイポーラトランジスタのエミッタに接続され、ドレイ
ンが第２のインピーダンス手段を介して第２の電位点に
接続された第２のＭＯＳトランジスタとを具備してい
る。また、第１のＭＯＳトランジスタのゲートは第２の
ＭＯＳトランジスタのドレインに、第２のＭＯＳトラン
ジスタのゲートは第１のＭＯＳトランジスタのドレイン
にそれぞれ接続されており、出力信号は上記第１および
第２のＭＯＳトランジスタの一方または双方のドレイン
から取出される。
置は、基本的には相補的な入力信号が供給される第１お
よび第２の入力端子と、ベースが第１の入力端子に接続
され、コレクタが第１の電位点に接続された第１のバイ
ポーラトランジスタと、ベースが第２の入力端子に接続
され、コレクタが上記第１の電位点に接続された第２の
バイポーラトランジスタと、ソースが上記第１のバイポ
ーラトランジスタのエミッタに接続され、ドレインが第
１のインピーダンス手段を介して第２の電位点に接続さ
れた第１のＭＯＳトランジスタと、ソースが上記第２の
バイポーラトランジスタのエミッタに接続され、ドレイ
ンが第２のインピーダンス手段を介して第２の電位点に
接続された第２のＭＯＳトランジスタとを具備してい
る。また、第１のＭＯＳトランジスタのゲートは第２の
ＭＯＳトランジスタのドレインに、第２のＭＯＳトラン
ジスタのゲートは第１のＭＯＳトランジスタのドレイン
にそれぞれ接続されており、出力信号は上記第１および
第２のＭＯＳトランジスタの一方または双方のドレイン
から取出される。
【００１０】
【作用】本発明のバイモス増幅装置は、入力回路を構成
するバイポーラトランジスタによってレベルシフトを行
なうと共に、該バイポーラトランジスタと直列に接続さ
れた出力回路を構成するＭＯＳトランジスタを駆動す
る。このため、１段でレベルシフトと増幅を行なうこと
ができ、消費電力の低減と高速動作が可能になる。
するバイポーラトランジスタによってレベルシフトを行
なうと共に、該バイポーラトランジスタと直列に接続さ
れた出力回路を構成するＭＯＳトランジスタを駆動す
る。このため、１段でレベルシフトと増幅を行なうこと
ができ、消費電力の低減と高速動作が可能になる。
【００１１】
【実施例】図１は本発明のバイモス増幅装置の第１の実
施例を示す。同図で、入力回路を構成する例えばＰＮＰ
形の第１のバイポーラトランジスタ３１のベースは第１
の入力端子３３に接続され、コレクタは例えば接地電位
点からなる第１の電位点に接続され、エミッタは出力回
路を構成する第１の例えばＰ形ＭＯＳトランジスタ３５
のソースに接続されている。ＭＯＳトランジスタ３５の
ドレインはインピーダンス手段として作用する第１の例
えばＮ形ＭＯＳトランジスタ３７のドレインに接続され
ている。Ｎ形ＭＯＳトランジスタ３７のソースはＶEEの
第２の電位点に接続されている。
施例を示す。同図で、入力回路を構成する例えばＰＮＰ
形の第１のバイポーラトランジスタ３１のベースは第１
の入力端子３３に接続され、コレクタは例えば接地電位
点からなる第１の電位点に接続され、エミッタは出力回
路を構成する第１の例えばＰ形ＭＯＳトランジスタ３５
のソースに接続されている。ＭＯＳトランジスタ３５の
ドレインはインピーダンス手段として作用する第１の例
えばＮ形ＭＯＳトランジスタ３７のドレインに接続され
ている。Ｎ形ＭＯＳトランジスタ３７のソースはＶEEの
第２の電位点に接続されている。
【００１２】ＮＰＮ形の第２のバイポーラトランジスタ
３２、第２のＰ形ＭＯＳトランジスタ３６、第２のＮ形
ＭＯＳトランジスタ３８も同様に接地電位点からなる第
１の電位点とＶEEの第２の電位点との間に直列に接続さ
れている。そして、バイポーラトランジスタ３２のベー
スは、第１の入力端子３３に供給される入力信号と相補
関係にある入力信号が供給される第２の入力端子３４に
接続されている。
３２、第２のＰ形ＭＯＳトランジスタ３６、第２のＮ形
ＭＯＳトランジスタ３８も同様に接地電位点からなる第
１の電位点とＶEEの第２の電位点との間に直列に接続さ
れている。そして、バイポーラトランジスタ３２のベー
スは、第１の入力端子３３に供給される入力信号と相補
関係にある入力信号が供給される第２の入力端子３４に
接続されている。
【００１３】第１のＰ形ＭＯＳトランジスタ３５のゲー
トは第２のＰ形ＭＯＳトランジスタ３６のドレインに接
続され、第２のＰ形ＭＯＳトランジスタ３６のゲートは
第１のＰ形ＭＯＳトランジスタ３５のドレインに接続さ
れている。また、第１のＮ形ＭＯＳトランジスタ３７の
ゲートは第２のバイポーラトランジスタ３２のエミッタ
に接続され、第２のＮ形ＭＯＳトランジスタ３８のゲー
トは第１のバイポーラトランジスタ３１のエミッタに接
続されている。第１のＰ形ＭＯＳトランジスタ３５と第
１のＮ形ＭＯＳトランジスタ３７の相互に接続されたド
レインには第１の出力端子３９が設けられており、第２
のＰ形ＭＯＳトランジスタ３６と第２のＮ形ＭＯＳトラ
ンジスタの相互に接続されたドレインには第２の出力端
子４０が設けられている。
トは第２のＰ形ＭＯＳトランジスタ３６のドレインに接
続され、第２のＰ形ＭＯＳトランジスタ３６のゲートは
第１のＰ形ＭＯＳトランジスタ３５のドレインに接続さ
れている。また、第１のＮ形ＭＯＳトランジスタ３７の
ゲートは第２のバイポーラトランジスタ３２のエミッタ
に接続され、第２のＮ形ＭＯＳトランジスタ３８のゲー
トは第１のバイポーラトランジスタ３１のエミッタに接
続されている。第１のＰ形ＭＯＳトランジスタ３５と第
１のＮ形ＭＯＳトランジスタ３７の相互に接続されたド
レインには第１の出力端子３９が設けられており、第２
のＰ形ＭＯＳトランジスタ３６と第２のＮ形ＭＯＳトラ
ンジスタの相互に接続されたドレインには第２の出力端
子４０が設けられている。
【００１４】図１のバイモス増幅装置において、入力端
子３３、３４には相補関係にある約１Ｖの振幅の入力信
号ＩＮ、ＩＮ（バー）がそれぞれ供給されるものとす
る。バイポーラトランジスタはオンになると、ベース・
エミッタ間電圧ＶBEが約０．７Ｖになるという性質があ
るから、出力回路を構成するＰ形ＭＯＳトランジスタ３
５、３６の各ソースには０．７ＶだけＶEE側にレベルシ
フトされた振幅が約１Ｖの信号が加えられることにな
る。
子３３、３４には相補関係にある約１Ｖの振幅の入力信
号ＩＮ、ＩＮ（バー）がそれぞれ供給されるものとす
る。バイポーラトランジスタはオンになると、ベース・
エミッタ間電圧ＶBEが約０．７Ｖになるという性質があ
るから、出力回路を構成するＰ形ＭＯＳトランジスタ３
５、３６の各ソースには０．７ＶだけＶEE側にレベルシ
フトされた振幅が約１Ｖの信号が加えられることにな
る。
【００１５】一例として入力端子３３に供給される入力
信号ＩＮがＨとすると、入力端子３４に供給される入力
信号ＩＮ（バー）はＬになり、このとき第１のＰ形ＭＯ
Ｓトランジスタ３５はオン、第２のＰ形ＭＯＳトランジ
スタ３６はオフ、第１のＮ形ＭＯＳトランジスタ３７は
オフ、第２のＮ形ＭＯＳトランジスタ３８はオンにな
る。これによって、第１の出力端子３９にはＨの出力信
号が発生し、第２の出力端子４０には第１の出力端子３
９の出力信号と相補関係にあるＬの出力信号が発生す
る。第１の入力端子３３に供給される入力信号がＬ、第
２の入力端子３４に供給される入力信号がＨのときは、
上記と相補的な動作により第１の出力端子３９にＬ、第
２の出力端子４０にＨの出力信号が発生する。この場
合、各出力端子に発生する出力信号の振幅は、ほゞＶEE
−ＶBE−αになる。こゝで、αはＰ形ＭＯＳトランジス
タのオン抵抗によって決まる電圧で、約０．５〜１．０
Ｖである。
信号ＩＮがＨとすると、入力端子３４に供給される入力
信号ＩＮ（バー）はＬになり、このとき第１のＰ形ＭＯ
Ｓトランジスタ３５はオン、第２のＰ形ＭＯＳトランジ
スタ３６はオフ、第１のＮ形ＭＯＳトランジスタ３７は
オフ、第２のＮ形ＭＯＳトランジスタ３８はオンにな
る。これによって、第１の出力端子３９にはＨの出力信
号が発生し、第２の出力端子４０には第１の出力端子３
９の出力信号と相補関係にあるＬの出力信号が発生す
る。第１の入力端子３３に供給される入力信号がＬ、第
２の入力端子３４に供給される入力信号がＨのときは、
上記と相補的な動作により第１の出力端子３９にＬ、第
２の出力端子４０にＨの出力信号が発生する。この場
合、各出力端子に発生する出力信号の振幅は、ほゞＶEE
−ＶBE−αになる。こゝで、αはＰ形ＭＯＳトランジス
タのオン抵抗によって決まる電圧で、約０．５〜１．０
Ｖである。
【００１６】上記のように、図１のバイモス増幅装置
は、２本の直流電流パスでレベルシフトならびにバッフ
アとしての動作と増幅器としての動作を行なうことがで
きるから、電流値が小さく低消費電力化が計られ、また
段数が少なくなった分だけ動作が高速化する。
は、２本の直流電流パスでレベルシフトならびにバッフ
アとしての動作と増幅器としての動作を行なうことがで
きるから、電流値が小さく低消費電力化が計られ、また
段数が少なくなった分だけ動作が高速化する。
【００１７】図２は本発明のバイモス増幅装置の第２の
実施例で、Ｐ形ＭＯＳトランジスタ３５、３６の各ドレ
インをＶEEの第２の電位点に接続するインピーダンス手
段として抵抗４１、４２を使用したもので、その動作は
図１の第１の実施例と実質的に同様である。
実施例で、Ｐ形ＭＯＳトランジスタ３５、３６の各ドレ
インをＶEEの第２の電位点に接続するインピーダンス手
段として抵抗４１、４２を使用したもので、その動作は
図１の第１の実施例と実質的に同様である。
【００１８】図３は本発明のバイモス増幅装置の第３の
実施例を示す。図３の実施例では、図１に示す第１の実
施例における第１のＰＭＯＳトランジスタと第１のＮＭ
ＯＳトランジスタの相互に接続されたドレイン、第２の
ＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタの
相互に接続されたドレインをそれぞれ高速化のためのＮ
形ＭＯＳトランジスタ４５、４６を介してカレントミラ
ー回路を構成するＰ形ＭＯＳトランジスタ４７、４８に
接続したものである。Ｎ形ＭＯＳトランジスタ４５、４
６の各ゲートにはバイアス源（図示せず）から一定のバ
イアス電圧が与えられている。
実施例を示す。図３の実施例では、図１に示す第１の実
施例における第１のＰＭＯＳトランジスタと第１のＮＭ
ＯＳトランジスタの相互に接続されたドレイン、第２の
ＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタの
相互に接続されたドレインをそれぞれ高速化のためのＮ
形ＭＯＳトランジスタ４５、４６を介してカレントミラ
ー回路を構成するＰ形ＭＯＳトランジスタ４７、４８に
接続したものである。Ｎ形ＭＯＳトランジスタ４５、４
６の各ゲートにはバイアス源（図示せず）から一定のバ
イアス電圧が与えられている。
【００１９】図３のバイモス増幅装置において、ＭＯＳ
トランジスタ３８、３７を流れる電流をＩc1、Ｉc2、Ｍ
ＯＳトランジスタ３５、３６を流れる電流をそれぞれＩ
21、Ｉ11、ＭＯＳトランジスタ４５、４６を流れる電流
をＩ10、Ｉ20とすると、これらの各電流間に次の式が成
立つ。 Ｉc1＝Ｉ10＋Ｉ11 ・・・・・・(1) Ｉc2＝Ｉ20＋Ｉ21 ・・・・・・(2) 入力端子３３に供給される入力信号ＩＮ＝Ｈ、入力端子
３４に供給される入力信号ＩＮ（バー）＝Ｌとすると、
Ｉ21＞Ｉc2、Ｉ11＝０＜Ｉc1となり、これと(1) 、(2)
式から Ｉ10＝Ｉc1−Ｉ11＝Ｉc1 ・・・・・(3) Ｉ20＝Ｉc2−Ｉ21＜０ ・・・・・(4) となる。あるいは、ＮＭＯＳトランジスタ４６がオフに
なる。(3) 、(4) 式からＩ10＞Ｉ20となる。
トランジスタ３８、３７を流れる電流をＩc1、Ｉc2、Ｍ
ＯＳトランジスタ３５、３６を流れる電流をそれぞれＩ
21、Ｉ11、ＭＯＳトランジスタ４５、４６を流れる電流
をＩ10、Ｉ20とすると、これらの各電流間に次の式が成
立つ。 Ｉc1＝Ｉ10＋Ｉ11 ・・・・・・(1) Ｉc2＝Ｉ20＋Ｉ21 ・・・・・・(2) 入力端子３３に供給される入力信号ＩＮ＝Ｈ、入力端子
３４に供給される入力信号ＩＮ（バー）＝Ｌとすると、
Ｉ21＞Ｉc2、Ｉ11＝０＜Ｉc1となり、これと(1) 、(2)
式から Ｉ10＝Ｉc1−Ｉ11＝Ｉc1 ・・・・・(3) Ｉ20＝Ｉc2−Ｉ21＜０ ・・・・・(4) となる。あるいは、ＮＭＯＳトランジスタ４６がオフに
なる。(3) 、(4) 式からＩ10＞Ｉ20となる。
【００２０】Ｐ形ＭＯＳトランジスタ４７、４８はカレ
ントミラー回路を構成しているから、このときＭＯＳト
ランジスタ４８を流れる電流Ｉ48はＩ10となり、出力端
子４９に接続された負荷にＩc1に等しいＩ10が流れ込
む。これによって負荷容量をチャージアップして出力電
圧はＨになる。ＩＮ＝Ｌ、ＩＮ（バー）＝Ｈのときは、
Ｉ11＞Ｉc1、Ｉ21＝０＜Ｉc2となり、 Ｉ10＝Ｉc1−Ｉ11＜０ ・・・・・(5) Ｉ20＝Ｉc2−Ｉ21＝Ｉc2 ・・・・・(6) となる。ＮＭＯＳトランジスタ３７がオンになるとこと
により、ＮＭＯＳトランジスタ４６もオンになり、Ｉc2
に等しいＩ20が負荷から出力端子４９、ＮＭＯＳトラン
ジスタ４６、３７を経て流れる。これにより、負荷容量
はディスチャージして出力電圧はＬになる。かくして出
力端子４９には図１、図２の実施例と同様にレベルシフ
トされ且つ増幅された出力信号が発生する。
ントミラー回路を構成しているから、このときＭＯＳト
ランジスタ４８を流れる電流Ｉ48はＩ10となり、出力端
子４９に接続された負荷にＩc1に等しいＩ10が流れ込
む。これによって負荷容量をチャージアップして出力電
圧はＨになる。ＩＮ＝Ｌ、ＩＮ（バー）＝Ｈのときは、
Ｉ11＞Ｉc1、Ｉ21＝０＜Ｉc2となり、 Ｉ10＝Ｉc1−Ｉ11＜０ ・・・・・(5) Ｉ20＝Ｉc2−Ｉ21＝Ｉc2 ・・・・・(6) となる。ＮＭＯＳトランジスタ３７がオンになるとこと
により、ＮＭＯＳトランジスタ４６もオンになり、Ｉc2
に等しいＩ20が負荷から出力端子４９、ＮＭＯＳトラン
ジスタ４６、３７を経て流れる。これにより、負荷容量
はディスチャージして出力電圧はＬになる。かくして出
力端子４９には図１、図２の実施例と同様にレベルシフ
トされ且つ増幅された出力信号が発生する。
【００２１】上述の本発明のバイモス増幅装置の第３の
実施例におけるＭＯＳトランジスタ３５、３６の各ドレ
イン間に利得調整用抵抗を挿入してもよい。
実施例におけるＭＯＳトランジスタ３５、３６の各ドレ
イン間に利得調整用抵抗を挿入してもよい。
【００２２】図４は図１に示した本発明のバイモス増幅
装置の第１の実施例を使って構成されたＥＣＬ−ＣＭＯ
Ｓレベル変換回路を示す。同図で、１は図７に示す従来
のレベル変換回路における入力段と同様な入力段、４は
同じく図７に示す従来の装置における駆動段と同様な駆
動段である。５２は図１に示す本発明のバイモス増幅装
置で、この例では図１における出力信号ＯＵＴ（バー）
が発生する第２の出力端子４０が駆動段４に接続されて
いる。バイモス増幅装置５２が図８の従来のレベル変換
回路におけるバッフア段２と増幅段３の両方の機能をも
っていることは前述の通りである。図４のＥＣＬ−ＣＭ
ＯＳレベル変換回路は、バッフア段および増幅段として
消費電力の小さい本発明のバイモス増幅装置を使用して
いるので、図７の従来のレベル変換回路に比して消費電
力は小さくなる。
装置の第１の実施例を使って構成されたＥＣＬ−ＣＭＯ
Ｓレベル変換回路を示す。同図で、１は図７に示す従来
のレベル変換回路における入力段と同様な入力段、４は
同じく図７に示す従来の装置における駆動段と同様な駆
動段である。５２は図１に示す本発明のバイモス増幅装
置で、この例では図１における出力信号ＯＵＴ（バー）
が発生する第２の出力端子４０が駆動段４に接続されて
いる。バイモス増幅装置５２が図８の従来のレベル変換
回路におけるバッフア段２と増幅段３の両方の機能をも
っていることは前述の通りである。図４のＥＣＬ−ＣＭ
ＯＳレベル変換回路は、バッフア段および増幅段として
消費電力の小さい本発明のバイモス増幅装置を使用して
いるので、図７の従来のレベル変換回路に比して消費電
力は小さくなる。
【００２３】図５は本発明のバイモス増幅装置の第４の
実施例で、図２の実施例におけるバイポーラトランジス
タ３１、３２の各エミッタとＰ形ＭＯＳトランジスタ３
５、３６の各ソースとの間にそれぞれレベルシフト量制
御用抵抗５５、５６を挿入し、抵抗４１、４２を電流源
５７に共通に接続したものである。このバイモス増幅装
置においては、電流源５７の電流Ｉと抵抗４１、４２の
各値を調整することにより増幅率を制御することがで
き、電流Ｉと抵抗５５、５６の各値を調整することによ
り、レベルシフト量を制御することができる。この実施
例においても、消費電力を低減することができる。
実施例で、図２の実施例におけるバイポーラトランジス
タ３１、３２の各エミッタとＰ形ＭＯＳトランジスタ３
５、３６の各ソースとの間にそれぞれレベルシフト量制
御用抵抗５５、５６を挿入し、抵抗４１、４２を電流源
５７に共通に接続したものである。このバイモス増幅装
置においては、電流源５７の電流Ｉと抵抗４１、４２の
各値を調整することにより増幅率を制御することがで
き、電流Ｉと抵抗５５、５６の各値を調整することによ
り、レベルシフト量を制御することができる。この実施
例においても、消費電力を低減することができる。
【００２４】図６は入力信号ＳINの変化に対する図７に
示す従来のレベル変換回路におけるバッフア段２と増幅
段３の総合の出力電圧Ｖ0 、全電流ＩP の変化、同じく
上記入力信号ＳINの変化に対する図１に示す第１の実施
例における出力電圧Ｖ1 、電流Ｉ1 の変化、図２に示す
第２の実施例の出力電圧Ｖ2 、電流Ｉ2 の変化の様子を
示す図である。この図６から明らかなように、入力信号
ＳINがＬのときの従来のレベル変換回路におけるバッフ
ア段２と増幅段３の総合の電流ＩP は約１．２ｍＡであ
るのに対し、図１の第１の実施例の電流Ｉ1 は約０．６
ｍＡ、図２の第２の実施例の電流Ｉ2 は約０．８ｍＡ
で、本発明の装置によれば電流は従来の１／２〜２／３
に減少し、消費電力が低減されることが実験的に確めら
れた。図３、図５の各実施例に関するデータは示されて
いないが、これらの各実施例についてもそれぞれ図１、
図２の実施例とほゞ同程度の電流値、消費電力値を示す
ことが確められた。
示す従来のレベル変換回路におけるバッフア段２と増幅
段３の総合の出力電圧Ｖ0 、全電流ＩP の変化、同じく
上記入力信号ＳINの変化に対する図１に示す第１の実施
例における出力電圧Ｖ1 、電流Ｉ1 の変化、図２に示す
第２の実施例の出力電圧Ｖ2 、電流Ｉ2 の変化の様子を
示す図である。この図６から明らかなように、入力信号
ＳINがＬのときの従来のレベル変換回路におけるバッフ
ア段２と増幅段３の総合の電流ＩP は約１．２ｍＡであ
るのに対し、図１の第１の実施例の電流Ｉ1 は約０．６
ｍＡ、図２の第２の実施例の電流Ｉ2 は約０．８ｍＡ
で、本発明の装置によれば電流は従来の１／２〜２／３
に減少し、消費電力が低減されることが実験的に確めら
れた。図３、図５の各実施例に関するデータは示されて
いないが、これらの各実施例についてもそれぞれ図１、
図２の実施例とほゞ同程度の電流値、消費電力値を示す
ことが確められた。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
のバイモス増幅装置は、レベルシフトならびにバッフア
段と増幅段とを１段で構成したことにより直流電流パス
を減らしたので電流が小さくなり、消費電力を低減する
ことができるという効果が得られる。また、段数を少な
くしたことにより高速動作が可能になるという効果も得
られる。
のバイモス増幅装置は、レベルシフトならびにバッフア
段と増幅段とを１段で構成したことにより直流電流パス
を減らしたので電流が小さくなり、消費電力を低減する
ことができるという効果が得られる。また、段数を少な
くしたことにより高速動作が可能になるという効果も得
られる。
【図１】本発明のバイモス増幅装置の第１の実施例の回
路図である。
路図である。
【図２】本発明のバイモス増幅装置の第２の実施例の回
路図である。
路図である。
【図３】本発明のバイモス増幅装置の第３の実施例の回
路図である。
路図である。
【図４】本発明の第１の実施例のバイモス増幅装置を用
いて構成されたＥＣＬ−ＣＭＯＳレベル変換回路の回路
図である。
いて構成されたＥＣＬ−ＣＭＯＳレベル変換回路の回路
図である。
【図５】本発明のバイモス増幅装置の第４の実施例の回
路図である。
路図である。
【図６】図７に示す従来のレベル変換回路中のバッフア
段および増幅段の総合の出力電圧、電流と、本発明の第
１および第２の実施例の出力電圧、電流とを比較して示
した図である。
段および増幅段の総合の出力電圧、電流と、本発明の第
１および第２の実施例の出力電圧、電流とを比較して示
した図である。
【図７】従来のレベル変換回路の回路図である。
３１ 第１のバイポーラトランジスタ ３２ 第２のバイポーラトランジスタ ３３ 第１の入力端子 ３４ 第２の入力端子 ３５ 第１のＰ形ＭＯＳトランジスタ ３６ 第２のＰ形ＭＯＳトランジスタ ３７ 第１のＮ形ＭＯＳトランジスタ ３８ 第２のＮ形ＭＯＳトランジスタ ３９ 第１の出力端子 ４０ 第２の出力端子 ４１ 抵抗 ４２ 抵抗 ４５ Ｎ形ＭＯＳトランジスタ ４６ Ｎ形ＭＯＳトランジスタ ４７ Ｐ形ＭＯＳトランジスタ ４８ Ｐ形ＭＯＳトランジスタ ４９ 出力端子 ５５ レベルシフト量制御用抵抗 ５６ レベルシフト量制御用抵抗 ５７ 電流源
Claims (6)
- 【請求項１】 第１および第２の入力端子と、ベースが
上記第１の入力端子に接続され、コレクタが第１の電位
点に接続された第１のバイポーラトランジスタと、ベー
スが上記第２の入力端子に接続され、コレクタが上記第
１の電位点に接続された第２のバイポーラトランジスタ
と、ソースが上記第１のバイポーラトランジスタのエミ
ッタに接続され、ドレインが第１のインピーダンス手段
を介して第２の電位点に接続された第１のＭＯＳトラン
ジスタと、ソースが上記第２のバイポーラトランジスタ
のエミッタに接続され、ドレインが第２のインピーダン
ス手段を介して上記第２の電位点に接続された第２のＭ
ＯＳトランジスタとからなり、上記各ＭＯＳトランジス
タのゲートは他方のＭＯＳトランジスタのドレインに接
続されており、上記第１および第２のＭＯＳトランジス
タのうちの少なくとも一方のドレインに出力端子が設け
られている、バイモス増幅装置。 - 【請求項２】 第１のインピーダンス手段、第２のイン
ピーダンス手段は共に別のＭＯＳトランジスタからな
り、第１のインピーダンス手段を構成するＭＯＳトラン
ジスタのゲートは第２のバイポーラトランジスタのエミ
ッタに接続され、第２のインピーダンス手段を構成する
ＭＯＳトランジスタのゲートは第１のバイポーラトラン
ジスタのエミッタに接続されていることを特徴とする請
求項１のバイモス増幅装置。 - 【請求項３】 第１および第２のインピーダンス手段は
抵抗であることを特徴とする請求項１のバイモス増幅装
置。 - 【請求項４】 第１および第２のＭＯＳトランジスタの
ドレインと第１の電位点との間にカレントミラー回路が
接続されていることを特徴とする請求項１のバイモス増
幅装置。 - 【請求項５】 第１および第２のＭＯＳトランジスタの
ドレインと第１の電位点との間にカレントミラー回路が
接続されており、さらに第１のＭＯＳトランジスタのド
レインと第２のＭＯＳトランジスタのドレインとの間に
利得調整用抵抗が接続されていることを特徴とする請求
項１のバイモス増幅装置。 - 【請求項６】 第１および第２の入力端子と、ベースが
上記第１の入力端子に接続され、コレクタが第１の電位
点に接続された第１のバイポーラトランジスタと、ベー
スが上記第２の入力端子に接続され、コレクタが第１の
電位点に接続された第２のバイポーラトランジスタと、
ソースが第１のレベルシフト量調整用抵抗を介して上記
第１のバイポーラトランジスタのエミッタに接続され、
ドレインが第１の利得調整用抵抗の一端に接続された第
１のＭＯＳトランジスタと、ソースが第２のレベルシフ
ト量調整用抵抗を介して上記第２のバイポーラトランジ
スタのエミッタに接続され、ドレインが第２の利得調整
用抵抗の一端に接続された第２のＭＯＳトランジスタ
と、上記第１および第２の利得調整用抵抗の各他端と第
２の電位点との間に接続された共通の電流源とからな
り、上記各ＭＯＳトランジスタのゲートは他方のＭＯＳ
トランジスタのドレインに接続されており、上記第１お
よび第２のＭＯＳトランジスタのうちの少なくとも一方
のドレインに出力端子が設けられているバイモス増幅装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062153A JP2765346B2 (ja) | 1992-03-18 | 1992-03-18 | バイモス増幅装置 |
| US08/029,686 US5371421A (en) | 1992-03-18 | 1993-03-11 | Low power BiMOS amplifier and ECL-CMOS level converter |
| DE4308518A DE4308518C2 (de) | 1992-03-18 | 1993-03-17 | BiMOS-Verstärker |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062153A JP2765346B2 (ja) | 1992-03-18 | 1992-03-18 | バイモス増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267954A true JPH05267954A (ja) | 1993-10-15 |
| JP2765346B2 JP2765346B2 (ja) | 1998-06-11 |
Family
ID=13191881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062153A Expired - Fee Related JP2765346B2 (ja) | 1992-03-18 | 1992-03-18 | バイモス増幅装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5371421A (ja) |
| JP (1) | JP2765346B2 (ja) |
| DE (1) | DE4308518C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010541408A (ja) * | 2007-09-27 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 無線周波数信号をダウンコンバートするための装置および方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5896043A (en) * | 1989-02-10 | 1999-04-20 | Fuji Electric Co., Ltd. | Level shift circuit |
| DE4307856C2 (de) * | 1993-03-12 | 1995-10-19 | Telefunken Microelectron | Schaltungsanordnung |
| DE69425368T2 (de) * | 1994-04-15 | 2000-12-07 | St Microelectronics Srl | Schaltung zur Verschiebung des Signalpegels von hohem auf ein niedriges Potential |
| FR2741742B1 (fr) * | 1995-11-27 | 1998-02-13 | Sgs Thomson Microelectronics | Circuit de commande de diodes electroluminescentes |
| US6377084B2 (en) * | 1999-02-22 | 2002-04-23 | Micron Technology, Inc. | Pseudo-differential amplifiers |
| US6288575B1 (en) | 1999-08-24 | 2001-09-11 | Micron Technology, Inc. | Pseudo-differential current sense amplifier with hysteresis |
| US6445210B2 (en) * | 2000-02-10 | 2002-09-03 | Matsushita Electric Industrial Co., Ltd. | Level shifter |
| DE10230168B9 (de) * | 2002-07-04 | 2004-09-16 | Infineon Technologies Ag | Pegelumsetz-Einrichtung |
| DE102004052093B4 (de) * | 2004-10-26 | 2010-08-12 | Micronas Gmbh | Schaltungsanordung mit Schutz gegen elektrostatische Zerstörung |
| DE102008056130A1 (de) * | 2008-11-06 | 2010-05-12 | Micronas Gmbh | Pegelschieber mit Kaskodenschaltung und dynamischer Toransteuerung |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2587567B1 (fr) * | 1985-09-17 | 1987-11-20 | Thomson Csf | Circuit de conversion d'une entree differentielle en niveaux logiques cmos |
| GB2209104A (en) * | 1987-08-26 | 1989-04-26 | Philips Nv | An amplifier load circuit and an amplifier including the load circuit |
| US4845381A (en) * | 1987-10-01 | 1989-07-04 | Vlsi Technology, Inc. | Voltage level shifting circuit |
| US4978870A (en) * | 1989-07-19 | 1990-12-18 | Industrial Technology Research Institute | CMOS digital level shifter circuit |
| JPH0355914A (ja) * | 1989-07-25 | 1991-03-11 | Fujitsu Ltd | 半導体装置 |
| US5134319A (en) * | 1990-01-10 | 1992-07-28 | Fujitsu Limited | Bicmos differential amplifier having improved switching speed |
| DE4010145C1 (ja) * | 1990-03-29 | 1991-01-03 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
| US5075580A (en) * | 1990-09-06 | 1991-12-24 | Nvision, Inc. | Circuit for converting an ECL signal into a CMOS signal |
-
1992
- 1992-03-18 JP JP4062153A patent/JP2765346B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-11 US US08/029,686 patent/US5371421A/en not_active Expired - Fee Related
- 1993-03-17 DE DE4308518A patent/DE4308518C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010541408A (ja) * | 2007-09-27 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 無線周波数信号をダウンコンバートするための装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4308518A1 (de) | 1993-09-30 |
| JP2765346B2 (ja) | 1998-06-11 |
| US5371421A (en) | 1994-12-06 |
| DE4308518C2 (de) | 1994-08-25 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |