JP2000196416A - デジタル電圧制御発振回路及びｐｌｌ回路 - Google Patents
デジタル電圧制御発振回路及びｐｌｌ回路Info
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- JP2000196416A JP2000196416A JP10367058A JP36705898A JP2000196416A JP 2000196416 A JP2000196416 A JP 2000196416A JP 10367058 A JP10367058 A JP 10367058A JP 36705898 A JP36705898 A JP 36705898A JP 2000196416 A JP2000196416 A JP 2000196416A
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Abstract
(57)【要約】
【目的】 変化する出力クロックの電圧波形が滑らかで
回路規模が小さなデジタル電圧制御発振回路、及び、こ
れを備えたＰＬＬ回路を提供する。 【構成】 デジタル電圧制御発振回路は、リングオシレ
ータ回路１とデコーダ回路３とで構成され、ＰＬＬ回路
は、デジタル電圧制御発振回路と位相比較器２とで構成
される。位相比較器２は、外部からの基準周波数と出力
周波数とを比較し位相差情報をデコーダ回路３に送る。
デコーダ回路３は、位相差情報に従ってリングオシレー
タ回路１に切替え信号を送る。リングオシレータ回路１
は、ＣＭＯＳインバータ回路Ｉ１〜Ｉｎ、第１の可変抵
抗部、及び、第２の可変抵抗部で構成され、この可変抵
抗部が切り替わることでリングオシレータの出力周波数
は、滑らかに変化する。
回路規模が小さなデジタル電圧制御発振回路、及び、こ
れを備えたＰＬＬ回路を提供する。 【構成】 デジタル電圧制御発振回路は、リングオシレ
ータ回路１とデコーダ回路３とで構成され、ＰＬＬ回路
は、デジタル電圧制御発振回路と位相比較器２とで構成
される。位相比較器２は、外部からの基準周波数と出力
周波数とを比較し位相差情報をデコーダ回路３に送る。
デコーダ回路３は、位相差情報に従ってリングオシレー
タ回路１に切替え信号を送る。リングオシレータ回路１
は、ＣＭＯＳインバータ回路Ｉ１〜Ｉｎ、第１の可変抵
抗部、及び、第２の可変抵抗部で構成され、この可変抵
抗部が切り替わることでリングオシレータの出力周波数
は、滑らかに変化する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop）を構成する回路の一部として用いられる電
圧制御発振回路及びこれを備えるＰＬＬに関するもので
ある。
cked Loop）を構成する回路の一部として用いられる電
圧制御発振回路及びこれを備えるＰＬＬに関するもので
ある。
【０００２】
【従来の技術】ＰＬＬは、外部から入力される基準周波
数を分周して、内部クロックを発生する回路であり、基
準周波数と内部で発振する出力周波数とを比較し、その
間の位相差がゼロになるようにフィードバック制御す
る。電圧制御発振回路は、ＰＬＬ回路内で利用され、基
準周波数と出力周波数との位相差情報に基づいて出力周
波数を制御する。ここでは、位相差情報が、デジタル信
号として扱われる電圧制御発振回路を、デジタル電圧制
御発振回路と呼ぶ。
数を分周して、内部クロックを発生する回路であり、基
準周波数と内部で発振する出力周波数とを比較し、その
間の位相差がゼロになるようにフィードバック制御す
る。電圧制御発振回路は、ＰＬＬ回路内で利用され、基
準周波数と出力周波数との位相差情報に基づいて出力周
波数を制御する。ここでは、位相差情報が、デジタル信
号として扱われる電圧制御発振回路を、デジタル電圧制
御発振回路と呼ぶ。
【０００３】リングオシレータを利用したデジタル電圧
制御発振回路について、図４を参照して説明する。図４
は、インバータ回路で構成された基本的なデジタル電圧
制御発振回路である。リングオシレータ回路１Ａは、カ
スケード接続された複数のインバータ回路２１と、イン
バータ回路２１の何れか１つの出力を選択するマルチプ
レクサ２２とで構成され、マルチプレクサ２２の出力を
インバータ回路２１の入力側に帰還することで発振す
る。位相比較器２は、基準周波数と出力周波数の位相を
比較し、その比較結果を位相差情報として、マルチプレ
クサ２２に送る。マルチプレクサ２２は、位相差情報か
らスイッチＳ１〜Ｓｎの中から何れか１つをオンするよ
うに切り替え、直列に接続するインバータ回路２１の数
を変更して、リングオシレータ回路１Ａの合計遅延時間
を調節することで、出力周波数を制御する。
制御発振回路について、図４を参照して説明する。図４
は、インバータ回路で構成された基本的なデジタル電圧
制御発振回路である。リングオシレータ回路１Ａは、カ
スケード接続された複数のインバータ回路２１と、イン
バータ回路２１の何れか１つの出力を選択するマルチプ
レクサ２２とで構成され、マルチプレクサ２２の出力を
インバータ回路２１の入力側に帰還することで発振す
る。位相比較器２は、基準周波数と出力周波数の位相を
比較し、その比較結果を位相差情報として、マルチプレ
クサ２２に送る。マルチプレクサ２２は、位相差情報か
らスイッチＳ１〜Ｓｎの中から何れか１つをオンするよ
うに切り替え、直列に接続するインバータ回路２１の数
を変更して、リングオシレータ回路１Ａの合計遅延時間
を調節することで、出力周波数を制御する。
【０００４】
【発明が解決しようとする課題】図５は、リングオシレ
ータ回路１ＡがノードＣ２を選択して運転中に、位相比
較器２の検出出力に基づいてノードＣ２よりも後段のイ
ンバータの出力ノードであるノードＣ３に、その選択を
切り替える際の様子を示す各部の信号波形である。マル
チプレクサ２２のＳ２がオン、Ｓ３がオフの状態から、
Ｓ２がオフ、Ｓ３がオンとなるように切り替えられる。
ここで、この切替えが、図示のようにノードＣ２の電圧
波形の立下り直後であって且つノードＣ３の電圧波形の
立下り以前に行われると、ノードＣ２とノードＣ３との
電圧レベルが異なるため、出力クロックの電圧波形が不
連続となる。
ータ回路１ＡがノードＣ２を選択して運転中に、位相比
較器２の検出出力に基づいてノードＣ２よりも後段のイ
ンバータの出力ノードであるノードＣ３に、その選択を
切り替える際の様子を示す各部の信号波形である。マル
チプレクサ２２のＳ２がオン、Ｓ３がオフの状態から、
Ｓ２がオフ、Ｓ３がオンとなるように切り替えられる。
ここで、この切替えが、図示のようにノードＣ２の電圧
波形の立下り直後であって且つノードＣ３の電圧波形の
立下り以前に行われると、ノードＣ２とノードＣ３との
電圧レベルが異なるため、出力クロックの電圧波形が不
連続となる。
【０００５】出力クロックの電圧波形に上記のような不
連続を発生させないためには、切り替えられる双方の電
圧レベル（Ｈ又はＬ）が等しい時にのみインバータ回路
２１を切り替えるための制御回路が別に必要となる。こ
の制御回路は、リングオシレータを利用するＰＬＬ回路
の回路規模を増大させる。
連続を発生させないためには、切り替えられる双方の電
圧レベル（Ｈ又はＬ）が等しい時にのみインバータ回路
２１を切り替えるための制御回路が別に必要となる。こ
の制御回路は、リングオシレータを利用するＰＬＬ回路
の回路規模を増大させる。
【０００６】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、変化
する出力クロックの電圧波形が滑らかで回路規模が小さ
なデジタル電圧制御発振回路、及び、これを備えたＰＬ
Ｌ回路を提供することを目的とする。
する問題点を解決するためになされたものであり、変化
する出力クロックの電圧波形が滑らかで回路規模が小さ
なデジタル電圧制御発振回路、及び、これを備えたＰＬ
Ｌ回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデジタル電圧制御発振回路は、基準周波数
が入力される初段のゲートを含む複数のＣＭＯＳゲート
がカスケード接続され、該複数のＣＭＯＳゲートの内の
最終段のゲートの出力が初段のゲートの入力に接続され
るリングオシレータを有するデジタル電圧制御発振回路
において、前記各ＣＭＯＳゲートの出力の信号変化時間
を個別に制御可能にしたことを特徴とする。
め、本発明のデジタル電圧制御発振回路は、基準周波数
が入力される初段のゲートを含む複数のＣＭＯＳゲート
がカスケード接続され、該複数のＣＭＯＳゲートの内の
最終段のゲートの出力が初段のゲートの入力に接続され
るリングオシレータを有するデジタル電圧制御発振回路
において、前記各ＣＭＯＳゲートの出力の信号変化時間
を個別に制御可能にしたことを特徴とする。
【０００８】また、本発明のＰＬＬ回路は、基準周波数
が入力されるリングオシレータと、前記基準周波数の位
相とリングオシレータの出力周波数の位相とを比較して
比較結果を出力する位相比較器と、該比較結果に基づい
てリングオシレータを制御する制御回路とを有するＰＬ
Ｌ回路において、前記リングオシレータが複数のＣＭＯ
Ｓゲートから構成され、前記制御回路が各ＣＭＯＳゲー
トの信号変化時間を個別に制御することを特徴とする。
が入力されるリングオシレータと、前記基準周波数の位
相とリングオシレータの出力周波数の位相とを比較して
比較結果を出力する位相比較器と、該比較結果に基づい
てリングオシレータを制御する制御回路とを有するＰＬ
Ｌ回路において、前記リングオシレータが複数のＣＭＯ
Ｓゲートから構成され、前記制御回路が各ＣＭＯＳゲー
トの信号変化時間を個別に制御することを特徴とする。
【０００９】本発明のデジタル電圧制御発振回路、及
び、ＰＬＬ回路によると、各インバータの信号伝達時間
を制御することによってリングオシレータの遅延時間を
制御できるので、遅延時間の切替えの際に出力クロック
に不連続が生じないため、別に制御回路を必要としな
い。このため、全体の回路規模を小さくできる。
び、ＰＬＬ回路によると、各インバータの信号伝達時間
を制御することによってリングオシレータの遅延時間を
制御できるので、遅延時間の切替えの際に出力クロック
に不連続が生じないため、別に制御回路を必要としな
い。このため、全体の回路規模を小さくできる。
【００１０】本発明のデジタル電圧制御発振回路、及
び、ＰＬＬ回路の好ましい態様では、各ＣＭＯＳゲート
と、該各ＣＭＯＳゲートに電源を供給する各電源ライン
との間に夫々複数のＭＯＳトランジスタを接続し、該複
数のＭＯＳトランジスタの夫々を独立にオン・オフ制御
して前記信号変化時間を制御する。このことから、信号
伝達時間の制御が容易である。
び、ＰＬＬ回路の好ましい態様では、各ＣＭＯＳゲート
と、該各ＣＭＯＳゲートに電源を供給する各電源ライン
との間に夫々複数のＭＯＳトランジスタを接続し、該複
数のＭＯＳトランジスタの夫々を独立にオン・オフ制御
して前記信号変化時間を制御する。このことから、信号
伝達時間の制御が容易である。
【００１１】また、前記複数のＣＭＯＳゲートが夫々に
異なる信号伝達時間を有することも本発明の好ましい態
様である。この場合、異なる信号伝達を任意に選択する
ことによって、遅延時間を細かく調節できるので出力周
波数を細かく制御できる。
異なる信号伝達時間を有することも本発明の好ましい態
様である。この場合、異なる信号伝達を任意に選択する
ことによって、遅延時間を細かく調節できるので出力周
波数を細かく制御できる。
【００１２】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態例のデジタル電圧制御発振回路に基づいて本発
明を更に詳細に説明する。図１は、本発明の第１の実施
形態例のデジタル電圧制御発振回路を有するＰＬＬの回
路図である。デジタル電圧制御発振回路は、リングオシ
レータ回路１とデコーダ回路３とで構成される。位相比
較器２は、外部からの基準周波数と出力周波数とを比較
し位相差情報をデコーダ回路３に送る。デコーダ回路３
は、リングオシレータの各インバータに対応してＯ１〜
ＯｎとＯ１Ｂ〜ＯｎＢの出力を有し、出力Ｏ１Ｂ〜Ｏｎ
Ｂは、出力Ｏ１〜Ｏｎに対する反転出力である。
実施形態例のデジタル電圧制御発振回路に基づいて本発
明を更に詳細に説明する。図１は、本発明の第１の実施
形態例のデジタル電圧制御発振回路を有するＰＬＬの回
路図である。デジタル電圧制御発振回路は、リングオシ
レータ回路１とデコーダ回路３とで構成される。位相比
較器２は、外部からの基準周波数と出力周波数とを比較
し位相差情報をデコーダ回路３に送る。デコーダ回路３
は、リングオシレータの各インバータに対応してＯ１〜
ＯｎとＯ１Ｂ〜ＯｎＢの出力を有し、出力Ｏ１Ｂ〜Ｏｎ
Ｂは、出力Ｏ１〜Ｏｎに対する反転出力である。
【００１３】リングオシレータ回路１は、各ＣＭＯＳイ
ンバータ回路Ｉ１〜Ｉｎをカスケード接続し、最終段の
インバータ回路の出力を入力段のインバータ回路の入力
にフィードバックすることによってリングオシレータを
構成する。
ンバータ回路Ｉ１〜Ｉｎをカスケード接続し、最終段の
インバータ回路の出力を入力段のインバータ回路の入力
にフィードバックすることによってリングオシレータを
構成する。
【００１４】ＣＭＯＳインバータ回路Ｉ１〜Ｉｎの夫々
は、ＣＭＯＳインバータと第１の可変抵抗部と第２の可
変抵抗部とを有する。ＣＭＯＳインバータは、チャネル
幅Ｗ１を有するＰチャネルＭＯＳトランジスタ５とチャ
ネル幅がＷ２を有するＮチャネルＭＯＳトランジスタ６
とで構成される。第１の可変抵抗部は、第１のＰチャネ
ルＭＯＳトランジスタ７１〜７ｎとチャネル幅がＷ１を
有する第２のＰチャネルＭＯＳトランジスタ８とで構成
される。各段の第１の可変抵抗部の第１のＰチャネルＭ
ＯＳトランジスタ７１〜７ｎは夫々異なったチャネル幅
を有し、第ｉ段の第１のＰチャネルＭＯＳトランジスタ
はＷ１／ｉのチャネル幅を有する（ただし１≦ｉ≦
ｎ）。第２の可変抵抗部は、第１のＮチャネルＭＯＳト
ランジスタ９１〜９ｎとチャネル幅がＷ２を有する第２
のＮチャネルＭＯＳトランジスタ１０とで構成される。
各段の第２の可変抵抗部の第１のＮチャネルＭＯＳトラ
ンジスタ９１〜９ｎは夫々異なったチャネル幅を有し、
第ｉ段の第１のＮチャネルＭＯＳトランジスタはＷ２／
ｉのチャネル幅を有する。チャネル幅がＷ１を有するＰ
チャネルＭＯＳトランジスタと、チャネル幅がＷ２を有
するＮチャネルＭＯＳトランジスタとは、同じオン抵抗
を有する。
は、ＣＭＯＳインバータと第１の可変抵抗部と第２の可
変抵抗部とを有する。ＣＭＯＳインバータは、チャネル
幅Ｗ１を有するＰチャネルＭＯＳトランジスタ５とチャ
ネル幅がＷ２を有するＮチャネルＭＯＳトランジスタ６
とで構成される。第１の可変抵抗部は、第１のＰチャネ
ルＭＯＳトランジスタ７１〜７ｎとチャネル幅がＷ１を
有する第２のＰチャネルＭＯＳトランジスタ８とで構成
される。各段の第１の可変抵抗部の第１のＰチャネルＭ
ＯＳトランジスタ７１〜７ｎは夫々異なったチャネル幅
を有し、第ｉ段の第１のＰチャネルＭＯＳトランジスタ
はＷ１／ｉのチャネル幅を有する（ただし１≦ｉ≦
ｎ）。第２の可変抵抗部は、第１のＮチャネルＭＯＳト
ランジスタ９１〜９ｎとチャネル幅がＷ２を有する第２
のＮチャネルＭＯＳトランジスタ１０とで構成される。
各段の第２の可変抵抗部の第１のＮチャネルＭＯＳトラ
ンジスタ９１〜９ｎは夫々異なったチャネル幅を有し、
第ｉ段の第１のＮチャネルＭＯＳトランジスタはＷ２／
ｉのチャネル幅を有する。チャネル幅がＷ１を有するＰ
チャネルＭＯＳトランジスタと、チャネル幅がＷ２を有
するＮチャネルＭＯＳトランジスタとは、同じオン抵抗
を有する。
【００１５】デコーダ回路３の出力Ｏ１〜Ｏｎの夫々
は、ＮチャネルＭＯＳトランジスタ１０のゲート、及び
インバータ４を介してＰチャネルＭＯＳトランジスタ８
のゲートへ夫々接続されている。さらにデコーダ回路３
の出力Ｏ１Ｂ〜ＯｎＢは、ＣＭＯＳインバータ回路Ｉ１
〜Ｉｎの制御入力である、ＮチャネルＭＯＳトランジス
タ９１〜９ｎのゲート、及びインバータ４を介してＰチ
ャネルＭＯＳトランジスタ７１〜７ｎのゲートへも夫々
接続されている。
は、ＮチャネルＭＯＳトランジスタ１０のゲート、及び
インバータ４を介してＰチャネルＭＯＳトランジスタ８
のゲートへ夫々接続されている。さらにデコーダ回路３
の出力Ｏ１Ｂ〜ＯｎＢは、ＣＭＯＳインバータ回路Ｉ１
〜Ｉｎの制御入力である、ＮチャネルＭＯＳトランジス
タ９１〜９ｎのゲート、及びインバータ４を介してＰチ
ャネルＭＯＳトランジスタ７１〜７ｎのゲートへも夫々
接続されている。
【００１６】各ＭＯＳトランジスタのオン抵抗は、チャ
ネル幅に依存するので、各段においてＣＭＯＳインバー
タのＰチャネルＭＯＳトランジスタ５と第２のＰチャネ
ルＭＯＳトランジスタ８のオン抵抗は等しく、Ｎチャネ
ルＭＯＳトランジスタ６とＮチャネルＭＯＳトランジス
タ１０のオン抵抗は、等しい。また各段の第１のＰチャ
ネルＭＯＳトランジスタ７１〜７ｎと第１のＮチャネル
ＭＯＳトランジスタ９１〜９ｎは、いずれも異なるオン
抵抗を有し、この例では段番号ｉに反比例したオン抵抗
を有する。
ネル幅に依存するので、各段においてＣＭＯＳインバー
タのＰチャネルＭＯＳトランジスタ５と第２のＰチャネ
ルＭＯＳトランジスタ８のオン抵抗は等しく、Ｎチャネ
ルＭＯＳトランジスタ６とＮチャネルＭＯＳトランジス
タ１０のオン抵抗は、等しい。また各段の第１のＰチャ
ネルＭＯＳトランジスタ７１〜７ｎと第１のＮチャネル
ＭＯＳトランジスタ９１〜９ｎは、いずれも異なるオン
抵抗を有し、この例では段番号ｉに反比例したオン抵抗
を有する。
【００１７】ＣＭＯＳインバータ回路の信号伝達時間
は、可変抵抗部のオン抵抗によって異なる。このため、
各可変抵抗部に入力される信号Ｏ１〜Ｏｎ、Ｏ１Ｂ〜Ｏ
ｎＢを切り替えることにより、信号伝達時間を制御でき
る。
は、可変抵抗部のオン抵抗によって異なる。このため、
各可変抵抗部に入力される信号Ｏ１〜Ｏｎ、Ｏ１Ｂ〜Ｏ
ｎＢを切り替えることにより、信号伝達時間を制御でき
る。
【００１８】次に、出力周波数の制御について説明す
る。ここでは、デコーダ回路３の出力Ｏ２をＬからＨに
切り替えて、ＣＭＯＳインバータ回路Ｉ２の信号伝達時
間を増加させる例について、図３を参照して説明する。
図３は、図１のデコーダ回路３の出力Ｏ２をＬからＨに
切替えを行う際の様子を示すリングオシレータ回路１内
の第２段のインバータ回路Ｉ２の入力であるノードＡ
１、及び、第２段のインバータ回路Ｉ２の出力であるノ
ードＡ２での信号波形を示すタイムチャートである。切
替え以前には、第２段のインバータ回路Ｉ２の立上がり
の信号伝達時間はｔＤＨ１であり、立下がりの信号伝達
時間はｔＤＬ１である。
る。ここでは、デコーダ回路３の出力Ｏ２をＬからＨに
切り替えて、ＣＭＯＳインバータ回路Ｉ２の信号伝達時
間を増加させる例について、図３を参照して説明する。
図３は、図１のデコーダ回路３の出力Ｏ２をＬからＨに
切替えを行う際の様子を示すリングオシレータ回路１内
の第２段のインバータ回路Ｉ２の入力であるノードＡ
１、及び、第２段のインバータ回路Ｉ２の出力であるノ
ードＡ２での信号波形を示すタイムチャートである。切
替え以前には、第２段のインバータ回路Ｉ２の立上がり
の信号伝達時間はｔＤＨ１であり、立下がりの信号伝達
時間はｔＤＬ１である。
【００１９】しかし時間ｔ０に、デコーダ回路３の出力
Ｏ２がＬからＨに切り替わると、信号伝達時間は、ｔＤ
Ｌ１からｔＤＬ２へと増加する。
Ｏ２がＬからＨに切り替わると、信号伝達時間は、ｔＤ
Ｌ１からｔＤＬ２へと増加する。
【００２０】上記のようにデコーダ回路３は、出力Ｏ１
〜Ｏｎのうちｉ番目の出力ＯｉをＨにすれば、ｉ番目の
インバータ回路Ｉｉの信号伝達時間が増加することで、
リングオシレータ回路１の遅延時間は大きくなり、逆
に、出力ＯｉをＬにすれば、遅延時間は小さくなる。さ
らに、段番号ｉの値に対応して切り替わるリングオシレ
ータ回路１の遅延時間の変化量も大きくなるので、指定
するｉの値、及び、指定する個数を任意に選択すること
によって、リングオシレータ回路１の遅延時間をきめ細
かく調節できる。
〜Ｏｎのうちｉ番目の出力ＯｉをＨにすれば、ｉ番目の
インバータ回路Ｉｉの信号伝達時間が増加することで、
リングオシレータ回路１の遅延時間は大きくなり、逆
に、出力ＯｉをＬにすれば、遅延時間は小さくなる。さ
らに、段番号ｉの値に対応して切り替わるリングオシレ
ータ回路１の遅延時間の変化量も大きくなるので、指定
するｉの値、及び、指定する個数を任意に選択すること
によって、リングオシレータ回路１の遅延時間をきめ細
かく調節できる。
【００２１】図２は、本発明の第２の実施形態例のデジ
タル電圧制御発振回路を有するＰＬＬの回路図である。
本実施形態例のデジタル電圧制御発振回路では、デコー
ダ回路３Ａが、第１の出力Ｘ１〜Ｘｎと第２の出力Ｙ１
〜Ｙｎの独立した出力を有し、第１の出力と第２の出力
とを独立に制御できる点において、先の実施形態例とは
異なる。
タル電圧制御発振回路を有するＰＬＬの回路図である。
本実施形態例のデジタル電圧制御発振回路では、デコー
ダ回路３Ａが、第１の出力Ｘ１〜Ｘｎと第２の出力Ｙ１
〜Ｙｎの独立した出力を有し、第１の出力と第２の出力
とを独立に制御できる点において、先の実施形態例とは
異なる。
【００２２】本実施形態例のデコーダ回路３Ａは、遅延
時間の調節のために行う、リングオシレータ回路１への
設定パターンが増える。このため、遅延時間のきめ細か
な調節が可能である。上記実施形態例は、本発明ＰＬＬ
回路に適用した例を説明したが、デジタル電圧制御発振
回路を他の用途の可変発振回路として使用することもで
きる。
時間の調節のために行う、リングオシレータ回路１への
設定パターンが増える。このため、遅延時間のきめ細か
な調節が可能である。上記実施形態例は、本発明ＰＬＬ
回路に適用した例を説明したが、デジタル電圧制御発振
回路を他の用途の可変発振回路として使用することもで
きる。
【００２３】
【発明の効果】以上説明したように、本発明のデジタル
電圧制御発振回路によると、個々のＣＭＯＳインバータ
回路の信号伝達時間を切り替えるため、不連続が生じな
い。
電圧制御発振回路によると、個々のＣＭＯＳインバータ
回路の信号伝達時間を切り替えるため、不連続が生じな
い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例のデジタル電圧制御
発振回路を有するＰＬＬの回路図である。
発振回路を有するＰＬＬの回路図である。
【図２】本発明の第２の実施形態例のデジタル電圧制御
発振回路を有するＰＬＬの回路図である。
発振回路を有するＰＬＬの回路図である。
【図３】図１のデジタル電圧制御発振回路の信号波形を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】インバータ回路で構成された従来のデジタル電
圧制御発振回路である。
圧制御発振回路である。
【図５】図４のデジタル電圧制御発振回路の信号波形を
示すタイミングチャートである。
示すタイミングチャートである。
１ リングオシレータ回路 ２ 位相比較器 ３ デコーダ回路 ４ インバータ回路 ５ ＰチャネルＭＯＳトランジスタ ６ ＮチャネルＭＯＳトランジスタ ７１〜７ｎ 第１のＰチャネルＭＯＳトランジスタ ８ 第２のＰチャネルＭＯＳトランジスタ ９１〜９ｎ 第１のＮチャネルＭＯＳトランジスタ １０ 第２のＮチャネルＭＯＳトランジスタ Ｉ１〜Ｉｎ ＣＭＯＳインバータ回路 Ａ１〜Ａｎ リングオシレータ回路１内のノード Ｏ１〜Ｏｎ デコーダ回路３の出力端子 Ｏ１Ｂ〜ＯｎＢ デコーダ回路３の反転出力端子 Ｘ１〜Ｘｎ デコーダ回路３Ａの第１の出力端子 Ｙ１〜Ｙｎ デコーダ回路３Ａの第２の出力端子 ２１ インバータ回路 ２２ マルチプレクサ Ｃ１〜Ｃｎ リングオシレータ回路１Ａ内のノード Ｓ１〜Ｓｎ スイッチ
Claims (6)
- 【請求項１】 基準周波数が入力される初段のゲートを
含む複数のＣＭＯＳゲートがカスケード接続され、該複
数のＣＭＯＳゲートの内の最終段のゲートの出力が初段
のゲートの入力に接続されるリングオシレータを有する
デジタル電圧制御発振回路において、 前記各ＣＭＯＳゲートの出力の信号変化時間を個別に制
御可能にしたことを特徴とするデジタル電圧制御発振回
路。 - 【請求項２】 各ＣＭＯＳゲートと、該各ＣＭＯＳゲー
トに電源を供給する各電源ラインとの間に夫々複数のＭ
ＯＳトランジスタを接続し、該複数のＭＯＳトランジス
タの夫々を独立にオン・オフ制御して前記信号変化時間
を制御することを特徴とする、請求項１に記載のデジタ
ル電圧制御発振回路。 - 【請求項３】 前記複数のＣＭＯＳゲートが夫々に異な
る信号伝達時間を有する、請求項１又は２に記載のデジ
タル電圧制御発振回路。 - 【請求項４】 基準周波数が入力されるリングオシレー
タと、前記基準周波数の位相とリングオシレータの出力
周波数の位相とを比較して比較結果を出力する位相比較
器と、該比較結果に基づいてリングオシレータを制御す
る制御回路とを有するＰＬＬ回路において、 前記リングオシレータが複数のＣＭＯＳゲートから構成
され、前記制御回路が各ＣＭＯＳゲートの信号変化時間
を個別に制御することを特徴とするＰＬＬ回路。 - 【請求項５】 各ＣＭＯＳゲートと、該各ＣＭＯＳゲー
トに電源を供給する各電源ラインとの間に夫々複数のＭ
ＯＳトランジスタを接続し、前記制御回路が該複数のＭ
ＯＳトランジスタを独立にオン・オフ制御することを特
徴とする、請求項４に記載のＰＬＬ回路。 - 【請求項６】 前記複数のＣＭＯＳゲートが夫々に異な
る信号伝達時間を有する、請求項４又は５に記載のＰＬ
Ｌ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10367058A JP2000196416A (ja) | 1998-12-24 | 1998-12-24 | デジタル電圧制御発振回路及びｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10367058A JP2000196416A (ja) | 1998-12-24 | 1998-12-24 | デジタル電圧制御発振回路及びｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000196416A true JP2000196416A (ja) | 2000-07-14 |
Family
ID=18488359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10367058A Pending JP2000196416A (ja) | 1998-12-24 | 1998-12-24 | デジタル電圧制御発振回路及びｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000196416A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
| KR100723463B1 (ko) * | 1999-12-24 | 2007-05-30 | 삼성전자주식회사 | 디지털 가변 저항 및 이를 구비하는 디지털 위상 합성기 |
| CN105406863A (zh) * | 2015-12-09 | 2016-03-16 | 无锡中感微电子股份有限公司 | 环形振荡器 |
-
1998
- 1998-12-24 JP JP10367058A patent/JP2000196416A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723463B1 (ko) * | 1999-12-24 | 2007-05-30 | 삼성전자주식회사 | 디지털 가변 저항 및 이를 구비하는 디지털 위상 합성기 |
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| JP4642417B2 (ja) * | 2004-09-16 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| CN105406863A (zh) * | 2015-12-09 | 2016-03-16 | 无锡中感微电子股份有限公司 | 环形振荡器 |
| CN105406863B (zh) * | 2015-12-09 | 2018-02-27 | 无锡中感微电子股份有限公司 | 环形振荡器 |
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