TWI437694B - 具與邏輯電路供給電壓相異之記憶體獨立供給電壓的積體電路 - Google Patents

具與邏輯電路供給電壓相異之記憶體獨立供給電壓的積體電路 Download PDF

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Description

具與邏輯電路供給電壓相異之記憶體獨立供給電壓的積體電路
本發明係關於積體電路領域，包括積體記憶體，例如靜態隨機存取記憶體(SRAM)，更特定言之，係關於向此類積體電路供應電源。
隨著單一積體電路「晶片」上包括的電晶體數目增加以及積體電路之操作頻率增加，積體電路所消耗功率的管理之重要性持續提高。若不管理功率消耗，滿足積體電路之熱要求(例如提供在操作期間充分冷卻積體電路以保持在積體電路之熱限度內所需的組件)可能過於昂貴甚至不可行。此外，某些應用中，例如電池供電裝置，管理積體電路內之功率消耗可能係提供可接受的電池壽命之關鍵。
積體電路內之功率消耗與提供至積體電路之供給電壓相關。例如，許多數位邏輯電路分別代表作為供給電壓及接地電壓之二進制一及二進制零(反之亦然)。隨著數位邏輯在操作期間進行評估，信號頻繁地從一電壓完全轉換至另一電壓。因此，積體電路內消耗的功率取決於供給電壓關於接地電壓之大小。減小供給電壓一般導致減少的功率消耗。然而，供給電壓可減小的數量存在限制。
對在整合記憶體(例如SRAM)之積體電路內經歷的供給電壓減小之一項限制與記憶體強固性有關。供給電壓減小至低於一特定電壓時，可靠讀取並寫入記憶體之能力降低。減小的可靠性可具有若干原因。記憶體內某些裝置(例如將位元線耦合至SRAM內之記憶體單元的傳送閘極電晶體)之電阻可隨供給電壓下降而改變。改變之電阻可影響針對寫入超速驅動記憶體單元或針對讀取使位元線放電的能力。此外，某些設計中，記憶體內之電晶體係高臨限電壓(高VT )電晶體。就是說，電晶體啟動時(或「開啟」…，即主動傳導電流)的臨限電壓高於積體電路內之其他電晶體。此類電晶體之臨限電壓不會隨供給電壓而準確縮放。相應地，作為供給電壓之百分比的「跳脫點」(對記憶體單元之寫入發生的點)隨供給電壓減小而惡化。作為一範例，一種目前的積體電路製造程序中，低於大約0.9伏特之供給電壓導致可靠地寫入記憶體之能力降低。同樣，迅速及/或可靠地讀取記憶體之能力也會降低。因此，記憶體強固性開始受影響的供給電壓已成為減小積體電路(包括記憶體)之供給電壓的底部。
一項具體實施例中，積體電路包含由第一供給電壓供給的至少一個邏輯電路以及耦合至邏輯電路並由第二供給電壓供給的至少一個記憶體電路。該記憶體電路係配置成回應該邏輯電路而加以讀取及寫入，即使於使用期間該第一供給電壓小於該第二供給電壓。
另一具體實施例中，一方法包含讀取記憶體單元之邏輯電路，該邏輯電壓係由第一供給電壓供給；並該記憶體單元回應於使用參考第一供給電壓之信號的讀取，其中於使用期間該記憶體單元由大於第一供給電壓之第二供給電壓供給。
現在參考圖1，顯示積體電路10的一項具體實施例之方塊圖。所說明之具體實施例中，積體電路包括複數個邏輯電路12及複數個記憶體電路14。將邏輯電路12耦合至記憶體電路14。藉由提供至積體電路10之第一供給電壓(圖1中標記為VL )為邏輯電路12供電。藉由提供至積體電路10之第二電源供給電壓(圖1中標記為VM )為記憶體電路14供電。所說明之具體實施例中，VL 供給電壓亦為記憶體電路14供電，如以下針對特定具體實施例所詳細說明。積體電路10一般可包含整合至單一半導體基板(或晶片)上之邏輯電路12及記憶體電路14。
邏輯電路12一般可實施設計積體電路之操作。邏輯電路12在操作期間可產生各種值，邏輯電路12可將其儲存於記憶體電路14內。此外，邏輯電路12可從欲進行操作的記憶體電路14讀取各種值。例如，各種具體實施例中，記憶體電路14可包括用於快取記憶體、暫存器檔案、特定積體電路資料結構等等之記憶體。記憶體電路14可實施任何類型之可讀取/可寫入記憶體。以下範例中將使用SRAM記憶體。應注意，雖然所說明之具體實施例包括複數個邏輯電路12及複數個記憶體電路14，各種具體實施例可包括至少一個邏輯電路12及至少一個記憶體電路14。
一般而言，若邏輯電路12欲存取記憶體電路14，邏輯電路12可向記憶體電路14產生各種控制信號。例如，控制信號可包括需要存取的一位址，其識別記憶體電路14內之記憶體位置，可加以判定以執行讀取之讀取致動信號，以及可加以判定以執行寫入之寫入致動信號。對於讀取，記憶體電路14可向邏輯電路12輸出資料。對於寫入，邏輯電路12可向用於儲存之記憶體電路14供給資料。
藉由分離用於邏輯電路12及記憶體電路14之供給電壓，可將用於邏輯電路12(VL )之供給電壓減小至記憶體電路14可強固地操作的位準之下。可將用於記憶體電路14之供給電壓(VM )保持在最小供給電壓，其提供強固的記憶體操作(視需要或者更大)。因此，使用期間VL 供給電壓可小於VM 供給電壓。其他時間中，VL 供給電壓可在使用期間超過VM 供給電壓(例如期望更高性能以及可接受更高功率消耗以實現更高性能的時間)。或者，若VL 供給電壓以其他方式超過VM 供給電壓，可增加VM 供給電壓以匹配VL 供給電壓。
一般而言，供給電壓可為提供至一電路以為該電路供電之電壓，其提供電能以使該電路可回應一或多個輸入而產生一或多個輸出。本文中各點可將供給電壓稱為大於或小於其他供給電壓。即，電壓之大小可大於(或小於)其他電壓之大小。
現在參考圖2，顯示記憶體電路14A的一項具體實施例之方塊圖。記憶體電路14A可為記憶體電路14之一。其他記憶體電路14可相同。圖2之具體實施例中，記憶體電路14A包括位準偏移器電路20、一組字元線驅動電路22、記憶體陣列24、時脈閘門電路26及控制信號產生器電路28。位準偏移器20及字元線驅動器22係由VM 供給電壓供給。記憶體陣列24及控制信號產生器28係由VM 及VL 供給電壓兩者供給。時脈閘門26係由VL 供給電壓供給。位準偏移器20及時脈閘門26係耦合以從邏輯電路12接收時脈輸入(gclk)及一或多個致動輸入(En)。將時脈閘門26配置成向字元線驅動器22產生時脈輸出(clk)，同時將位準偏移器20配置成向字元線驅動器22產生時脈輸出(clk_e)。字元線驅動器22進一步係耦合以從邏輯電路12接收一或多個位址輸入(Addr輸入)。將字元線驅動器22配置成向記憶體陣列24產生一組字元線(WL0…WLN)。記憶體陣列24進一步係耦合以從邏輯電路12接收資料(Din)及向其提供資料(Dout)。此外，記憶體陣列24係耦合以從控制信號產生器28接收各種控制信號。例如，控制信號可包括寫入致動(WE)信號及讀取致動(RE)信號。控制信號亦可包括預充電(PChg)信號及任何其他期望的控制信號。控制信號產生器28可從來自邏輯電路12之對應控制輸入產生用於記憶體陣列24之控制信號，並且在某些具體實施例中可偏移控制信號之位準。
記憶體陣列24可包含由VM 供給電壓供給的複數個記憶體單元。但將記憶體電路14A設計成藉由邏輯電路12提供對記憶體陣列24之存取，即使邏輯電路12係由小於VM 供給電壓之VL 供給電壓供給。啟動各記憶體單元，以便藉由耦合至該記憶體單元之字元線WL0…WLN之一存取(讀取或寫入)。耦合至相同字元線的一或多個記憶體單元在記憶體陣列24內形成用於存取之一「字元」。就是說，字元之位元可作為一群組來加以讀取/寫入。因此字元寬度可為來自記憶體陣列24之Din及Dout信號的寬度。
由於藉由VM 供給電壓供給記憶體單元，字元線亦可由VM 供給電壓加以供給。就是說，當判定字元線較高時，字元線可處於大約VM 電壓下。因此，為字元線驅動器22供給VM 供給電壓。
字元線驅動器22根據來自邏輯電路12之位址輸入啟動給定字元線。位址在欲針對邏輯電路12所產生之給定存取而存取之記憶體陣列24內識別字元。某些具體實施例中，邏輯電路12可包括部分或完全解碼位址之電路，並且位址輸入可為部分或完全解碼之位址。或者，字元線驅動器22可實施完全解碼功能，且位址輸入可編碼位址。一般而言，各不同位址導致判定不同字元線WL0至WLN。
由於為字元線驅動器22供給VM 供給電壓，當驅高時，可將字元線驅動器22之輸入驅動至VM 電壓(以確保當驅高閘極時，以VM 供給電壓加以供給的PMOS電晶體完全關閉)，該等輸入係耦合至字元線驅動器22內p型金氧半導體(PMOS)電晶體之閘極。即，若將PMOS電晶體之閘極驅動至小於其源極上VM 供給電壓之電壓，PMOS電晶體之閘極至源極電壓仍為負，因此即使PMOS電晶體邏輯上希望不作用，其仍係作用的。若採用靜態互補MOS(CMOS)電路設計字元線驅動器22，當驅高時，各輸入將係耦合至PMOS電晶體之閘極並且係驅動至VM 電壓。一項具體實施例中，可採用動態邏輯閘極實施字元線驅動器22。因此，為電路預充電之時脈信號(clk_e)係耦合至PMOS電晶體之閘極，並且可驅動至VM 電壓。採用VL 電壓驅動耦合至n型MOS(NMOS)電晶體之閘極的其他信號。因此，可直接將來自邏輯電路12之位址輸入提供至字元線驅動器22(而無位準偏移)。此外，可直接將來自時脈閘門26(當驅高時以VL 電壓加以供給，從而驅動至VL 電壓)之clk信號提供至字元線驅動器22。
將位準偏移器20配置成回應gclk信號及En信號而產生clk_e信號。若En信號(或多個信號)指示針對當前時脈週期致動時脈，位準偏移器20可藉由偏移gclk信號之位準產生clk_e信號，使得clk_e信號之高判定處於VM 電壓下。若En信號(或多個信號)指示停用時脈，位準偏移器20可將clk_e信號保持穩定在低位準(接地)下。其他實施方案中，若En信號(或多個信號)指示停用時脈，位準偏移器20可將clk_e信號保持穩定在高位準(VM )下。當判定為較高時，從邏輯電路12提供的gclk信號可處於VL 電壓下。
一般而言，位準偏移器電路可係配置成偏移輸入信號之位準以產生輸出信號的電路。偏移信號位準可指改變信號從一電壓至另一電壓之高判定。可沿任一方向實行位準偏移(例如，位準偏移後之電壓可高於或低於位準偏移前之電壓)。某些具體實施例中，低判定可保持供給至積體電路10之接地電壓(圖式中未顯示，通常稱為VS S )。驅動至等於給定供給電壓之高判定的信號可稱為位於該供給電壓之「域」內或「參考」該供給電壓。
雖然本具體實施例提供致動信號，且位準偏移器20除位址偏移功能外具有時脈閘控功能，其他具體實施例可能不包括致動信號，並可無條件地從輸入信號產生輸出信號。另外，其他具體實施例中，未整合致動/停用功能之位準偏移器20可與類似於時脈閘門26的時脈閘門一起使用。例如，藉由此一位準偏移器，可位準偏移時脈閘門輸出。另外，未實施致動/停用功能之位準偏移器20可在無時脈閘門26的情況下使用(例如對於控制信號產生器28內之控制信號產生)。此外，其他具體實施例可使用其他字元線驅動器22之結構，並可位準偏移字元線驅動器22之額外信號輸入。
時脈閘門26回應En信號(或多個信號)及gclk信號而產生clk信號(與上文關於位準偏移器之論述相同)。若En信號(或多個信號)指示針對當前時脈週期致動時脈，時脈閘門26可回應gclk信號而產生clk信號。若En信號(或多個信號)指示停用時脈，時脈閘門26可將clk信號保持穩定在低位準(接地)下。其他實施方案中，若En信號(或多個信號)指示停用時脈，時脈閘門26可將clk信號保持穩定在高位準(VL )下。其他具體實施例中，可消除時脈閘門26並可在字元線驅動器22內用clk_e信號來取代clk信號。
某些具體實施例中，穿過位準偏移器20之延遲可近似於穿過時脈閘門26之延遲。此類具體實施例中，可將位準偏移器20對於積體電路10之關鍵時序路徑(若有)的影響減至最小。
如上所述，記憶體電路14A係設計成即使在VM 供給電壓高於VL 供給電壓的情況下亦提供對記憶體陣列24之讀取/寫入存取。位準偏移器20偏移輸入信號位準以及字元線驅動器22在VM 電壓下操作提供一存取之啟動。Din及Dout信號提供資料輸入(用於寫入)及資料輸出(用於讀取)，因此該具體實施例中係位於邏輯電路12所使用的VL 域內。亦可為記憶體陣列24供給VL 電壓，並且可將其配置成採用VL 域內之Din及Dout信號操作。其他具體實施例中，可在VL 與VM 域間位準偏移Din及Dout信號，或者可僅位準偏移Din信號，而Dout信號可位於VM 域內。
一項具體實施例中，至少為記憶體陣列24內之感應放大器(感測放大器)電路供給VL 電壓，該感應放大器電路感測從記憶體單元讀取之位元。因此，感測放大器亦可為Dout信號提供對VL 域的位準偏移。另一具體實施例中，可為感測放大器電路供給VM 電壓，並且Dout信號可位於VM 域內。另一實施方案中，耦合至記憶體單元以傳達進出記憶體單元之位元的位元線可位於VL 域內，因此可為耦合至位元線之其他電路供給VL 供給電壓(除其本身記憶體單元外)。
如前所述，耦合至由VM 供給電壓供給的PMOS電晶體之閘極的VL 域內之信號可加以位準偏移。因此，各種具體實施例中，可位準偏移提供至記憶體陣列24之某些控制信號。各種具體實施例中，控制信號產生器28可根據需要提供位準偏移。若未位準偏移給定控制信號，控制信號產生器28可使用由VL 供給電壓供給的電路產生控制信號。若位準偏移了給定控制信號，控制信號產生器28可包括一位準偏移器，以偏移至VM 域。
現在參考圖3，顯示記憶體陣列24的一項具體實施例之部分的電路圖。圖3內所示之部分可對應於Din及Dout信號之位元0(圖3中分別顯示為Din0及Dout0)。對於Din/Dout字元內之其他位元，可實施類似於圖3內所示部分的其他部分。圖3之具體實施例中，記憶體陣列24包括位元線驅動電路30、記憶體單元32A至32N、位元線預充電電路34、位元線保持電路36及感測放大器38。為記憶體單元32A至32N供給VM 供給電壓。位元線驅動器30、位元線預充電電路34、位元線保持電路36及感測放大器38係由VL 供給電壓供給。位元線驅動器30、記憶體單元32A至32N、位元線預充電電路34、位元線保持電路36及感測放大器38係耦合至一對位元線(BL及BL條，圖3中將後者標記為上方具有一條之BL)。將記憶體單元32A耦合至字元線WL0，並將記憶體單元32N耦合至字元線WLN。其他記憶體單元係耦合至其他字元線，其在圖3中未明確顯示，但以記憶體單元32A與32N之間的橢圓指示。本具體實施例中，將位元線預充電電路34耦合至VL 域內之預充電輸入信號(圖3中的PChg)。位元線驅動器30係耦合以接收Din0信號及寫入致動(WE)信號。將感測放大器38耦合至Dout0信號及讀取致動(RE)信號。
圖3內詳細顯示記憶體單元32A，其他記憶體單元(例如記憶體單元32N)可相同。圖3內之記憶體單元32A包括典型CMOS SRAM單元，其包含透過NMOS電晶體T1 及T2 耦合至位元線交叉耦合反相器40A至40B。某些具體實施例中，記憶體單元32A至32N內之電晶體係高VT電晶體。將電晶體T1 及T2 之閘極耦合至字元線WL0。相應地，當將字元線WL0判定為高時，電晶體T1 及T2 提供反相器40A至40B與位元線之間的導電路徑。由於字元線位於VM 域內，電晶體T1 及T2 在啟動時可具有電阻，如同針對記憶體陣列24而設計。電阻與電晶體T1 及T2 之閘極至源極電壓相關。與同樣以VM 電壓供電之反相器40A至40B內之電晶體相比，電晶體T1 及T2 之電阻可隨VM 電壓而縮放。
一般而言，位元線可用於傳輸進出使用對應字元線啟動的記憶體單元32A至32N之位元。位元線差動地代表位元，其中BL係位元之真實值，BL條係該位元之補數。
為實行寫入操作，可藉由判定WE信號啟動位元線驅動器30。位元線驅動器30在BL線路上驅動Din0位元，並在BL條線路上驅動Din0位元之補數。記憶體單元32A至32N之寫入可主要藉由驅低之位元線來完成，因此在VL域內驅動位元線足以可靠地寫入記憶體單元。例如，若記憶體單元32A目前正在儲存二進制1以及寫入零，位元線驅動器30將BL下路驅低，並將BL條線路驅動至VL 。反相器40B內之PMOS電晶體嘗試將反相器40B之輸出保持在邏輯一(VM 電壓)。將位元線驅動器30設計成超速驅動反相器40A至40B內之電晶體，從而將反相器40B之輸出(反相器40A之輸入)向零驅動。反相器40A之輸出亦向二進制一切換，從而停用反相器40B內之PMOS電晶體並完成記憶體單元32A之翻轉。因此，所說明之具體實施例中，可不將WE信號及Din0信號之位準偏移至VM 域。
其他具體實施例中，位元線可位於VM 域內。此類具體實施例中，位元線驅動器30可為動態的，或者可接收位準偏移之Din0及WE信號。此類具體實施例中，位元線驅動器30可進一步藉由VM 供給電壓來供給。
對於讀取操作，經由對應字元線啟動記憶體單元32A至32N前可預充電位元線。啟動之記憶體單元32A至32N根據記憶體單元之儲存值將位元線之一放電，感測放大器38偵測位元線間之差動並放大該差動，以產生輸出位元Dout0。由於感測到差動，只要讀取開始前將位元線平衡在大約相同之電壓下，既可讀取正確值。相應地，在VL 域內操作位元線對於讀取操作亦可係足夠的。其他具體實施例中，若位元線可位於VM 域內(例如若為位元線預充電電路34及位元線保持電路36供給VM 供給電壓)，感測放大器38可提供信號返回VL 域內Dout0信號之位準偏移。其他具體實施例中，Dout0信號可位於VM 域內，感測放大器38亦可藉由VM 供給電壓供電。
感測放大器38可包含任何感應放大器電路，其係耦合以接收一對位元線並感測該對位元線之間的差動，以便驅動一輸出位元。其他具體實施例中，感測放大器38可輸出具有完全信號擺動之位元差動對，其係從位元線上所感測之差動加以放大。例如，位元線上大約100毫伏之差動對於感測放大器38偵測差異係足夠的。所說明之具體實施例中，藉由RE信號控制感測放大器38。所說明之具體實施例中，並未將RE信號位準偏移至VM 域。為感測放大器38供給VM 電壓的其他具體實施例中，若RE信號係耦合至感測放大器38內之一或多個PMOS電晶體，其亦係耦合至VM 供給電壓，則將RE信號位準偏移至VM 域。
位元線預充電電路34係藉由VL 供給電壓供給，並可回應PChg信號之判定(低)而為位元線預充電，以便使位元線準備讀取。所說明之具體實施例中，位元線預充電電路34可包含PMOS電晶體，其閘極係耦合至預充電信號。圖3中以垂直方式顯示的PMOS電晶體可為位元線預充電，水平PMOS電晶體可提供位元線上電壓之平衡。其他具體實施例中，可使用兩個位元線預充電電路。若先前操作係讀取，可使用一個位元線預充電電路，因為在讀取操作中位元線未完全放電。若先前操作係寫入，可使用兩個預充電電路，以為完全(或幾乎完全)放電至接近接地之電壓的位元線預充電。如前所述，其他具體實施例中，可藉由VM 供給電壓供給位元線預充電電路34，並且此類具體實施例中可將PChg信號位準偏移至VM 域。
可提供位元線保持電路36以回應其他位元線下降而在讀取或寫入操作期間保持位元線之一上的預充電。如前所述，其他具體實施例中，可藉由VM 供給電壓供給位元線保持電路36。
雖然圖3中說明位元線預充電電路34及位元線保持電路36之特定範例，其他具體實施例中可使用位元線預充電電路34及/或位元線保持電路36之任何設計。
雖然將記憶體單元32A顯示為CMOS SRAM單元，其他具體實施例中可使用其他記憶體單元。一般而言，記憶體單元可包含配置成儲存位元以及配置成允許位元之讀取及寫入的電路。
現在參考圖4，顯示位準偏移器20的一項具體實施例20a之電路圖。圖4之具體實施例中，位準偏移器20a包括偏移級，其包含電晶體T3 至T9 ，以及輸出反相器，其包含電晶體T1 0 至T1 3 。T3 具有耦合至VM 供給電壓之源極、耦合至節點N1之閘極以及耦合至T4 之源極的汲極。將T4 及T5 之閘極耦合至gclk信號，而將T4 、T5 及T6 之汲極耦合至節點N2。將T5 及T6 之源極耦合至接地。將T6 之閘極耦合至En信號之反轉，其係從反相器50輸出。將反相器50之輸出及gclk信號輸入NOR閘極52，其具有耦合至T8 及T9 之閘極的輸出。將T9 之源極耦合至接地。將T8 及T9 之汲極耦合至節點N1。將T8 之源極耦合至T7 之汲極，其具有耦合至VM 供給電壓之源極。將T7 之閘極耦合至節點N2。節點N1係偏移級之輸出，並將輸入供應至輸出反相器。將T1 1 及T1 2 之閘極耦合至節點N1，而將T1 1 及T1 2 之汲極耦合至clk_e信號。將T1 1 之源極耦合至T1 0 之汲極，其具有耦合至VM 供給電壓之源極以及耦合至VL 供給電壓之閘極。將T1 2 之源極耦合至T1 3 之汲極，其具有耦合至接地之源極。將T1 3 之閘極耦合至VL 供給電壓。
首先將說明偏移級之操作。為簡單起見，假定將En信號判定為指示致動(因此T6 係停用的，且NOR閘極52傳遞gclk信號之反轉)。當gclk從低轉換至高時，啟動T5 並且其開始為節點N2放電。gclk轉換亦停用T4 ，從而隔離節點N2與T3 。隨著節點N2放電，T7 啟動並開始將節點N1充電至VM 供給電壓(由於將gclk信號轉換至高，亦藉由在NOR閘極52之輸出上轉換至低而啟動T8 並停用T9 )。因此，N1在VM 供給電壓下產生與gclk信號相同之邏輯狀態。當gclk從高轉換至低，NOR閘極之輸出從低轉換至高，並啟動T9 。T9 開始為節點N1放電。gclk轉換亦停用T8 ，從而隔離節點N1與T7 。因此，將節點N1放電至接地。隨著節點N1放電，T3 啟動並開始將節點N2充電至VM 供給電壓(藉由將gclk轉換至低，亦啟動了T4 )，從而停用T7 。
藉由分別隔離節點N2及N1與T3 及T7 ，T4 及T8 可限制轉換期間之功率消耗。T3 及T7 可分別相對於T5 及T9 之啟動而延遲停用，因為T3 及T7 係分別透過節點N1及N2之充電而停用的。藉由分別隔離T3 及T7 與其個別節點N2及N1，當啟動T5 及T9 時，可防止T3 及T7 與其個別節點N2及N1之放電衝突。T4 及T8 係選擇性裝置，在其他具體實施例中可刪除。此類具體實施例中，可將T3 及T7 之汲極分別耦合至T5 及T9 之汲極。
此具體實施例中，位準偏移器20a亦經由致動信號提供時脈閘控功能性。若取消判定(低)致動信號，經由反相器50之輸出啟動T6 ，並經由NOR閘極52之輸出啟動T8 。T6 為節點N2放電(其啟動T7 )。T7 及T8 以串聯方式為節點N1充電。為節點N1充電時，停用T3 。因此，若取消判定致動信號，可將輸出節點N1保持穩定在VM 供給電壓下，而與gclk信號之狀態無關。其他具體實施例中，位準偏移器20a可不實施時脈閘控。此類具體實施例中，可消除T6 及反相器50，並可藉由具有作為輸入之gclk信號的反相器取代NOR閘極52。
輸出反相器提供輸出緩衝，其可使電晶體T3 至T9 變得更小。輸出反相器係選擇性裝置，在其他具體實施例中可消除。T1 1 及T1 2 提供反轉。所說明之具體實施例中，提供電晶體T1 0 及T1 3 以輔助匹配位準偏移器20a之延遲與時脈閘門26。此等電晶體係選擇性裝置，在其他具體實施例中可消除。此類具體實施例中，可將T1 1 之源極耦合至VM 供給電壓，並可將T1 2 之源極耦合至接地。或者，在其他具體實施例中僅可消除T1 0 。
圖4之具體實施例提供gclk至clk_e信號之反轉。就是說，gclk及clk_e信號異相可相差大約180度(其中穿過位準偏移器20a之延遲可解決異相稍微小於180度的信號)。圖5之具體實施例係位準偏移器20之第二具體實施例(位準偏移器20b)的範例，其提供與gclk信號大約相同的clk_e同相(但由於位準偏移器20b之延遲而滯後)。
圖5之具體實施例包括偏移級，其包含T3 至T5 及T7 至T9 ，以及輸出反相器，其包含T1 0 至T1 3 。將T3 至T5 、T7 至T9 及T1 0 至T1 3 彼此耦合，並以類似於圖4之具體實施例的方式耦合至節點N1及N2。T3 至T5 、T7 至T9 及T1 0 至T1 3 回應其個別閘極端子上之高及低輸入而以類似於圖4之說明的方式操作。關於選擇性部分之註解亦可與圖4之說明相同。然而，T4 及T5 之閘極係耦合以在判定En信號時(透過NAND閘極54)接收gclk信號之反轉，而非gclk信號。經由反相器56反轉NAND閘極54之輸出，並將其輸出耦合至T8 及T9 之閘極。相應地，若gclk信號轉換至高，節點N1轉換至低，而若gclk轉換至低，節點N1轉換至高。輸出clk_e係節點N1之反轉，因此其與gclk信號大約同相(因位準偏移器20b之延遲而滯後)。若取消判定致動信號，NAND閘極54之輸出為高，而反相器56之輸出為低，從將節點N1保持穩定在VM 供給電壓下(且clk_e處於接地電壓下)，而與gclk信號無關。未實施時脈閘控之位準偏移器20b的具體實施例可用反相器取代NAND閘極54(或可消除NAND閘極54，並可將節點N2耦合至輸出反相器級)。
圖6為字元線驅動器22A的一項具體實施例之電路圖，其可為字元線驅動器22之一。其他字元線驅動器22可相同。此具體實施例中字元線驅動器22A產生WL0字元線。字元線驅動器22A說明用於驅動字元線WL0之動態電路的一項具體實施例。所說明之具體實施例中，字元線驅動器22A包括電晶體T1 4 至T1 8 ，以及由VM 供給電壓供給的反相器60。T1 4 具有耦合至VM 供給電壓之源極、從位準偏移器20耦合至clk_e時脈信號之閘極以及耦合至節點N3之汲極。T1 5 至T1 7 係以串聯方式耦合，其中T1 5 具有耦合至節點N3之汲極，而T1 7 具有耦合至接地之源極。T1 5 至T1 6 之閘極係耦合以接收位址輸入A1及A2，而T1 7 之閘極係耦合至來自時脈閘門26之clk時脈信號。將反相器60之輸入及T1 8 之汲極耦合至節點N3。反相器60之輸出為字元線WL0，並且亦係耦合至T1 8 之閘極，其具有耦合至VM 供給電壓之源極。此具體實施例中字元線驅動器22A為動態NAND閘極。
因此，T1 4 回應clk_e之取消判定而為節點N3預充電，並回應clk_e之判定而停用。由於已將clk_e位準偏移至VM 域，clk_e之判定係針對VM 電壓，因此在判定clk_e時可完全停用T1 4 。
判定clk_e時，可判定clk以實現動態NAND閘極之評估。若判定A1及A2輸入，電晶體T1 5 至T1 7 為節點N3預充電，並判定字元線WL0(藉由反相器60驅動至VM 供給電壓)。若取消判定A1及A2輸入之一或兩者，則不為節點N3放電，並且不判定字元線WL0。若不為節點N3放電，T1 8 可用作保持器，以防止節點N3漂浮。
由於未將clk時脈信號及輸入A1至A2耦合至PMOS電晶體(因此不需要VM 電壓位準以確保在將PMOS源極耦合至VM 供給電壓時停用PMOS)，clk時脈信號及A1至A2輸入可位於VL 域內。
雖然圖6之具體實施例中顯示一二輸入動態NAND閘極，其他具體實施例中可實施任何數目之輸入上的任何邏輯功能。
現在參考圖7，顯示說明一方法之一項具體實施例的流程圖。邏輯電路12可讀取及/或寫入記憶體電路14(步驟70)。記憶體電路14可使用VL 信號(即VL 域內或參考VL 之信號－步驟72)回應讀取。記憶體電路可儲存使用VL 信號提供的寫入資料(步驟74)。
完全明白上述揭示內容後，熟悉本技藝者將清楚各種變更及修改。以下申請專利範圍應解釋為涵蓋全部此類變更及修改。
10．．．積體電路
12．．．邏輯電路
14．．．記憶體電路
14．．．A記憶體電路
20．．．位準偏移器電路
20a．．．位準偏移器
20b．．．位準偏移器
22．．．字元線驅動電路
22A．．．字元線驅動器
24．．．記憶體陣列
26．．．時脈閘門電路
28．．．控制信號產生器電路
30．．．位元線驅動電路
32A．．．記憶體單元
32N．．．記憶體單元
34．．．位元線預充電電路
36．．．位元線保持電路
38．．．感測放大器
40A．．．交叉耦合反相器
40B．．．交叉耦合反相器
50．．．反相器
52．．．NOR閘極
54．．．NAND閘極
56．．．反相器
60．．．反相器
clk．．．時脈輸出
clk_e．．．時脈輸出
En．．．致動輸入
gclk．．．時脈輸入
N1．．．節點
N2．．．節點
N3．．．節點
T1 ．．．NMOS電晶體
T2 ．．．NMOS電晶體
T3 ．．．電晶體
T4 ．．．電晶體
T5 ．．．電晶體
T6 ．．．電晶體
T7 ．．．電晶體
T8 ．．．電晶體
T9 ．．．電晶體
T1 0 ．．．電晶體
T1 1 ．．．電晶體
T1 2 ．．．電晶體
T1 3 ．．．電晶體
T1 4 ．．．電晶體
T1 5 ．．．電晶體
T1 7 ．．．電晶體
T1 8 ．．．電晶體
VL ．．．第一供給電壓
VM ．．．第二電源供給電壓
WL0．．．字元線
WLN．．．字元線
以上詳細說明參考附圖，現在予以簡要說明。
圖1為積體電路之一項具體實施例之方塊圖。
圖2為圖1內所示之記憶體電路的一項具體實施例之方塊圖。
圖3為圖2內所示之記憶體陣列的一項具體實施例之電路圖。
圖4為圖2內所示之位準偏移器的一項具體實施例之電路圖。
圖5為圖2內所示之位準偏移器的另一具體實施例之電路圖。
圖6為圖2內所示之字元線驅動器的一項具體實施例之電路圖。
圖7為說明一方法之一項具體實施例的流程圖。
雖然本發明可有各種修改與替代形式，但其特定具體實施例已藉由範例的方式顯示於附圖中並且詳細說明於本文中。然而應瞭解，圖式及其詳細說明並非意欲將本發明限制於所揭示的特定形式，相反，本發明意在涵蓋由所附申請專利範圍定義的本發明之精神及範疇內的全部修改、等效物及替代方案。
10．．．積體電路
12．．．邏輯電路
14．．．記憶體電路
VL ．．．第一供給電壓
VM ．．．第二電源供給電壓

Claims (18)

  1. 一種積體電路，其包含：至少一個邏輯電路，其係由一至該積體電路之第一輸入所接收之第一供給電壓供給；以及至少一個記憶體電路，其係耦合至該邏輯電路並由一至該積體電路之第二輸入所接收之第二供給電壓供給，以及其中該記憶體電路係配置成用以回應該邏輯電路而加以讀取及寫入，即使在使用期間該第一供給電壓小於該第二供給電壓，且其中該記憶體電路包含至少一記憶體陣列，及其中該記憶體陣列包含在使用期間藉由該第二供給電壓連續供給之複數個記憶體單元。
  2. 如請求項1之積體電路，其中該記憶體電路除該第二供給電壓外還由該第一供給電壓供給。
  3. 如請求項1之積體電路，其中該記憶體電路包含由該第二供給電壓供給之一字元線驅動電路，其中該複數個記憶體單元之一第一記憶體單元係耦合以從該字元線驅動電路接收一字元線，以便啟動用於存取之該第一記憶體單元。
  4. 如請求項3之積體電路，其中該記憶體電路進一步包含採用該第二供給電壓供給之一位準偏移器電路，其中該位準偏移器電路係耦合以從該邏輯電路接收一輸入信號以及將該輸入信號從該第一供給電壓位準偏移至該第二供給電壓，並且其中該位準偏移器電路係耦合以向該字元線驅動電路提供該位準偏移信號。
  5. 如請求項4之積體電路，其中該輸入信號包含一時脈信號，且其中該字元線驅動電路包含一動態邏輯電路，以及其中該時脈信號觸發該動態邏輯電路之一預充電。
  6. 如請求項5之積體電路，其中該字元線驅動電路係進一步耦合以接收未加以位準偏移的一或多個額外輸入信號。
  7. 如請求項4之積體電路，其中該位準偏移器電路包含一輸出反相器，其包含兩個n型金氧半導體(NMOS)電晶體之一串聯連接，其中該等NMOS電晶體之一第一項的一閘極係耦合以接收該位準偏移信號，且其中該等NMOS電晶體之一第二項的一閘極係耦合至該第一供給電壓。
  8. 如請求項7之積體電路，其中該輸出反相器進一步包含兩個p型金氧半導體(PMOS)電晶體之一串聯連接，其中該等PMOS電晶體之一第一項的一閘極係耦合以接收該位準偏移信號，且其中該等PMOS電晶體之一第二項的一閘極係耦合至該第一供給電壓，以及其中該等PMOS電晶體之該第二項的一源極係耦合至該第二供給電壓。
  9. 如請求項3之積體電路，其中該第一記憶體單元係耦合至一對位元線，且其中該記憶體電路包含一位元線驅動電路，其係耦合至該對位元線並配置成用以驅動該對位元線以寫入該第一記憶體單元，以及其中為該位元線驅動電路供給該第一供給電壓。
  10. 如請求項3之積體電路，其中該第一記憶體單元係耦合至一對位元線，且其中該記憶體電路包含一感測放大器 電路，其係耦合至該對位元線並配置成用以感測該第一記憶體單元之一值，以便對一讀取作出回應而將其輸出，以及其中為該感測放大器電路供給該第一供給電壓。
  11. 如請求項10之積體電路，其中該記憶體電路進一步包含一位元線預充電電路，其係配置成用以該對位元線預充電，以便準備該讀取，且其中由該第一供給電壓供給該位元線預充電電路。
  12. 如請求項11之積體電路，其中該記憶體電路進一步包含一位元線保持電路，其係配置成用以在不活動週期期間對該對位元線保持該預充電，且其中由該第一供給電壓供給該位元線保持電路。
  13. 一種供應電源至一積體電路之方法，其包含：一邏輯電路，其讀取一記憶體單元，該邏輯電路係由一至該積體電路之第一輸入所接收之第一供給電壓供給；以及該記憶體單元使用參考該第一供給電壓之信號回應於該讀取，其中在使用期間為該記憶體單元供給大於該第一供給電壓之一第二供給電壓，且其中在至該積體電路之一第二輸入所接收該第二供給電壓，且其中該記憶體單元係包含於一記憶體陣列中，及其中該記憶體陣列包含在使用期間藉由該第二供給電壓連續供給之複數個記憶體單元。
  14. 如請求項13之方法，其進一步包含： 該邏輯電路使用參考該第一供給電壓之信號寫入該記憶體單元；以及該記憶體單元儲存來自該邏輯電路之該等寫入資料。
  15. 一種積體電路，其包含：至少一個邏輯電路，其係由一第一供給電壓供給；以及至少一個記憶體電路，其係耦合至該邏輯電路並由一第二供給電壓供給，以及其中該記憶體電路係配置成用以回應該邏輯電路而加以讀取及寫入，即使在使用期間該第一供給電壓小於該第二供給電壓，且其中該記憶體電路包含由該第二供給電壓供給之一第一記憶體單元以及由該第二供給電壓供給之一字元線驅動電路，其中該第一記憶體單元係耦合以從該字元線驅動電路接收一字元線，以選擇用於存取之該第一記憶體單元，且其中該記憶體電路進一步包含採用該第二供給電壓供給之一位準偏移器電路，其中該位準偏移器電路係耦合以從該邏輯電路接收一時脈信號以及將該時脈信號從該第一供給電壓位準偏移至該第二供給電壓，並且其中該位準偏移器電路係耦合以向該字元線驅動電路提供該位準偏移時脈信號，且其中該字元線驅動電路包含一動態邏輯電路，以及其中該時脈信號觸發該動態邏輯電路之一預充電。
  16. 如請求項15之積體電路，其中該字元線驅動電路係進一步耦合以接收未加以位準偏移的一或多個額外輸入信 號。
  17. 如請求項15之積體電路，其中該位準偏移器電路包含一輸出反相器，其包含兩個n型金氧半導體(NMOS)電晶體之一串聯連接，其中該等NMOS電晶體之一第一項的一閘極係耦合以接收該位準偏移信號，且其中該等NMOS電晶體之一第二項的一閘極係耦合至該第一供給電壓。
  18. 如請求項17之積體電路，其中該輸出反相器進一步包含兩個p型金氧半導體(PMOS)電晶體之一串聯連接，其中該等PMOS電晶體之一第一項的一閘極係耦合以接收該位準偏移信號，且其中該等PMOS電晶體之一第二項的一閘極係耦合至該第一供給電壓，以及其中該等PMOS電晶體之該第二項的一源極係耦合至該第二供給電壓。
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