KR100612944B1 - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR100612944B1
KR100612944B1 KR1020050036262A KR20050036262A KR100612944B1 KR 100612944 B1 KR100612944 B1 KR 100612944B1 KR 1020050036262 A KR1020050036262 A KR 1020050036262A KR 20050036262 A KR20050036262 A KR 20050036262A KR 100612944 B1 KR100612944 B1 KR 100612944B1
Authority
KR
South Korea
Prior art keywords
voltage
power supply
region
negative voltage
semiconductor device
Prior art date
Application number
KR1020050036262A
Other languages
English (en)
Inventor
강희복
안진홍
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050036262A priority Critical patent/KR100612944B1/ko
Priority to US11/320,833 priority patent/US7358797B2/en
Application granted granted Critical
Publication of KR100612944B1 publication Critical patent/KR100612944B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 전원 공급 방식에 관한 것이다. 본 발명은 낮은 전원전압 환경에서 전류 소모 특성 및 동작 속도 특성을 동시에 확보할 수 있는 반도체 소자를 제공하는데 그 목적이 있다. 본 발명에서는 전류 소모 특성에 따라 반도체 소자를 다수의 영역으로 구분하고, 해당 영역의 전류 소모 특성을 고려하여 기저전원으로서 접지전압 또는 네거티브 전압을 공급한다. 예컨대, 메모리 영역 및 로직 영역과 같이 단일 과도 저 전류 특성을 보이는 영역에 대해서는 기저전원으로서 네거티브 전압을 공급하고, 출력 구동 회로 영역, 지연고정루프, 위상고정루프와 같이 고전류 특성을 보이는 영역에 대해서는 기저전원으로서 접지전압을 그대로 공급한다. 이 경우, 낮은 전원전압 환경에서도 트랜지스터 문턱전압을 저하시키지 않으면서 동작 속도 특성을 확보할 수 있으며, 파워 다운 모드나 스탠바이 모드에서의 전류 소모를 최소화할 수 있다.
낮은 전원전압, 기저전원, 접지전압, 네가티브 전압, 동작 속도

Description

반도체 소자{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 블럭 다이어그램.
도 2는 본 발명의 제2 실시예에 따른 반도체 소자의 블럭 다이어그램.
도 3은 상기 제1 실시예에 따른 반도체 소자의 파워 다운 모드에서의 전압 공급 상태를 나타낸 도면.
도 4는 상기 제2 실시예에 따른 반도체 소자의 파워 다운 모드에서의 전압 공급 상태를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
100: 단일 과도 저 전류 회로부
110: 출력 구동 회로부
120: 네거티브 전압(VBB) 발생부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 전원 공급 방식에 관한 것이다.
최근 반도체 메모리를 비롯한 반도체 소자의 개발과 관련하여 낮은 전력 소모와 빠른 동작 속도가 주된 이슈로 대두되고 있다. 일반적으로 전력 소모를 줄이기 위해서는 칩의 동작전압이 낮아야 하며, 빠른 동작 속도를 확보하기 위해서는 칩 내부에서의 데이터의 스윕 슬로프(sweep slope)가 빨라야 한다.
그런데, 동작전압의 저 전압화가 진행될수록 칩 내부의 트랜지스터의 전류 구동 능력이 급격히 감소하게 되며, 트랜지스터의 전류 구동 능력 감소는 데이터의 스윕 슬로프를 저하시키는 요인이 되어 결국 동작 속도를 저하시키게 된다.
한편, 이처럼 낮은 동작전압에서의 트랜지스터의 전류 구동 능력 저하에 따른 동작 속도의 저하를 보상하기 위하여 트랜지스터의 문턱전압(Vt)을 낮추는 방안을 생각할 수 있다. 그러나 이처럼 트랜지스터의 문턱전압(Vt)을 낮추게 되면, 트랜지스터가 오프된 상태에서의 누설 성분이 증가하여 파워 다운 모드 및 스탠바이 모드 상태에서 전류 소모가 증가하게 된다.
따라서, 낮은 동작전압 환경에서 트랜지스터의 문턱전압(Vt)을 충분히 크게 확보하여 파워 다운 모드 및 스탠바이 모드 상태에서 전류 소모를 작게 하면서, 동시에 동작 속도를 확보할 수 있는 방안이 요구되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으 로, 낮은 전원전압 환경에서 전류 소모 특성 및 동작 속도 특성을 동시에 확보할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 여기전원으로서 전원전압을 인가받고 기저전원으로서 네거티브 전압을 인가받는 메모리 영역 및 로직 영역과, 접지전압을 이용하여 상기 네거티브 전압을 생성하기 위한 네거티브 전압 발생수단을 구비하는 반도체 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 여기전원으로서 전원전압을 인가받고 기저전원으로서 네거티브 전압을 인가받는 단일 과도 저 전류 회로 영역; 여기전원으로서 전원전압을 인가받고 기저전원으로서 접지전압을 인가받는 출력 구동 회로 영역; 및 상기 접지전압을 이용하여 상기 네거티브 전압을 생성하기 위한 네거티브 전압 발생수단을 구비하는 반도체 소자가 제공된다.
본 발명에서는 전류 소모 특성에 따라 반도체 소자를 다수의 영역으로 구분하고, 해당 영역의 전류 소모 특성을 고려하여 기저전원으로서 접지전압 또는 네거티브 전압을 공급한다. 예컨대, 메모리 영역 및 로직 영역과 같이 단일 과도 저 전류 특성을 보이는 영역에 대해서는 기저전원으로서 네거티브 전압을 공급하고, 출력 구동 회로 영역, 지연고정루프, 위상고정루프와 같이 고전류 특성을 보이는 영역에 대해서는 기저전원으로서 접지전압을 그대로 공급한다. 이 경우, 낮은 전원전압 환경에서도 트랜지스터 문턱전압을 저하시키지 않으면서 동작 속도 특성을 확보 할 수 있으며, 파워 다운 모드나 스탠바이 모드에서의 전류 소모를 최소화할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자의 블럭 다이어그램이다.
도 1을 참조하면, 본 실시예에 따른 반도체 소자는 회로 영역을 크게 2 영역으로 구분하였다. 단일 과도 저 전류 회로부(100)와 출력 구동 회로부(110)가 그것이다.
우선, 단일 과도 저 전류 회로부(100)는 메모리 셀 영역 및 로직 회로 영역으로써 한 번의 명령 수행시 단일 과도 전류 즉, 단위 스위칭 전류 특성으로 신호가 전달되는 회로 영역을 말한다. 이 회로 영역은 DC 전류 성분이 작은 저 전류 영역으로써 여기전원으로서 전원전압(VDD)를 사용하고 기저전원으로서 네거티브 전압(VBB)을 사용한다. 네거티브 전압(VBB) 발생부(120)는 접지전압(VSS)을 이용하여 서로 다른 전압 레벨을 가지는 다수의 네거티브 전압(VBB_1, …, VBB_n)을 생성한다. 각 회로 영역마다 각각 다른 전압 레벨의 네거티브 전압이 요구되기 때문이다.
한편, 출력 구동 회로부(110)는 출력 데이터를 구동하기 때문에 큰 전류가 소모되므로 여기전원으로서 전원전압(VDD)를 사용하고 기저전원으로서 접지전압(VSS)을 사용한다. 즉, 출력 구동 회로부(110)에서 각 출력 패드(DQ0, …, DQm)을 풀다운 구동하는데 소모되는 풀다운 전류를 접지전압(VSS)을 이용하여 공급하게 된다.
즉, 본 실시예에 따르면, 단일 과도 저 전류 회로부(100)와 같은 저 전류 영역에서는 기저전원으로서 네가티브 전압을 사용함으로써 전원전압(VDD)이 낮은 경우에도 동작 속도를 확보할 수 있으며, 출력 구동 회로부(110)와 같이 큰 전류를 소모하는 영역에서는 네가티브 전압(VBB) 발생부(120)의 효율을 감안하여 기저전원으로서 접지전압(VSS)을 그대로 사용함으로써 전류 소모의 증가를 억제한다. 따라서, 칩 전체적으로 보면 낮은 전원전압(VDD) 환경에서도 동작 속도 특성을 확보할 수 있으며, 동작 속도 특성 확보를 위해 트랜지스터의 문턱전압(Vt)을 낮추지 않아도 되기 때문에 파워 다운 모드 및 스탠바이 모드에서의 누설 전류를 방지할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 소자의 블럭 다이어그램이다.
도 2를 참조하면, 본 실시예에 따른 반도체 소자는 회로 영역을 크게 3 영역으로 구분하였다. 단일 과도 저 전류 회로부(200)와, 출력 구동 회로부(210), 연속 과도 고 전류 회로부(230)가 그것이다.
우선, 단일 과도 저 전류 회로부(100)는 메모리 셀 영역 및 로직 회로 영역으로써 한 번의 명령 수행시 단일 과도 전류 즉, 단위 스위칭 전류 특성으로 신호가 전달되는 회로 영역을 말한다. 이 회로 영역은 DC 전류 성분이 작은 저 전류 영역으로써 여기전원으로서 전원전압(VDD)를 사용하고 기저전원으로서 네거티브 전압(VBB)을 사용한다. 네거티브 전압(VBB) 발생부(220)는 접지전압(VSS)을 이용하여 서로 다른 전압 레벨을 가지는 다수의 네거티브 전압(VBB_1, …, VBB_n)을 생성한다. 각 회로 영역마다 각각 다른 전압 레벨의 네거티브 전압이 요구되기 때문이다.
다음으로, 연속 과도 고 전류 회로부(230)는 지연고정루프(DLL)나 위상고정루프(PLL)와 같이 연속 과도 전류 즉, 연속 스위칭 전류인 DC 전류 성분이 큰 고 전류 영역으로써 여기전원으로서 전원전압(VDD)를 사용하고 기저전원으로서 접지전압(VSS)을 사용한다.
끝으로, 출력 구동 회로부(210)는 출력 데이터를 구동하기 때문에 큰 전류가 소모되므로 여기전원으로서 전원전압(VDD)를 사용하고 기저전원으로서 접지전압(VSS)을 사용한다.
즉, 본 실시예에 따르면, 단일 과도 저 전류 회로부(200)와 같은 저 전류 영역에서는 기저전원으로서 네가티브 전압을 사용함으로써 전원전압(VDD)이 낮은 경우에도 동작 속도를 확보할 수 있으며, 출력 구동 회로부(210)와 같이 큰 전류를 소모하는 영역에서는 네가티브 전압(VBB) 발생부(220)의 효율을 감안하여 기저전원으로서 접지전압(VSS)을 그대로 사용함으로써 전류 소모의 증가를 억제한다. 한편, 출력 구동 회로부(210)가 아니더라도 고 전류가 소모되는 연속 과도 고 전류 회로부(230)에도 네가티브 전압(VBB) 발생부(220)의 효율을 감안하여 기저전원으로서 접지전압(VSS)을 그대로 사용한다. 따라서, 칩 전체적으로 보면 낮은 전원전압(VDD) 환경에서도 동작 속도 특성을 확보할 수 있으며, 동작 속도 특성 확보를 위해 트랜지스터의 문턱전압(Vt)을 낮추지 않아도 되기 때문에 파워 다운 모드 및 스탠바이 모드에서의 누설 전류를 방지할 수 있다.
도 3은 상기 제1 실시예에 따른 반도체 소자의 파워 다운 모드에서의 전압 공급 상태를 나타낸 도면이며, 도 4는 상기 제2 실시예에 따른 반도체 소자의 파워 다운 모드에서의 전압 공급 상태를 나타낸 도면이다.
도 3 및 도 4를 참조하면, 칩이 파워 다운 모드임을 나타내는 파워 다운 신호(pwrdwnz)를 네가티브 전압(VBB) 발생부(120, 220)의 인에이블 신호로 사용한다. 이 경우, 파워 다운 모드에서는 네가티브 전압(VBB) 발생부(120, 220)를 디스에이블 시켜줌으로써 파워 다운 모드에서는 단일 과도 저 전류 회로부(100, 200)의 기저전원으로 접지전압(VSS)를 공급하게 된다. 따라서, 네가티브 전압(VBB) 발생부(120, 220)에서의 전류 소모를 최소화할 수 있으며, 네가티브 전압(VBB) 발생부(120, 220)의 전류 공급 효율 저하를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 네가티브 전압으로 백바이어스 전압(VBB)을 사용하는 경우를 일례로 들어 설명하였다. 백바이어스 전압(VBB)은 원래 NMOS 트랜지스터 영역의 기판 바이어스를 위해 사용되는 전압으로서, 본 발명에서 사용되는 네거티브 전압은 해당 회로 영역의 특성에 따라 다양한 레벨의 네거티브 전압이 사용되기 때문에 네거티브 전압이 기판 바이어스 전압만을 의미하는 것은 아니다.
전술한 본 발명은 회로 영역의 전류 소모 특성에 따라 서로 다른 기저전원을 사용하도록 함으로써 낮은 전원전압(VDD) 환경에서도 트랜지스터의 문턱전압(Vt)의 저감 없이 동작 속도 특성을 확보할 수 있으며, 파워 다운 모드 및 스탠바이 모드에서의 전류 소모를 최소화함으로써 전류 소모 특성도 확보할 수 있다.

Claims (9)

  1. 여기전원으로서 전원전압을 인가받고 기저전원으로서 네거티브 전압을 인가받는 메모리 영역 및 로직 영역과,
    접지전압을 이용하여 상기 네거티브 전압을 생성하기 위한 네거티브 전압 발생수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 네거티브 전압 발생수단은 파워 다운 신호를 인에이블 신호로 사용하여 파워 다운 모드에서 디스에이블 되는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 네거티브 전압 발생수단은 서로 다른 전압 레벨을 가지는 다수의 네가티브 전압을 생성하는 것을 특징으로 하는 반도체 소자.
  4. 여기전원으로서 전원전압을 인가받고 기저전원으로서 네거티브 전압을 인가 받는 단일 과도 저 전류 회로 영역;
    여기전원으로서 전원전압을 인가받고 기저전원으로서 접지전압을 인가받는 출력 구동 회로 영역; 및
    상기 접지전압을 이용하여 상기 네거티브 전압을 생성하기 위한 네거티브 전압 발생수단
    을 구비하는 반도체 소자.
  5. 제4항에 있어서,
    여기전원으로서 전원전압을 인가받고 기저전원으로서 접지전압을 인가받는 연속 과도 고 전류 회로 영역을 더 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제4항 또는 제5항에 있어서,
    상기 네거티브 전압 발생수단은 파워 다운 신호를 인에이블 신호로 사용하여 파워 다운 모드에서 디스에이블 되는 것을 특징으로 하는 반도체 소자.
  7. 제4항 또는 제5항에 있어서,
    상기 네거티브 전압 발생수단은 서로 다른 전압 레벨을 가지는 다수의 네가 티브 전압을 생성하는 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서,
    상기 저 전류 회로 영역은 메모리 영역 및 로직 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제5항에 있어서,
    상기 연속 과도 고 전류 회로 영역은 지연고정루프 또는 위상고정루프를 포함하는 것을 특징으로 하는 반도체 소자.
KR1020050036262A 2005-04-29 2005-04-29 반도체 소자 KR100612944B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050036262A KR100612944B1 (ko) 2005-04-29 2005-04-29 반도체 소자
US11/320,833 US7358797B2 (en) 2005-04-29 2005-12-30 Semiconductor device having secure operating characteristic under low power environment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050036262A KR100612944B1 (ko) 2005-04-29 2005-04-29 반도체 소자

Publications (1)

Publication Number Publication Date
KR100612944B1 true KR100612944B1 (ko) 2006-08-14

Family

ID=37233868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050036262A KR100612944B1 (ko) 2005-04-29 2005-04-29 반도체 소자

Country Status (2)

Country Link
US (1) US7358797B2 (ko)
KR (1) KR100612944B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785664A (ja) * 1993-09-20 1995-03-31 Fujitsu Ltd ダイナミック型ｍｏｓメモリ
KR19980082677A (ko) * 1997-05-08 1998-12-05 김영환 안정한 데이터 래리 동작을 위한 에스램 및 그 구동 방법
KR20020043780A (ko) * 2000-12-04 2002-06-12 박종섭 디램 셀의 누설전류 억제 회로
KR20040011790A (ko) * 2002-07-30 2004-02-11 삼성전자주식회사 반도체 메모리 장치의 셀 어레이 전원전압 발생회로

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US633874A (en) * 1898-07-20 1899-09-26 Charles Mee Sr Lamp-shelf bracket.
EP0954102A1 (en) * 1991-12-09 1999-11-03 Fujitsu Limited Exclusive or/nor circuits
JP2905666B2 (ja) * 1992-05-25 1999-06-14 三菱電機株式会社 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置
US5452251A (en) * 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
JP2839819B2 (ja) * 1993-05-28 1998-12-16 株式会社東芝 不揮発性半導体記憶装置
KR0141432B1 (ko) * 1993-10-01 1998-07-15 기다오까 다까시 반도체 기억장치
JP3667787B2 (ja) * 1994-05-11 2005-07-06 株式会社ルネサステクノロジ 半導体記憶装置
JPH10241361A (ja) * 1997-02-25 1998-09-11 Toshiba Corp 半導体記憶装置
US6359809B1 (en) * 1997-12-10 2002-03-19 Intel Corporation Oscillator for simultaneously generating multiple clock signals of different frequencies
JPH11260054A (ja) * 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
TW525185B (en) * 2000-03-30 2003-03-21 Matsushita Electric Ind Co Ltd Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit
JP3762856B2 (ja) * 2000-05-30 2006-04-05 株式会社ルネサステクノロジ 半導体集積回路装置
US6654296B2 (en) * 2001-07-23 2003-11-25 Samsung Electronics Co., Ltd. Devices, circuits and methods for dual voltage generation using single charge pump
JP2004022117A (ja) * 2002-06-19 2004-01-22 Renesas Technology Corp 半導体装置
US7053692B2 (en) 2002-12-19 2006-05-30 United Memories, Inc. Powergate control using boosted and negative voltages
JP2005038482A (ja) 2003-07-17 2005-02-10 Toshiba Microelectronics Corp 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0785664A (ja) * 1993-09-20 1995-03-31 Fujitsu Ltd ダイナミック型ｍｏｓメモリ
KR19980082677A (ko) * 1997-05-08 1998-12-05 김영환 안정한 데이터 래리 동작을 위한 에스램 및 그 구동 방법
KR20020043780A (ko) * 2000-12-04 2002-06-12 박종섭 디램 셀의 누설전류 억제 회로
KR20040011790A (ko) * 2002-07-30 2004-02-11 삼성전자주식회사 반도체 메모리 장치의 셀 어레이 전원전압 발생회로

Also Published As

Publication number Publication date
US20060244495A1 (en) 2006-11-02
US7358797B2 (en) 2008-04-15

Similar Documents

Publication Publication Date Title
US6833750B2 (en) Semiconductor integrated circuit device
US7042245B2 (en) Low power consumption MIS semiconductor device
JP5006334B2 (ja) セルフリフレッシュを用いた低消費電力の半導体集積回路
US7733162B2 (en) Plumping voltage generating circuit
US7953966B2 (en) Semiconductor device with a power down mode
US7184354B2 (en) Memory device reduced power consumption in power down mode
JP4274597B2 (ja) 半導体集積回路装置
KR100812936B1 (ko) 스탠바이 모드에서 누설전류가 감소된 내부전원전압발생회로
JP2004005571A (ja) メモリシステム及びメモリ装置
US7339849B2 (en) Internal voltage supply circuit of a semiconductor memory device with a refresh mode
JP6026270B2 (ja) 半導体装置
US8149642B2 (en) Semiconductor memory device
KR100612944B1 (ko) 반도체 소자
KR101053526B1 (ko) 벌크 바이어스 전압 생성장치 및 이를 포함하는 반도체 메모리 장치
US7697351B2 (en) Circuit and method for controlling internal voltage of semiconductor memory apparatus
KR19980022291A (ko) 반도체 메모리 장치의 내부 전압 변환기 및 그 구동 방법
KR20110047892A (ko) 집적회로 및 그 구동방법
KR950007445B1 (ko) 반도체 메모리의 기준전압 발생기
KR100691003B1 (ko) 메모리 장치
KR100265609B1 (ko) 주기변환형 고전압 발생장치
KR20240086445A (ko) 파워 게이팅 회로 및 그것을 포함하는 반도체 칩
US8179737B2 (en) Semiconductor memory apparatus
KR100894106B1 (ko) 전원전압 레벨다운 회로
CN114690677A (zh) 一种多芯片模组的泄漏电流控制
KR20210084955A (ko) 데이터 입출력 회로를 포함하는 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180725

Year of fee payment: 13