KR100348837B1 - 패키징 이후의 번-인 테스트에 사용되는 파워 메이크업회로를 구비한 반도체 집적 회로 장치 및 테스트 방법 - Google Patents

패키징 이후의 번-인 테스트에 사용되는 파워 메이크업회로를 구비한 반도체 집적 회로 장치 및 테스트 방법 Download PDF

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Abstract

사용자는 패키징 이후의 반도체 다이나믹 랜덤 억세스 메모리 장치를 번-인 테스트할 수 있고, 외부 핀(21)과 내부 전원선(202) 사이에 전력 전송 회로(6)가 접속되는데, 전력 전송 회로는 외부 고 전원 전압을 다른 저 전압과 구별하여 외부 핀을 내부 전원선에 연결시킴으로써, 사용자가 번-인 테스트를 고속으로 행할 수 있게 해준다.

Description

패키징 이후의 번-인 테스트에 사용되는 파워 메이크업 회로를 구비한 반도체 집적 회로 장치 및 테스트 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE EQUIPPED WITH POWER MAKE-UP CIRCUIT USED IN BURN-IN TEST AFTER PACKAGING AND METHOD FOR TESTING THE SAME}
본 발명은, 반도체 집적 회로에 관한 것으로, 특히, 승압된 전압을 인가하여 테스트가 행해지는 반도체 집적 회로 및 이 회로의 테스트 방법에 관한 것이다.
다이나믹 랜덤 억세스 메모리 장치 등의 반도체 메모리 장치의 데이타 저장 용량이 향상되고 있다. 이는 제조업자가 메모리 셀 및 이 메모리 셀과 관련된 제어선을 늘렸다는 것을 의미한다. 제조업자는, 제품 보증을 위해, 제품화된 반도체메모리 장치에 각종 테스트를 행한 후 소비자에게 배달한다. 제조업자는 각종 테스트를 통해 불량 제품을 제외시킴으로써, 불량품이 아닌 제품을 소비자에게 배달할 수 있다. 따라서, 테스트가 중요하다. 그러나, 테스트는, 테스트할 부품의 수가 많기 때문에 시간과 노동력을 필요로 한다. 제조업자는 테스트 방법을 단순화하고 테스트를 가속화할 필요가 있다.
도 1은 테스터기가 내장된 반도체 다이나믹 랜덤 억세스 메모리 장치의 전형적인 예를 도시한다. 다이나믹 랜덤 억세스 메모리 셀은, 메모리 셀 어레이 MA를 형성하고, 워드선(501)이 다이나믹 랜덤 억세스 메모리 셀에 선택적으로 접속된다. 외부 전원 전압이 전원 핀(201)에 인가되어, 전원 핀(201)으로부터 승압 회로(2)에 공급된다. 승압 회로(2)는, "VBOOT"라고 표기되어 있고, 외부 전원 전압을 부트스트랩(bootstrap)한다. 따라서, 승압 회로(2)는 외부 전원 전압보다 높은 내부 전원 전압을 생성하여 전원선(202)을 통해 행 어드레스 디코더(3) 및 워드선 구동기(5)에 공급한다. 따라서, 행 어드레스 디코더(3) 및 워드선 구동기(5)는 내부 전원 전압에 의해 전력이 공급된다.
행 어드레스 프리디코드 신호(301)가 행 어드레스 디코더(3)에 공급되고, 행 어드레스 디코더(3)는 행 어드레스 디코드 신호를 워드선 구동기(5)에 공급한다. 워드선 구동기(5)는 행 어드레스 디코드 신호로 표시되는 행 어드레스와 동일한 행 어드레스가 할당된 워드선(501)을 내부 전원 전압 레벨로 선택적으로 변화시킨다. 이러한 이유로, 승압 회로(2)는 부트스트랩 능력을 갖도록 설계되고, 이로서 워드선 구동기(5)의 전류 구동력을 만족시켜 선택된 단일 워드선(501)을 내부 전원 전압 레벨로 올린다. 제조업자가 종래 기술의 제품화된 반도체 다이나믹 랜덤 억세스 메모리 장치를 워드선(501)에 관하여 테스트하는 경우, 워드선 구동기(5)는 워드선(501)을 내부 전원 전압으로 순차적으로 변화시켜, 테스트는 긴 시간을 요하게 된다.
테스트에 소비되는 시간을 단축시키기 위해서, 제조업자는 반도체 웨이퍼를 칩으로 분리시키기 전에 번-인 테스트를 수행하며, 종래 기술의 반도체 다이나믹 랜덤 억세스 메모리 장치에는 웨이퍼 번-인 테스트 회로(4)가 구비되어 있다. 웨이퍼 번-인 테스트 회로(4)는 외부 인에이블 신호(401)에 의해 인에이블된다. 그다음, 웨이퍼 번-인 테스트 회로(4)는 행 어드레스 디코더(3)에 제어 신호(402)를 공급한다. 행 어드레스 디코더(3)는 제어 신호(402)에 응답하여 모든 디코드된 어드레스 신호를 활성화 레벨로 변화시킨다. 이렇게 함으로써, 워드선 구동기(5)는 모든 워드선(501)을 동시에 내부 전원 전압으로 승압시킨다. 따라서, 모든 워드선(501)은 내부 전원 전압 레벨로 동시에 변화되고, 번-인 테스트가 가속화된다.
워드선 구동기(5)는 모든 워드선(501)의 동시 활성화시에 많은량의 전류를 소모한다. 그러나, 승압 회로(2)는 상술한 바와 같이 부트스트랩 능력이 작다. 환언하면, 부트스트랩 능력은 모든 워드선(501)을 내부 전원 전압으로 동시에 올리기에 너무 부족하다. 이런 이유로, 종래의 반도체 다이나믹 랜덤 억세스 메모리 장치에 추가의 전원 핀(22)이 추가되고 (도 2 참조), 외부 전원(도시되지 않음)이 번-인 테스트중에 전원 핀(22)을 통해 전원선(202)에 내부 전원 전압만큼 높게 승압된 전압 VBOOT를 보충한다. 번-인 테스트를 행한 후에는, 추가의 전원 핀(22)은 쓸모가 없다. 이런 이유로, 제조업자는 몰딩 단계에서 추가의 전원 핀(22)을 합성 수지로 덮고 플라스틱 패키지 밖으로 돌출되지 않도록 한다.
최근, 몰딩 단계 이후에 상술한 것과 유사한 번-인 테스트를 행하자는 요구가 있다. 그러나, 추가의 전원 핀(22)은 이미 합성 수지로 덮여있고, 몰딩 단계 이후의 번-인 테스트에는 이용할 수가 없다.
다음의 종래의 문헌을 발견하였다. 첫 번째 종래의 문헌으로서는, 1997년 1월 10일자로 공개된 일본 특개평9-7400호가 있다. 일본 특개평9-7400호에는 반도체 메모리 장치 및 그 테스트 방법이 개시되어 있다. 복수의 워드선 및 복수의 비트선이 워드선 셋트와 비트선 셋트로부터 동시에 선택되고, 테스트 패턴이 선택된 워드선과 선택된 비트선에 접속된 메모리 셀에 고속으로 기록된다. 그러나, 이 일본 공개 공보에는 모든 워드선이 동시에 활성화되는 번-인 테스트에 대해서는 명시되어 있지 않다.
다른 종래 기술의 문헌으로서는, 1996년 6월 11일자로 공개된 일본 특개평8-153390호가 있다. 종래의 문헌은 본 발명과는 관련이 별로 없을 수 있다. 여기에 개시된 종래 기술의 반도체 집적 회로는 출력 인버터를 갖는다. 종래 기술의 반도체 집적 회로는 표준 전원 전압이나 고 전원 전압에 의해 전력이 공급된다. 표준 전원 전압을 선택하는 경우, 승압 회로로부터 출력 인버터로 승압된 전압이 공급된다. 고 전원 전압을 선택하는 경우, 승압 회로는 디스에이블되어 고 전원 전압에서 승압 동작을 통해 생성된 매우 높은 전원 전압으로 인해 출력 인버터가 손상되는 것을 방지한다. 따라서, 일본 특개평8-153390호의 교시는 반도체 다이나믹 랜덤 억세스 메모리 장치의 워드선이나 번-인 테스트에도 관련이 없다.
다른 종래 기술의 문헌으로서는 일본 특표평10-512081호 (국제 공고 번호 WO 96/13037)가 있다. 일본 특표평10-512081호에는 플래쉬 메모리용의 스마트 전원이 있다. 외부 전원 핀에는 외부 전원 전압이 공급되고, 스마트 전원에는 내부 승압 회로가 내장되어 있다. 검출기는 외부 전원 전압을 모니터한다. 외부 전원 핀에 표준 전원 전압이 공급되면, 검출기는 승압 회로에 승압된 전원 전압을 다른 구성 회로에 분배할 것을 지시한다. 그러나, 외부 전원 핀에 고 전원 전압이 공급되면, 검출기는 고 전원 전압이 다른 구성 부품에 분배되도록 한다. 따라서, 일본 특표평10-512081호의 교시는 워드선의 활성화나 번-인 테스트에 관련이 없다.
따라서, 본 발명의 중요 목적은, 패키징한 이후에, 외부 고 전원 전압에 의해 테스트되는 반도체 집적 회로 장치를 제공하는 것이다.
본 발명의 다른 중요 목적은 반도체 집적 회로 장치의 테스트 방법을 제공하는 것이다.
목적을 성취하기 위해서, 본 발명은 반도체 집적 회로 장치에 패키징 이후의 테스트 동안 외부 고 전원 전압을 내부 전원선에 전송하는 전력 전송 회로를 제공 한다.
본 발명의 한 측면에 따르면, 반도체 집적 회로 장치가 전기 시스템의 일부를 형성하는 경우 외부 표준 전원 전압을 인가할 수 있는 제1 외부 핀, 상기 제1 외부 핀에 접속되어 상기 외부 표준 전원 전압으로부터 제1 내부 고 전원 전압을 생성하는 제1 승압 회로, 내부 전원선을 통해 상기 제1 승압 회로에 접속되어 상기 제1 내부 고 전원 전압에 의해 전력이 공급되는 내부 회로, 상기 반도체 집적 회로 장치의 제조 완료 이후에 행해지는 테스트에서 상기 외부 표준 전원 전압보다도 높은 외부 고 전원 전압을 인가할 수 있는 제2 외부 핀, 및 상기 제2 외부 핀과 상기 내부 전원선 사이에 접속되어, 상기 테스트 요구를 인식하여, 테스트시에, 상기 제2 외부 핀을 상기 내부 전원선에 접속시키는 전력 전송 회로를 포함하는 반도체 집적 회로 장치가 제공된다.
본 발명의 다른 측면에 따르면, 외부 표준 전압보다 높은 외부 고 전원 전압을 외부 핀에 인가하는 단계, 테스트 요구가 있는지를 인식하는 단계, 내부 전원선을 통해 외부 고 전원 전압을 내부 회로에 전송하는 단계, 및 외부 고 전원 전압을 내부 회로에 인가하여 테스트를 행하는 단계를 포함하는 반도체 집적 회로 장치의 테스트 방법이 제공된다.
도 1은 종래의 반도체 다이나믹 랜덤 억세스 메모리 장치에 포함되어 있는 구성 부품의 배치를 도시하는 블럭도.
도 2는 전원선에 접속되어 번-인 테스트시에 승압 전원 전압을 형성하는 전원 핀을 도시하는 블럭도.
도 3은 본 발명에 따른 반도체 다이나믹 랜덤 억세스 메모리 장치의 주요 구성 요소의 배치를 도시하는 블럭도.
도 4는 전력 전송 회로의 일부를 형성하는 승압 회로의 회로 구성을 도시하는 회로도.
도 5는 주요 신호의 파형과 승압 회로의 노드 상의 전위 레벨을 도시하는 타이밍 챠트.
도 6은 본 발명에 따른 또 다른 반도체 다이나믹 랜덤 억세스 메모리 장치의 주요 구성 요소의 배치를 도시하는 블럭도.
도 7은 도 3 및 도 6에 도시된 반도체 다이나믹 랜덤 억세스 메모리 장치에이용 가능한 전력 전송 회로의 일부를 형성하는 승압 회로의 회로 구성을 도시하는 회로도.
도 8은 주요 신호의 파형과 도 7에 도시된 승압 회로의 노드 상의 전위 레벨을 도시하는 타이밍 챠트.
<도면의 주요 부분에 대한 부호의 설명>
1 : 검출기
2 : 승압 회로
3 : 행 어드레스 디코더
4 : 번-인 테스트 회로
5 : 워드선 구동기
21 : VDD
제1 실시예
제3도를 참조하면, 본 발명을 구현하는 반도체 다이나믹 랜덤 억세스 메모리 장치는 통상 참조 번호(100)로 표시된다. 반도체 다이나믹 랜덤 억세스 메모리 장치(100)는, 워드선(501, 502, 503...)의 셋트(50)와, 비트선(601, 602, 603,...)의 셋트(60),및 워드선(501, 502, 503,...)과 비트선(601, 602, 603,...)에 선택적으로 접속된 다이나믹 랜덤 억세스 메모리 셀(70)을 포함하는 데이타 저장부(80)를 포함하는데, 워드선(501, 502, 503)에 행 어드레스가 각각 할당되고, 비트선(601, 602, 603)에 열 어드레스가 각각 할당된다. 다이나믹 랜덤 억세스 메모리 셀(70)은 행 어드레스 및 열 어드레스를 이용하여 어드레스될 수 있다.
반도체 다이나믹 랜덤 억세스 메모리 장치는 또한 승압 회로(2), 행 어드레스 디코더(3), 번-인 테스트 회로(4) 및 워드선 구동기(5)를 포함한다. 전원 공급 핀(20)이 승압 회로(2)에 접속되고, 전원 공급 핀(20)을 통해 외부 전원 전압 VDD가 승압 회로(2)에 공급된다. 이 경우, 외부 전원 전압 VDD는 3V이다. 승압 회로(2)는 외부 전원 전압 VDD를 부트스트랩하고, 외부 전원 전압 VDD로부터 승압된 전원 전압 VBBOT를 생성한다. 승압 회로(2)는, 전원선(202)을 통해 승압된 전압 VBOOT를 행 어드레스 디코더(3) 및 워드선 구동기(5)에 분배한다. 승압 회로(2)의 전류 구동력은 크지 않다. 그러나, 승압 회로(2)는 워드선 구동기(5)가 워드선(501/502/503...)을 승압된 전압 레벨 VBOOT로 신속하게 변화시킬 수 있도록 할 수 있다. 이러한 이유로, 승압 회로(2)는 반도체 칩 상에서 좁은 면적을 점유하고, 제조 업자는 반도체 다이나믹 랜덤 억세스 메모리 장치용으로 큰 반도체 칩을 사용할 필요가 없다.
반도체 다이나믹 랜덤 억세스 메모리 장치를 데이타 저장 장치로서 전자 시스템 내에 설치한다고 가정하면, 행 어드레스 프리디코드 신호(301)가 행 어드레스 디코더(3)에 공급되고, 행 어드레스 디코더(3)는, 행 어드레스 프리디코드 신호(301)에 기초하여 행 어드레스 디코드 신호(302)중 하나를 액티브 승압 전압 레벨 VBOOT로 변화시킨다. 워드선 구동기(5)는 행 어드레스 디코드 신호(302)에 응답하여 워드선(501/502/503...)을 승압된 전압 레벨 VBOOT로 선택적으로 승압시킨다. 그 다음, 선택된 워드선에 접속된 다이나믹 랜덤 억세스 메모리 셀(70)의 행으로부터 관련 비트선(601/602/603...)까지로부터 데이타 비트를 독출한다. 독출된 데이타 비트가 입력/출력 데이타 버퍼에 선택적으로 전송되지만, 도 3에서 도면을 단순화하기 위해 회로들은 제외시켰다. 번인 테스트 회로(4)는 디스에이블되고, 제어 신호(402)는 인엑티브 레벨로 고정된다.
번-인 테스트 회로(4)는 번-인 테스트시에 인에이블 신호(401)에 의해 인에이블되고, 제어 신호(402)를 액티브 레벨로 변화시킨다. 번-인 테스트 회로(4)는 제어 신호(402)를 행 어드레스 디코더(3)에 공급한다. 제어 신호(402)는 액티브 레벨에 있고, 행 어드레스 디코더(3)는 모든 행 어드레스 디코드 신호(302)를 액티브 승압 전압 레벨 VBOOT로 변화시키고, 워드선 구동기(5)가 모든 워드선(501/502/503/...)을 승압된 전압 레벨 VBOOT로 승압시키도록 해준다. 따라서, 모든 워드선 또는 워드선(501/502/503/...) 셋트(50)가 번-인 테스트에서 승압된 전압 레벨 VBOOT로 동시에 변경된다.
반도체 다이나믹 랜덤 억세스 메모리 장치는 또한 외부 핀(21)과 전력 전송 회로(6)를 포함한다. 반도체 다이나믹 랜덤 억세스 메모리 장치는 전자 시스템에서 데이타 저장 장치로서 역할을 하고, 외부 전원 전압 VDD는 외부 핀(21)에 공급된다. 그러나, 제조업자가, 예컨대, 워드선(501/502/503/...)의 셋트(50)에 대해 번-인 테스트를 수행하면, 외부 고 전원 전압이 외부 핀(21)에 인가된다. 외부 고 전원 전압은 외부 전원 전압 VDD보다도 높고, 승압된 전압 VBOOT와 같거나 높다. 이 경우에는, 외부 고 전원 전압이 5V이다. 전력 전송 회로(6)가 외부 고 전원 전압을 검출하는 경우, 전력 전송 회로(6)는 외부 핀(21)을 내부 전원선(202)에 접속하고, 외부 전원(도시되지 않음)은 외부 고 전원 전압을 외부 핀(21)을 통해 내부 전원선(202)에 공급한다. 외부 전원의 전류 구동력은 모든 워드선(501/502/503...)을 동시에 외부 고 전원 전압으로 승압시킬 만큼 크다.
사용자에게는 외부 핀(21)의 사용이 통보된다. 즉, 반도체 다이나믹 랜덤 억세스 메모리 장치가 전자 시스템의 일부를 형성하는 보드에 접속되면, 외부 핀(21)은 외부 전원선에 접속된다. 사용자는 또한, 그가 번-인 테스트를 통해 워드선(501/502/503/...)을 점검하기를 원한다면, 그가 외부 핀(21)을 통해 내부 전원선(202)에 외부 고 전압을 공급할 수 있음을 통보받는다. 이런 이유로, 플라스틱 패키지 내에 외부 핀(21)을 매립할 필요가 없다(도시되지 않음).
전력 전송 회로(6)는 검출기(1), 승압 회로(61), 및 스위칭 소자(7)를 포함한다. 이 경우, 스위칭 소자(7)는 n 채널 인핸스먼트형 전계 효과 트랜지스터로 구현된다. 검출기(1)는 외부 핀(21)에 접속되어, 외부 핀(21)에 외부 고 전원 전압이 공급되는지의 여부를 점검한다. 외부 고 전원 전압이 외부 핀(21)에 공급되지 않으면, 검출기(1)는 제어 신호(101)를 비활성화 레벨로 유지시키고, 승압 회로(61)는 활성화되지 않는다. 승압 회로(61)는 게이트 제어 신호(102)를 로우 레벨로 유지하고, 스위칭 소자(7)가 턴 오프된다. 내부 전원선(202)은 외부 핀(71)으로부터 분리된다. 외부 고 전원 전압이 외부 핀(21)에 공급되면, 검출기(1)는 제어 신호(101)를 활성화 레벨로 변화시키며, 승압 회로(61)는 전원 전압을 하이 레벨로 승압시킨다. 하이 레벨은 외부 고 전원 전압보다 적어도 n 채널 인핸스먼트형 전계 효과 트랜지스터의 임계값만큼 높고, 스위칭 소자(7)는 턴 온된다. 스위칭 소자(7)는 외부 핀(21)을 내부 전원선(202)에 전기적으로 접속시킨다. 그 다음, 외부 고 전원 전압이 내부 전원선(202)을 통해 행 어드레스 디코더(3)와 워드선 구동기(5)에 공급된다.
이러한 상황에서, 인에이블 신호(401)는 활성화 레벨로 변화되고, 이에 따라서 번-인 테스트 회로(4)는 제어 신호(402)를 활성화 레벨로 변화시킨다. 행 어드레스 디코더(3)는 모든 행 어드레스 디코드 신호(302)를 활성화 레벨로 변화시키고, 행 어드레스 디코더 신호(302)는 워드선 구동기(5)가 모든 워드선(501/502/503/...)을 승압된 전압 레벨 VBOOT로 변화되게 한다. 외부 전원(도시되지 않음)이 전류 구동력이 크기 때문에, 모든 워드선(501/502/503/,,,)이 신속하게 승압된 전압 레벨로 변화된다. 번-인 테스트는 승압 전압 레벨 VBOOT의 인가에 의해 행해진다. 번-인 테스트는 단시간 내에 완료된다.
도 4는 전력 전송 회로(6)에 내장된 승압 회로(61)의 회로 구성을 도시한다. 승압 회로(61)는 발진 회로(62), 일련의 인버터(11/12), 인버터(13), 부트스트랩 캐패시터(10), 일련의 n 채널 인핸스먼트형 전계 효과 트랜지스터(8/9) 및 n 채널 인핸스먼트형 전계 효과 트랜지스터(15/16)를 포함한다. 발진 회로(62)는 제어 신호(101)에 의해 활성화되어 출력 노드 B로부터의 주기적 신호를 인버터(11/13)에 출력한다. 일련의 인버터(11/12) 및 인버터(13)는 발진 회로(62)의 출력 노드 B에 병렬로 접속된다. 일련의 인버터(11/12)는 주기적 신호로부터 동상 신호를 생성하고, 동상 신호는 부트스트랩 캐패시터(10)의 한 전극에 공급된다. 한편, 인버터(13)는 주기적 신호로부터 역상 신호를 생성한다.
게이트 제어선(102)과 전원선 VDD 사이에 일련의 n 채널 인핸스먼트형 전계 효과 트랜지스터(8/9)가 접속된다. n 채널 인핸스먼트형 전계 효과 트랜지스터(8/9) 사이의 노드는 "A"라고 표시된다. 전원선 VDD는 외부 전원 전압 VDD와 동일한 저 전원 전압을 반도체 다이나믹 랜덤 억세스 메모리 장치의 구성 회로에 분배하고, 이러한 이유로, "VDD"로 표시한다. 부트스트랩 캐패시터(10)의 다른 전극은 노드 A와 n 채널 인핸스먼트형 전계 효과 트랜지스터(8)의 게이트 전극에 접속되고, 인버터(13)는 역상 신호를 n 채널 인핸스먼트형 전계 효과 트랜지스터(9)의 게이트 전극에 공급한다. 주기적 신호가 로우 레벨로 유지되고 있는 동안, 역상 신호는 n 채널 인핸스먼트형 전계 효과 트랜지스터(9)를 턴 온시키고, 노드 A는 내부 저 전원 전압 VDD보다도 n 채널 인핸스먼트형 전계 효과 트랜지스터(9)의 임계값만큼 낮은 포지티브 전압 레벨로 충전된다. 주기적 신호가 하이 레벨로 변화되면, 인버터(13)는 역상 신호에 의해 n 채널 인핸스먼트형 전계 효과 트랜지스터(9)를 턴 오프시키고, 인버터(12)는 동상 신호를 부트스트랩 캐패시터(10)에 공급한다. 그 다음, 노드 A의 전위 레벨은 내부 저 전원 전압 레벨 VDD 이상으로 부트스트랩된다.
게이트 제어선(102)과 내부 저 전원선 VDD 사이에 n 채널 인핸스먼트형 전계 효과 트랜지스터(16)가 접속되어 제어 신호선(101)에 의해 게이트된다. 한편, 게이트 제어선(102)과 접지선 GND 사이에 n 채널 인핸스먼트형 전계 효과트랜지스터(15)가 접속되고, 상보형 제어 신호가 인버터(14)로부터 n 채널 인핸스먼트형 전계 효과 트랜지스터(15)의 게이트 전극에 공급된다.
제어 신호선(101)이 로우 레벨에 있는 동안, n 채널 인핸스먼트형 전계 효과 트랜지스터(16)는 턴 오프되고, 게이트 제어선(102)이 내부 저 전원 전압선 VDD로부터 전기적으로 분리된다. 그러나, 인버터(14)는 n 채널 인핸스먼트형 전계 효과 트랜지스터(15)의 게이트 전극에 하이 레벨을 공급하여 턴 온되게 한다. 그 결과, 게이트 제어선(102)이 접지 레벨로 고정된다. 제어 신호선(101)이 하이 레벨로 변화되면, 인버터(14)는 n 채널 인핸스먼트형 전계 효과 트랜지스터(15)를 턴 오프되게 한다. 게이트 제어선(102)은 접지선으로부터 분리된다. 그러나, 제어 신호선(101) 상의 하이 레벨은 n 채널 인핸스먼트형 전계 효과 트랜지스터(16)를 턴 온되게 하고, 내부 저 전원 전압선 VDD는 게이트 제어선(102)을 내부 저 전원 전압보다도 n 채널 인핸스먼트형 전계 효과 트랜지스터(16)의 임계값만큼 낮은 포지티브 전압 레벨(VDD-VT)로 충전시킨다. 상술한 바와 같이, 부트스트랩 캐패시터(10)는 노드 A를 승압시키고, 노드 A의 전위 레벨은 n 채널 인핸스먼트형 전계 효과 트랜지스터(8)를 통해 게이트 제어선(102)에 전송된다. 게이트 제어선(102) 상의 전위 레벨은 제어 신호선(101) 상의 전위 레벨보다도 임계값만큼 높은 특정 레벨을 초과하여, n 채널 인핸스먼트형 전계 효과 트랜지스터(16)를 턴 오프되게 한다.
도 5는 부트스트랩 동작을 설명한다. 외부 전원은 외부 핀(21)에 외부 고 전원 전압을 인가한다고 가정한다. 검출기(1)는 외부 고 전원 전압을 판별하여 제어 신호선(101)을 시간 t1에서 활성화 하이 레벨로 변화시킨다. 그 다음, n 채널 인핸스먼트형 전계 효과 트랜지스터(15)가 턴 오프된다. n 채널 인핸스먼트형 전계 효과 트랜지스터(16)가 턴 온되고, 제어 신호선(102)은 포지티브 전압 레벨(VDD-VT)로 충전된다. 인버터(13)에 의해 n 채널 인핸스먼트형 전계 효과 트랜지스터(9)는 노드 A를 포지티브 전압 레벨(VDD-VT)로 충전한다.
발진기(62)는 제어신호선(101) 상의 활성화 하이 레벨에 응답하여 주기적 신호를 생성한다. 주기적 신호는 시간 t2, t4, t6에서 상승하고, 시간 t3, t5, t7에서 하강한다. 주기적 신호가 한번 상승하면, 부트스트랩 캐패시터 C1은 노드 A를 승압시킨다. n 채널 인핸스먼트형 전계 효과 트랜지스터가 턴 온되기 전에는, 부트스트랩 캐패시터는 정전 용량 C1을 갖고, 노드 A에 결합된 기생 정전 용량은 C2이며, 노드 A의 전위 레벨은 V2이다. 동상 신호가 하이 레벨로 일단 상승하면, 부트스트랩 캐패시터(10)는 노드 A를 V2로 승압시키고 V2는 V2=((2VDD-VT)C1+C2V2)/(C1+C2)로 제공된다. 인버터(12)는, 주기적 신호의 전위 하강에 응답하여 동상 신호를 접지 레벨로 변화시키고, 노드 A는 전위 레벨(V2-VDD)로 디케이된다. n 채널 인핸스먼트형 전계 효과 트랜지스터(8)는 게이트 제어 신호선(102)이 노드 A에서 전위 하강되는 것을 방지한다. n 채널 인핸스먼트형 전계 효과 트랜지스터(9)는 턴 온되어, 노드 A에 전류가 흐르도록 한다. 그 결과, 노드 A는 전위 레벨(VDD-VT)로 회복된다. 노드 A는 마침내 시간 t6과 시간 t7 사이의 포지티브 고 전압 레벨(2VDD-VT)에 도달하여, 게이트 제어선(102)이 포지티브 고 전압 레벨(2VDD-2VT)로 승압하게 된다. 포지티브 전위 레벨(2VDD-2VT)은 외부 고 전원 전압보다도 적어도 n 채널 인핸스먼트형 전계 효과 트랜지스터(7)의 임계값만큼 높다. 환언하면, 포지티브 전위 레벨(2VDD-2VT)은 (VBOOT+VT) 이상일 수 있다.
전술한 설명으로부터 이해할 수 있는 바와 같이, 도 3에 도시된 반도체 다이나믹 랜덤 억세스 메모리 장치는 전력 전송 회로(61)를 갖고, 전력 전송 회로(61)는, 사용자가 패키징 이후에 워드선(501/502/503...)의 셋트(50)를 번-인 테스트 할 수 있게 한다. 반도체 다이나믹 랜덤 억세스 메모리 장치는 전자 시스템의 데이타 저장 장치로서 역할을 하고, 전력 전송 회로(61)는, 게이트 제어 신호선(102)이 n채널 인핸스먼트형 전계 효과 트랜지스터(7)를 강제로 오프 상태로 유지시키기 때문에, 내부 전원선(202)이 외부 핀(21)으로 원하지 않는 방전이 되는 것을 방지한다.
제2 실시예
도 6은 본 발명을 구현하는 또 다른 반도체 다이나믹 랜덤 억세스 메모리 장치를 도시한다. 제2 실시예를 구현하는 반도체 다이나믹 랜덤 억세스 메모리 장치는 전력 전송 회로(6A)를 제외하고는 제1 실시예와 유사하다. 이런 이유로, 상세한 설명은 생략하고, 제2 실시예의 다른 구성 요소는 제1 실시예의 대응하는 구성 요소를 나타내는 동일한 참조 번호로 표시한다. 지금까지는 전력 전송 회로(6A)에 초점을 두어 설명하였다.
전력 전송 회로(6A)는 승압 회로(61A)와 스위칭부(7)를 포함한다. 스위칭부(7)는 n 채널 인핸스먼트형 전계 효과 트랜지스터로 구현된다. 승압 회로(61A)는 인에이블 신호(401)에 응답하여 게이트 제어 신호선(102)을 외부 고 전원 전압 이상으로 승압시킨다. 그 다음, 스위칭 소자(7)는 턴 온되고, 외부 고 전력 전압은 내부 전원선(202)으로 전송된다. 승압 회로(61A)는 승압 회로(61)와 구성이 유사하다. 이런 이유로, 제어 신호선(101)이 "인에이블 신호(401)"로 재기록되면, 도 5의 파형은 승압 회로(61A)에 적용가능하다.
전력 전송 회로(6A)는 외부 고 전원 전압을 판별하여, 전력 전송 회로(6)와 유사한 전류를 생성한다. 이런 이유로, 사용자는, 패키징 이후에, 워드선 셋트(50)를 번-인 테스트할 수 있다. 전력 전송 회로(6A)는 전력 전송 회로(6)보다도 더 단순하고, 전력 전송 회로(6)가 점유하는 것보다 더 좁은 면적을 점유한다.
도 7은 도 3 및 도 6에 도시된 반도체 다이나믹 랜덤 억세스 메모리 장치에 이용 가능한 또 다른 승압 회로(61B)를 도시한다. 지금까지는 승압 회로(61)를 승압 회로(61B)로 대체하였다고 가정하고 설명하였다. 저 전원선 VDD와 게이트 제어 신호선(102) 사이에 P 채널 인핸스먼트형 전계 효과 트랜지스터(17/18)가 접속되고, 소스 노드에 접속된 각각의 게이트 전극을 갖는다. 일련의 P 채널 인핸스먼트형 전계 효과 트랜지스터(17/18)는 게이트 제어 신호선(102)이 선정된 전위 레벨(VDD+2VT)을 초과하지 않도록 한다. 승압 회로(61B)의 다른 회로 구성 요소는 승압 회로(61)와 유사하고, 승압 회로(61)의 대응하는 회로 구성 요소를 나타내는 동일한 참조 번호로 표시된다.
승압 회로(61B)는 도 8에 도시된 바와 같은 승압 회로(61)와 유사하게 동작한다. 게이트 제어 신호선(102) 상의 전위 레벨은 선정된 전위 레벨(VDD+2VT)로 제한된다. 따라서, 일련의 P 채널 인핸스먼트형 전계 효과 트랜지스터(17/18)는 게이트 제어선(102) 상의 최대 전위를 값(VDD+2VT)로 정확하게 설정한다. 최대 전위는 P 채널 인핸스먼트형 전계 효과 트랜지스터의 수에 따라서 가변적이다.
지금까지 패키징한 이후의 테스트에 대해 설명하였다. 테스트는 일종의 번-인 테스트일 수 있다. 외부 고 전원 전압이 외부 핀(21)에 인가된다. 전력 전송 회로(6)가 반도체 다이나믹 랜덤 억세스 메모리 장치에 내장되어 있으면, 검출기(1)는 외부 고 전원 전압을 판별하고, 승압 회로(61/61B)에 게이트 제어 신호선(102)을 외부 고 전원 전압 이상으로 승압시키도록 명령한다. 그 다음, 스위칭 소자(7)가 턴 온되고, 외부 고 전원 전압이 내부 전원선(202)에 전송된다. 따라서, 외부 고 전원 전압이 내부 전원선(202)에 전송된다. 그 다음, 인에이블 신호(401)가 번-인 테스트 회로(4)의 외부로부터 공급되고, 번-인 테스트 회로(4)는 제어 신호선(402)을 활성화 레벨로 변화시키며, 행 어드레스 디코더/워드선 구동기(3/5)는 모든 워드선(501/502/503/...)을 외부 고 전원 전압으로 동시에 변화시킨다. 따라서, 번-인 테스트는 외부 고 전원 전압의 인가에 의해서 행해지고, 반도체 다이나믹 랜덤 억세스 메모리 장치를 체크하여 결함 소자가 있는지를 점검한다.
전력 전송 회로(61A)가 반도체 다이나믹 랜덤 억세스 메모리 장치 내에 포함되어 있으면, 테스트는 다음과 같이 진행된다. 우선, 외부 고 전원 전압이 외부 핀(21)에 인가된다. 다음으로, 인에이블 신호가 활성화 레벨로 변경된다. 그 다음, 전력 전송 회로(6A)는 외부 고 전원 전압을 내부 전원선(202)에 전송하고, 번-인 테스트 회로(402)는 제어 신호(402)를 활성화 레벨로 변화시킨다. 내부 전원선(202)은 외부 고 전원 전압을 행 어드레스 디코더/워드선 구동기(3/5)에 공급하고, 모든 워드선(501/502/503...)은 외부 고 전원 전압으로 동시에 승압된다. 번-인 테스트는 외부 고 전원 전압의 인가에 의해 행해지고, 반도체 다이나믹 랜덤 억세스 메모리 장치를 체크하여 결함 소자가 있는지를 확인한다.
본 발명의 특정 실시예를 도시하고 설명하였지만, 당 기술에 숙련된자는 본 발명의 사상과 범주에서 벗어나지 않는 한도 내에서 다양한 변화 및 변형이 있을 수 있다는 것을 알 것이다.
전력 전송 회로(6)는 인에이블 신호(401)에 의해 엔에이블되는 번-인 테스트 회로(4)에 의해 활성화되어 외부 핀(21)을 내부 전원선(201)에 연결시킬 수 있다.
외부 고 전압은 외부 핀에 공급될 수 있는데, 이는 어떠한 신호선에도 접속되지 않는다. 외부 핀은 통상 "NC(No Connection) 핀"이라고 부른다.
본 발명은, 내부 승압 회로가 내장되어 있고 사용자가 패키징 이후에 테스트를 원하는 한 어떠한 종류의 반도체 집적 회로에도 적용될 수 있다.
번-인 테스트 회로는 명령 신호에 응답하여 반도체 집적 회로를 선택적으로 테스트할 수 있다.

Claims (21)

  1. 반도체 집적 회로 장치에 있어서,
    반도체 집적 회로 장치가 전기 시스템의 일부를 형성하는 경우 외부 표준 전원 전압 VDD를 인가할 수 있는 제1 외부 핀(20),
    상기 제1 외부 핀(20)에 접속되어 상기 외부 표준 전원 전압으로부터 제1 내부 고 전원 전압을 생성하는 제1 승압 회로(2), 및
    내부 전원선(202)을 통해 상기 제1 승압 회로(2)에 접속되어 상기 제1 내부 고 전원 전압에 의해 전력이 공급되는 내부 회로(3/4/5/80)
    를 포함하고,
    상기 반도체 집적 회로 장치의 제조 완료 이후에 행해지는 테스트에서 상기 외부 표준 전원 전압 VDD보다도 높은 외부 고 전원 전압을 인가할 수 있는 제2 외부 핀(21), 및
    상기 제2 외부 핀(21)과 상기 내부 전원선(202) 사이에 접속되어, 상기 테스트 요구를 인식하고, 상기 테스트시에, 상기 제2 외부 핀(21)을 상기 내부 전원선(202)에 접속시키는 전력 전송 회로(6; 6A)
    를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 전력 전송 회로(6)는 상기 제2 외부 핀(21)과 상기 내부 전원선(202) 사이에 접속되어, 상기 테스트 요구가 있는 경우, 온 상태로 변하는 스위칭 소자(7)를 포함하고, 상기 스위칭 소자(7)는 상기 반도체 집적 회로 장치가 상기 전기 시스템의 상기 일부로서 역할을 하는 동안 턴 오프되는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서, 트랜지스터(7)가 상기 스위칭 소자로서 역할을 하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서, 상기 전력 전송 회로(6)가,
    상기 제2 외부 핀(21)에 접속되어, 상기 제2 외부 핀에 상기 외부 고 전원 전압이 공급되는 지를 알아내기 위해서 상기 제2 외부 핀을 검사하여, 상기 외부 고 전원 전압 검출을 나타내는 제1 제어 신호(101)를 생성하는 검출기(1), 및
    상기 검출기(1)와 상기 트랜지스터(7)의 제어 노드 사이에 접속되어, 상기 제1 제어 신호(101)에 응답하여 활성화 레벨의 제2 제어 신호(102)를 상기 트랜지스터(7)의 상기 제어 노드에 공급하여 상기 트랜지스터를 온 상태로 변화시키는 제어기(61; 61B)
    를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제4항에 있어서, 상기 트랜지스터는 n 채널 인핸스먼트형 전계 효과 트랜지스터(7)이고, 상기 제어기는 상기 제2 제어 신호(102)를 상기 외부 고 전원 전압 이상으로 승압시키기 위한 제2 승압 회로(61; 61B)인 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제3항에 있어서, 상기 전력 전송 회로는, 테스트 회로(4)로서 역할을 하는 상기 내부 회로중 하나에 공급될 뿐만 아니라, 그 자신에 공급되는 외부 제어 신호(401)에 응답하여, 활성화 레벨의 제2 제어 신호(102)를 상기 트랜지스터(7)의 상기 제어 노드에 공급하여 상기 트랜지스터를 온 상태로 변화시키는 제어기(61A; 61B)를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서, 상기 트랜지스터는 n 채널 인핸스먼트형 전계 효과 트랜지스터(7)이고, 상기 제어기는 상기 제2 제어 신호를 상기 외부 고 전원 전압 이상으로 승압시키기 위한 제2 승압 회로(61A; 61B)인 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제1항에 있어서, 테스트 회로(4), 행 어드레스 디코더(3), 워드선 구동기(5) 및 메모리 셀 어레이(80)는 몇몇 상기 내부 회로로서 역할을 하고, 상기 테스트 회로(4)는 상기 테스트시에 외부 제어 신호(401)에 응답하여 제1 제어 신호(402)를 활성화 레벨로 변화시키고, 상기 반도체 집적 회로 장치가 상기 전기 시스템의 상기 일부로서 역할을 하는 동안 상기 행 어드레스 디코더(3)는 내부 어드레스 신호(301)에 응답하여 상기 워드선 구동기(5)가 상기 메모리 셀 어레이(80)의 워드선(501/502/503/...)을 활성화 레벨로 선택적으로 변화시키도록 하고, 상기 행 어드레스 디코더(3)는 상기 테스트시에 상기 제1 제어 신호(402)에 응답하여 복수의 워드선(501/502/503/...)을 상기 외부 고 전원 전압으로 변화시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제8항에 있어서, 상기 행 어드레스 디코더(3) 및 상기 워드선 구동기(5)는 상기 내부 전원선(202)에 접속되고, 상기 전력 전송 회로(6)는 상기 제2 외부 핀과 상기 내부 전원선 사이에 접속되어 상기 테스트 요청이 있는 경우 온 상태로 변화되는 스위칭 소자(7)를 포함하고, 상기 반도체 집적 회로 장치가 상기 전기 시스템의 상기 일부의 역할을 하는 동안, 상기 스위칭 소자가(7)는 턴 오프되는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제9항에 있어서, 트랜지스터(7)는 상기 스위칭 소자로서 역할을 하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제10항에 있어서, 상기 전력 전송 회로는,
    상기 제2 외부 핀에 접속되며, 상기 제2 외부 핀에 상기 외부 고 전원 전압이 공급되는 지를 알아내기 위해 상기 제2 외부 핀을 검사하여, 상기 외부 고 전원 전압 검출을 나타내는 제1 제어 신호를 생성하는 검출기(1), 및
    상기 검출기와 상기 트랜지스터의 제어 노드 사이에 접속되어, 상기 제1 제어 신호에 응답하여 활성화 레벨의 제2 제어 신호를 상기 트랜지스터의 상기 제어 노드에 공급하여 상기 트랜지스터를 온 상태로 변화시키는 제어기(61; 61B)
    를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제11항에 있어서, 상기 트랜지스터는 n 채널 인핸스먼트형 전계 효과 트랜지스터(7)이고, 상기 제어기는 상기 제2 제어 신호를 상기 외부 고 전원 전압 이상으로 승압시키기 위한 제2 승압 회로(60; 60B)인 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제12항에 있어서, 상기 제2 승압 회로는 부트스트랩 캐패시터(10), 상기 제1 제어 신호(101)에 응답하여 주기적 신호를 생성하는 발진기(62) 및 상기 발진기와, 상기 부트스트랩 캐패시터 및 상기 제2 제어 신호를 상기 n 채널 인핸스먼트형 전계 효과 트랜지스터의 상기 제어 노드에 전파하는 신호선(102) 사이에 접속된 스위칭 회로(8/9/11/12/13/14/15/16)를 포함하고, 상기 스위칭 회로는 상기 부트스트랩 캐패시터의 전극에 상기 주기적 신호의 동상 신호와 상기 주기적 신호의 역상 신호를 교대로 공급하여 상기 제2 제어 신호를 상기 외부 고 전원 전압 이상으로 승압시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제13항에 있어서, 상기 제2 승압 회로(61B)는, 상기 신호선 상의 전위 레벨에 대한 리미트를 설정하기 위해 상기 신호선에 접속된 전압 리미터(17/18)를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제10항에 있어서, 상기 전력 전송 회로는, 상기 테스트 회로(4)에 공급될 뿐만 아니라, 그 자신에 공급되는 외부 제어 신호(401)에 응답하여, 활성화 레벨의 제2 제어 신호를 상기 트랜지스터의 상기 제어 노드에 공급하여 상기 트랜지스터를 온 상태로 변화시키는 제어기(61A)를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제15항에 있어서, 상기 트랜지스터는 n 채널 인핸스먼트형 전계 효과 트랜지스터(7)이고, 상기 제어기는 상기 제2 제어 신호를 상기 외부 고 전원 전압 이상으로 승압시키기 위한 제2 승압 회로인 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제16항에 있어서, 상기 제2 승압 회로는 부트스트랩 캐패시터(10), 상기 제1 제어 신호에 응답하여 주기적 신호를 생성하는 발진기(62) 및 상기 발진기, 상기 부트스트랩 캐패시터, 및 상기 제2 제어 신호를 상기 n 채널 인핸스먼트형 전계 효과 트랜지스터의 상기 제어 노드에 전파하는 신호선 사이에 접속된 스위칭 회로(8/9/11/12/13/14/15/16)를 포함하고, 상기 스위칭 회로는 상기 부트스트랩 캐패시터의 전극에 상기 주기적 신호의 동상 신호와 상기 주기적 신호의 역상 신호를 교대로 공급하여 상기 제2 제어 신호를 상기 외부 고 전원 전압 이상으로 승압시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 제17항에 있어서, 상기 제2 승압 회로는, 상기 신호선 상의 전위 레벨에 대한 리미트를 설정하기 위해 상기 신호선에 접속된 전압 리미터(17/18)를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 반도체 집적 회로 장치의 테스트 방법에 있어서,
    a) 외부 표준 전압 VDD보다도 높은 외부 고 전원 전압을 외부 핀(21)에 인가하는 단계,
    b) 테스트 요청이 있는지를 식별하는 단계, 및
    c) 상기 외부 고 전원 전압을 상기 내부 회로로 인가시에 테스트를 행하는 단계
    를 포함하고,
    d) 상기 단계 b)와 상기 단계 c) 사이에서, 내부 전원선(202)을 통해 상기 외부 고 전원 전압을 내부 회로(3/5)에 전송하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 테스트 방법.
  20. 제19항에 있어서, 상기 단계 d)는,
    d-1) 상기 외부 핀에 상기 외부 고 전원 전압이 인가되는 지를 확인하기 위해 상기 외부 핀을 점검하는 단계, 및
    d-2) 상기 단계 b-1)에서 대답이 긍정인 경우 상기 테스트에 대한 요구를 인식하는 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 테스트 방법.
  21. 제19항에 있어서, 상기 단계 d)는,
    d-1) 테스트 회로에 상기 테스트 요구를 나타내는 외부 제어 신호가 공급되었는 지를 확인하기 위해 상기 테스트 회로를 점검하는 단계, 및
    d-2) 상기 단계 b-1)에서 대답이 긍정인 경우 상기 테스트 요구를 인식하는 단계
    를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 테스트 방법.
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