JPH04170069A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に超高集積、低消費
電力で、低電圧駆動を実現する積層構造をもつスタティ
ック型メモリ装置に関する。

【従来の技術） 絶縁ゲート型電界効果トランジスタ（ＩＣＦＥＴ、以下
もっとも一般的なＭＯＳトランジスタと略す）を用いた
相補型スタティック型メモリセル（以下、ＣＭＯＳセル
と略す）は、第３図の回路図に示すように駆動用ＭＯＳ
トランジスタ（Ｔ、、　Ｔ、）と負荷用ＭＯＳトランジ
スタ（Ｔ、、　Ｔ、）から成るフリップフロップ回路と
、ノードＮ、、Ｎ、に接続されている情報の［書き込み
ｊ、「読み出し」を行なうための転送用ＭＯＳトランジ
スタ（Ｔ、。

Ｔ、）で構成されている。しかし、ＣＭＯＳセルを２次
元的なレイアウトで実現した場合、高抵抗負荷型セル等
にくらべてセル面積が大きくなり、半導体記憶装置の高
集積化には不利である。この問題を解決するため、先行
技術においては、たとえば［佐々木伸夫、中野元雄［レ
ーザ再結晶化法による３次元３階建スタチックＲＡＭＪ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ　４　（１９
８５）　７月号、ｐｐ。

６６Ｊに記載されている各層にそれぞれ同一導電型ＭＯ
Ｓトランジスタを２個ずつ３階建に配置した３層構造を
もつ３次元ＣＭＯＳセルが、１９８５年に富士通により
発表されている。第８図は、上記の公知例における１層
目の２つの負荷用ｎ型ＭＯＳトランジスタの活性領域３
６と電源配線３７、および、上記ｐ型ＭＯＳトランジス
タのドレイン領域と２層目に設ける駆動用ｎ型ＭＯＳト
ランジスタのドレイン領域との接続孔３９、上記ｐ型Ｍ
ＯＳトランジスタのゲート電極３８と２層目に設ける駆
動用ｎ型ＭＯＳトランジスタのゲート電極との接続孔４
０を表わす平面図を、佐々木と中野による［大容量化を
秘める３次元ＳＯＴＭＯＳデバイス」　（電子材料２４
　（１９８５）、６月号。

ｐｐ、７４）に掲載されている図をもとに、上記先行例
の特徴を失わないように書いた概略図、第９図は、同一
記事に掲載されている上記公知例の第８図のａ　％　ｄ
を結ぶ破線に沿う断面図、第１０図は、ＦＵＪＩＴＳＵ
　Ｓｃｉ、Ｔｅｃｈｊ、、　２３　、２　、　ｐ　ｐ　
。

８２（Ｊｕｎｅ　１９８７）に掲載されている上記の公
知例における立体的なＭｏＳトランジスタの配置とそれ
らのＭＯＳトランジスタ間の結線を示す概念図である。

上記公知例の３次元３層ＣＭＯＳセルでは、異なる層に
存在するＭＯＳトランジスタの拡散領域間を接続するた
めの接続孔（第８図。

第９図３９、第１Ｏ図６２ａ、６２ｂの結線に対応）の
他に、相補型インバータを構成する異種型ＭＯＳトラン
ジスタのゲート間を接続するための独立な接続孔（第８
図、第９図４０、第１Ｏ図６３ａ、６３ｂの結線に対応
）があり、基板に設けた２つの負荷用ｎ型ＭＯＳトラン
ジスタと２層目に設けた２つの駆動用ｎ型ＭＯＳトラン
ジスタとは４つの独立な接続孔により結線されている。

また、上記負荷用ｎ型ＭＯＳトランジスタのドレイン領
域である高濃度ｐ型不純物領域（第９図４４）と上記駆
動用ｎ型ＭＯＳトランジスタのドレイン領域である高濃
度ｎ型不純物領域（第９図４８）との接続部には、ｐｎ
接合が形成されている。

〔発明が解決しようとする課題１ 以下１本発明が解決しようとする課題を簡潔に述べる。

（１）メモリセル当たりの接続孔数を少なくし、メモリ
セル面積に対する接続孔部分の占める面積の割合を小さ
くしてメモリセル面積の縮小を実現する。

（２）異種型ＭＯＳトランジスタの拡散領域間の接続部
に形成されるｐｎ接合を解消して、低電源電圧における
メモリセルの動作特性を改善する。

（３）メモリセルアレ一部において、加工寸法の微細化
に伴う配線抵抗の増加を緩和する対策を実施する。

（４）積層されたＭＯＳトランジスタ間の干渉を防止す
る。

本発明の目的は、上記の課題を解決し、所要面積がきわ
めて小さく、しかも素子の微細化に対応して低電圧駆動
が可能なスタティック型メモリセルを含む半導体記憶装
置を提供することにある。

〔課題を解決するための手段〕

上記の目的は、絶縁ゲート型電界効果トランジスタを用
いたフリップフロップ回路を含むスタティック型メモリ
セル群を有する半導体記憶装置において、つぎの構造に
より達成される。上記（１）の課題は、異なる層に存在
する素子間のすべての接続を各層間を結線するセル当た
り２箇所の接続孔領域によって行なうことにより解決す
る。上記（２）の課題は、異種型不純物の拡散領域間の
接続部に高融点金属層、あるいは金属シリサイド層を挿
入することにより解決する。上記（３）　、　（４）の
課題は、たとえば、積層化されたＭＯＳトランジスタ間
に低抵抗の導電層を設置し、この導電層を配線領域に使
用することにより解決する。具体的には、たとえば、基
板に第１導電型の負荷用ＭＯＳトランジスタ２個を有し
、これらの上部に絶縁層を介して第２導電型の駆動用Ｍ
ＯＳトランジスタ２個を２層目に設置する。さらに、絶
縁層を介してこの上部には、第２導電型の転送用Ｍｏｓ
トランジスタ２個を設ける。第１導電型の負荷用ＭＯＳ
トランジスタと第２導電型の駆動用ＭＯＳトランジスタ
の間には、電源配線の一部を担う低抵抗導電領域を、第
２導電型の駆動用ＭＯＳトランジスタと第２導電型の転
送用ＭＯＳトランジスタの間には、接地配線の一部を担
う低抵抗導電領域をそれぞれ設置し、ＭＯＳトランジス
タ間の干渉を防ぐシールド層とする。また、基板の第１
導電型の負荷用ＭＯＳトランジスタ、２層目の第２導電
型の駆動用ＭＯＳトランジスタ、３層目の第２導電型の
転送用ＭＯＳトランジスタは、それぞれの高濃度不純物
拡散領域を基板から上部層へ垂直に接続するとともに、
フリップフロップの交差配線もこの領域を利用して行い
、異種型不純物領域の接触領域には高融点金属を挿入す
る。以上の構造により、上記の課題を達成することがで
きる。これらの構造は、各層に配置するＭＯＳトランジ
スタの活性領域が、多結晶シリコン層、単結晶シリコン
基板、基板とは絶縁層により分離されている単結晶シリ
コン層のいずれにつくられていてもかまわない。

〔作用〕

本発明により、同一加工寸法のもとで、メモリセルの面
積が大幅に縮小され、メモリの高集積化が実現する。Ｍ
ＯＳトランジスタを配置する層間に設ける低抵抗の導電
層は以下の作用をもつ。まず、上下層間の信号の干渉を
防ぎ、セルの動作を安定化する。この導電層を接地配線
あるいは電源配線の一部とすることにより、配線の低抵
抗化を実現する。また、情報の記憶ノードであるＭＯＳ
トランジスタのゲートとこの導電層の間に容量素子を設
けることができ、セル面積の縮小に伴う記憶ノードの容
量の減少を補う作用がある。低抵抗の導電層を中間層に
配置することによって、積層構造で問題となる素子内部
で発生するジュール熱を分散し、素子の信頼性を向上さ
せる作用がある。

〔実施例〕

以下、実施例を用いて本発明をより詳細に説明する。

実施例１゜ 本実施例は、３層に配置したＭＯＳトランジスタ間の結
線に関する。第１図（Ａ）〜（Ｄ）は、本発明による相
補型スタティック型メモリセルの平面図であり、第２図
は第１図（Ａ）〜（Ｄ）のａ　−ｄを結ぶ線分に沿った
本実施例の断面図、第３図は、セルの回路図である。第
１図（Ａ）の１は１層目に形成する第３図のＴ、、　Ｔ
、に対応する２つの負荷用ｐ型ＭＯＳトランジスタの活
性領域であり、そのソース領域は接続孔３により電源配
線２に接続している。５は、上記の負荷用ｐ型ＭＯＳト
ランジスタのドレイン領域と１層目に設けた他方の負荷
用ｐ型ＭＯＳトランジスタのゲート電極４（第１ゲート
）を結線するフリップフロップの交差接続を担う接続孔
、６は、上記交差接続を担う第１ゲート４と２層目に設
ける駆動用ｎ型ＭＯＳトランジスタのドレイン領域を結
線する接続孔である。第１図（Ｂ）の７は、２層目に形
成する第３図のＴ、、Ｔ、に対応する２つの駆動用ｎ型
ＭＯＳトランジスタの活性領域であり、そのソース領域
は、接続孔９により接地配線８と接続されている。１１
は、上記のうち一方の駆動用ｎ型ＭＯＳトランジスタの
ドレイン領域と他方の駆動用ｎ型ＭＯＳトランジスタの
ゲート電極１０（第２ゲート）とを接続結線するフリッ
プフロップの交差接続を担う接続孔であり、１２は、上
記の第２ゲート１０と３層目に形成する第３図のＴ、、
Ｔ、に対応する転送用ｎ型ＭＯＳトランジスタの高濃度
ｎ型不純物領域との接続孔である。第１図（Ｃ）の１３
は、３層目の転送用ｎ型ＭＯＳトランジスタの活性領域
であり、その高濃度ｎ型不純物領域は、接続孔１５によ
り、第１図（Ｄ）のデータ線１６と接続しており、１４
は転送用ｎ型ＭＯＳトランジスタのゲート電極（第３ゲ
ート）と半導体記憶装置のワード線を兼ねる。第１図（
Ａ）、（Ｂ）における３、９は、それぞれ１層目に形成
する負荷用ｐ型ＭｏＳトランジ不夕のソース領域と電源
配線２との接続孔、および２層目に形成する駆動用ｎ型
ＭＯＳトランジスタのソース領域と接地配線８との接続
孔であり、メモリセルを構成する素子間を結線するため
の接続孔ではない。また、接続孔３および接続孔９を必
ずしも各メモリセルに設ける必要はなく、メモリセル外
に電源配線および接地配線との接続孔をとり、高濃度不
純物層により各メモリセルとの接続をとることも可能で
ある。このときのメモリセル平面図を第２８図（Ａ）〜
（Ｂ）に示す。第２８図（Ａ）の３１４は１層目に形成
する第３図のＴ、、　Ｔ、に対応する２つの負荷用ｐ型
ＭＯＳトランジスタの活性領域であり、そのソース領域
は高濃度ｎ型不純物層３１５により電源配線に接続して
いる。

３１７は、上記の負荷用ｐ型ＭＯＳトランジスタのドレ
イン領域と１層目に設けた他方の負荷用ｐ型ＭＯＳトラ
ンジスタのゲート電極３１６（第１ゲート）を結線する
フリップフロップの交差接続を担う接続孔、３１８は、
上記交差接続を担う第１ゲート３１６と２層目に設ける
駆動用ｎ型ＭＯＳトランジスタのドレイン領域を結線す
る接続孔である。第２８図（Ｂ）の３１９は、２層目に
形成する第３図のＴ１、Ｔ、に対応する２つの駆動用ｎ
型ＭＯＳトランジスタの活性領域であり、そのソース領
域は、高濃度ｎ型不純物層３２０により接地配線と接続
されている。３２２は、上記のうち一方の駆動用ｎ型Ｍ
ＯＳトランジスタのドレイン領域と他方の駆動用ｎ型Ｍ
ＯＳトランジスタのゲート電極３２１　（第２ゲート）
とを結線するフリップフロップの交差接続を担う接続孔
であり、３２３は、上記の第２ゲート３２１と３層目に
形成する第３図のＴ、、Ｔ、に対応する転送用ｎ型ＭＯ
Ｓトランジスタの高濃度ｎ型不純物領域との接続孔であ
る。第２８図（Ｃ）の３２４は、３層目の転送用ｎ型Ｍ
ＯＳトランジスタの活性領域であり、その高濃度ｎ型不
純物領域は、接続孔３２６により、第２８図（Ｄ）のデ
ータ線３２７と接続しており、３２５は転送用ｎ型ＭＯ
Ｓトランジスタのゲート電極（第３ゲート）と半導体記
憶装置のワード線を兼ねる。さらに、高濃度不純物層３
１５．３２０に金属によるシリサイプ−ジョンをほどこ
せば、３１５，３２０をいっそう低抵抗化できる。これ
ら電源配線、接続孔に関する構造は、以下のすべての実
施例にも適用することができる。第６図は、メモリセル
の繰り返しパターンを、第１図（Ａ）を用いて示した平
面図である。

第２図は、第１図（Ａ）〜（Ｄ）の平面図におけるａ〜
ｄを結ぶ線に沿った断面である。１７はｎ型基板、１８
は素子分離領域、２２は絶縁層、２０．２１．１９は、
それぞれ１層目の負荷用ｐ型ＭＯＳトランジスタのドレ
イン領域およびソース領域である高濃度ｎ型不純物領域
、およびゲート絶縁膜、２３，２４，２５．２６は、そ
れぞれ２層目の駆動用ｎ型ＭＯＳトランジスタのドレイ
ン領域およびソース領域である高濃度ｎ型不純物領域、
チャネル領域が形成されるｎ型不純物領域、ゲート絶縁
膜であり、２７．２８は３層目の転送用ｎ型ＭＯＳトラ
ンジスタの２つの高濃度ｎ型不純物領域、２９はチャネ
ル領域が形成されるｎ型不純物領域、および３０はゲー
ト絶縁膜である。

本実施例において、第３図に示す情報の記憶ノード、Ｎ
、あるいはＮ、に対応する箇所は、第２図のｎ基板Ｉ７
より２０．４，２３，１０．２７の順に上層へ接続され
ている領域である。第４図は、本発明におけるメモリセ
ル内の立体結線の概念図であり、１層目から３層目に垂
直に結線されている２箇所の部分が、上記の記憶ノード
Ｎ１、あるいはＮ、に対応している。第３図におけるダ
イオードは、１層目のｐ型ＭＯＳトランジスタのゲート
電極４（第１ゲート）に最も一般的なｎ型不純物を含む
ポリシリコンを使用した場合に生ずる上記のｐ型ＭＯ３
ｈランジスタのドレイン領域である高濃度ｎ型不純物領
域２０と第１ゲート４との接続部に形成されるｐｎ接合
ダイオードである。このｐｎ接合は、第５図に示すよう
に上記のドレイン領域である高濃度ｎ型不純物領域２０
とｎ型不純物を含む第１ゲート４との間に、金属あるい
は金属シリサイド３４を挿入するか、あるいは、上記の
第１ゲート４に金属、あるいは金属シリサイドを使用す
ることにより解消される。第７図（Ａ）〜（Ｆ）は、本
実施例の製造工程の概略を示す第１図（Ａ）〜（Ｄ）の
ａ　％　ｄを結ぶ線に沿った断面図である。第７図（Ａ
）は、ｎ型基板１７上に公知の素子分離技術により素子
分離領域１８を作成した後、ゲート絶縁膜１９を形成し
、レジストを塗布し、公知のりソグラフィ技術および公
知のエツチング技術を用いて第１図（Ａ）の接続孔５を
形成し、さらに、上記のレジストをマスクとして１層目
の負荷用ｐ型ＭＯＳトランジスタのドレイン領域のうち
、層間の接続領域であり第１ゲートの下部になる領域３
５にあらかじめｎ型不純物、例えばホウ素を高濃度にイ
オン打ち込みし、レジストを除去した状態である。つぎ
に、第７図（Ｂ）のように第１ゲート４を形成し、第７
図（Ｃ）に示すように、第１ゲートをマスクとして、１
層目のｎ型ＭＯＳトランジスタのドレインおよびソース
拡散領域２０．２１をｐ型不純物、例えばホウ素を高濃
度にイオン打ち込みすることにより形成する。第７図＜
Ｄ）は、上記のｎ型ＭＯＳトランジスタのソース領域に
接続孔３をあけ、電源配線２を形成したのち、層間を分
離する絶縁層２２を形成し、公知のエツチング技術によ
り接続孔６を形成した状態であり、第７図（Ｅ）は、２
層目の駆動用ｎ型ＭＯＳトランジスタの活性領域となる
シリコン層を形成し、上記の駆動用ｎ型ＭＯＳトランジ
スタを１層目の負荷用ｎ型ＭＯＳトランジスタと同様の
工程で作成した状態であり、この２層目のシリコン層は
、たとえば、ＣＶＤ法により堆積した多結晶シリコン層
をレーザアニール技術を用いて単結晶化して使用する。

また、この単結晶化のプロセスにおいて、上記の２層目
のシリコン層の結晶軸を制御するために５種結晶（以下
、シードと略す）を使用する場合には、基板１７をシー
ドとして第１ゲート４の接続孔６の部分を単結晶化する
ことにより、接続孔６を通して基板よりシードを得るこ
とができる。第７図（Ｆ）は、２層目のｎ型ＭＯ３）ラ
ンジスタのソース領域に接続孔９をあけ、接地配線８を
形成し、さらに絶縁層を堆積したのち、接続孔１２をあ
け３層目の転送用のｎ型ＭＯＳトランジスタを形成した
ところである。この場合にも、シードを２層目と同様に
接続孔１２を通して下層より供給することができる。さ
らに、絶縁層を堆積し上記の転送用ｎ型ＭＯＳトランジ
スタの高濃度ｎ型不純物領域とデータ線との接続孔１５
を形成し、最上層にデータ線１６を形成した状態が、第
２図である。また、上記負荷用ｎ型ＭＯＳトランジスタ
を第２層に。

上記駆動用ｎ型ＭＯＳトランジスタを第１層に、上記転
送用ｎ型ＭＯＳトランジスタを第３層に配置するメモリ
セル構成も可能である。あるいは、メモリセル回路構成
を第２９図とし、第１層に負荷用ｎ型ＭＯＳトランジス
タを、第２層に駆動用ｎ型ＭＯＳトランジスタを、第３
層に転送用ｎ型ＭＯＳトランジスタを設けるメモリセル
構成および、第１層に駆動用ｎ型ＭＯＳトランジスタを
、第２層に負荷用ｎ型トランジスタを、第３層に転送用
ｎ型ＭＯＳトランジスタを設けるメモリセル構成も可能
である。ここで、２層目のＭＯＳトランジスタ、３層目
のＭＯＳトランジスタの活性領域であるシリコン層は、
単結晶層あるいは多結晶層のいずれでもかまわない。ま
た、１層目のＭＯＳトランジスタの活性領域であるシリ
コン層は、単結晶シリコン基板、あるいは、単結晶シリ
コン基板とは絶縁層を介して積層された単結晶シリコン
層、あるいは、単結晶シリコン基板とは絶縁層を介して
積層されたポリシリコン層のいずれであってもかまわな
い。

実施例２゜ 本実施例は、実施例１．におけるＭＯＳトランジスタの
配置において、特許請求の範囲第２項記載の導電層とし
て、異なる層に存在するＭＯＳトランジスタ間に配線領
域を設けた例である。第１１図（Ａ）〜（Ｆ）は、本実
施例の平面図である。６４は、１層目に形成する第３図
のＴ、、　Ｔ。

に対応する２つの負荷用ｎ型ＭＯＳトランジスタの活性
領域であり、ソース領域は接続孔６６により電源配線６
５に接続され、ドレイン領域は接続孔６８により、他方
の負荷用ｎ型ＭＯＳトランジスタのゲート電極６７（第
１ゲート）に接続されている。６９は、接続孔６８の上
部の第１ゲート６７と、２層目に設ける駆動用ｎ型ＭＯ
Ｓトランジスタのドレイン領域との接続孔である。７０
は、接続孔７１で電源配線６５と接続している電源配線
領域で、１層目の負荷用ｎ型ＭＯＳトランジスタと２層
目の駆動用ｎ型ＭＯＳトランジスタの間に設置され、両
者間の信号の干渉を防止するシールド層をかねる。７２
は、２層目に形成する２つの駆動用ｎ型ＭＯＳトランジ
スタの活性領域であり、ソース領域は接続孔７４により
、接地配線７３と接続され、ドレイン領域は接続孔７６
により、他方の駆動用ｎ型ＭＯＳトランジスタのゲ−ト
電極７５（第２ゲート）と接続されている。

７７は、接続孔７６の上部の第２ゲート７５と３層目に
設ける転送用ｎ型ＭＯＳトランジスタの高濃度ｎ型不純
物領域との接続孔である。７８は、接続孔７９で接地配
線と接続している接地配線領域で、２層目の駆動用ｎ型
ＭＯＳトランジスタと３層目の転送用ｎ型ＭＯＳトラン
ジスタの間に設置され、両者間の信号の干渉を防止する
シールド層をかねる。第１１図（Ｅ）の８０は３層目に
もうける転送用り型ＭＯＳトランジスタの活性領域であ
り、８１は上記２つの転送用ｎ型ＭＯＳトランジスタに
共通なゲート電極（第３ゲート）であるワード線であり
、８２は上記の転送用ｎ型ＭＯＳトランジスタのソース
領域あるいはドレイン領域となる高濃度ｎ型不純物領域
と第１１図（Ｆ）のデータ線８３との接続孔である。上
記の７０゜７８は、異なる層に配置したＭＯＳトランジ
スタ間をシールドする本発明の導電層であり、この層の
上下に存在するＭＯＳトランジスタのチャネル領域は、
上記の配線領域により完全に覆われている。なお、上記
導電層７０．７８は、いずれか−方のみを有する場合も
ある。第１１図（Ｇ）は５本実施例のメモリセルの配置
と電源配線６５と上記の配線領域７０との位置関係を示
したものであり、電源配線は、データ線８３の方向に結
線されている電源配線６５と、これに垂直方向に結線さ
れている上記の配線領域７０により、メモリセルアレイ
全体にメモリセルのサイズを周期とする格子状に形成さ
れており、接地配線に関しても、同様に形成されている
９第１２図は５本実施例の構造を実現する製造方法の概
略を第１１図（Ａ）〜（Ｆ）のａ　−ｄを結ぶ線に沿っ
た断面で示した図である。実施例１．と同様の工程によ
り１層目の負荷用ｎ型ＭＯＳトランジスタのゲートを形
成した状態が、第１２図（Ａ）、（Ｂ）であり、８４は
ｎ型基板、８５は素子分離領域、８７は高濃度ｐ型不純
物領域、８６はゲート絶縁膜である。次に第１２図（Ｃ
）に示すように、上記負荷用ｎ型ＭＯＳトランジスタの
ドレイン、ソース領域である高濃度ｐ型不純物領域８８
．８９を形成後、１層目の負荷用ｎ型ＭＯＳトランジス
タのソース領域８９に接続孔６８をあけ、電源配線６５
を形成し、絶縁層９０を堆積した後、接続孔７１をあけ
、第１２図（Ｄ）のように２層目のＭＯＳトランジスタ
との間に、電源配線の一部を担う導電層７０を形成する
。２層目の駆動用ｎ型ＭＯＳトランジスタは、実施例１
．と同様に、第１２図（Ｅ）に示すように、上記導電層
の上に絶縁層を堆積し、その上に堆積したシリコン層に
形成する。９１゜９２は上記の駆動用ｎ型ＭＯＳトラン
ジスタのドレイン、ソース領域である高濃度ｎ型不純物
領域、９３はチャネルが形成されるｐ型不純物領域、９
４はゲート酸化膜である。第１２図（Ｆ）は、駆動用ｎ
型ＭＯＳトランジスタのソース領域９２に接続孔７４を
あけ、接地配線７３を形成した後、絶縁層を堆積した後
、接続孔７９をあけ、３層目の転送用ｎ型ＭＯＳトラン
ジスタとの間に接地配線の一部を担う導電層７８を設け
たところであり、第１２図（Ｇ）は、上記の転送用のｎ
型ＭＯＳトランジスタを３層目に設け、そのゲート電極
であるワード線８１を形成し絶縁層を堆積した後、Ｅ記
の転送用ｎ型ＭｏＳトランジスタの高濃度ｎ型不純物領
域９６とデータ線との接続孔８２をあけ、最上層にデー
タ線８３を形成したところである。

９５は上記の転送用ｎ型ＭＯＳトランジスタのソースあ
るいはドレイン領域となる高濃度ｎ型不純物領域、９７
はチャネルが形成されるｐ型不純物領域、９８はゲート
絶縁膜である。上記の実施例においては、それぞれ同一
の幾何学構造を持ち、配置するＭＯＳトランジスタの極
性を反転させ、電源配線の位置と接地配線の位置を交換
することができる７この場合、基板に負荷用ｎ型ＭＯＳ
トランジスタ、２層目に駆動用ｐ型ＭＯＳトランジスタ
％３層目に転送用ｐ型ＭＯＳトランジスタを配置するこ
とになる。さらに、基板に駆動用ｎ型ＭＯＳトランジス
タ、２層目に負荷用ｎ型ＭＯＳトランジスタ、３層目に
転送用ｎ型ＭＯＳトランジスタを配置する構成や、基板
に駆動用ｐ型ＭＯＳトランジスタ、２層目に負荷用ｎ型
ＭＯＳトランジスタ、３層目に転送用ｐ型ＭＯＳトラン
ジスタを配置すること構成も可能である。

実施例３゜ 本実施例は、絶縁層を介して３層に配置するＭＯＳトラ
ンジスタのチャネル方向がすべて同一で、かつ上下に重
なっている例である。第１３図（Ａ）〜（Ｄ）は、本実
施例の平面図であり、第１３図（Ａ）の９９は、１層目
の負荷用ｐ型ＭＯＳトランジスタの活性領域であり、ソ
ース領域は接続孔１０１により電源配線１００に接続し
、ドレイン領域は接続孔１０３により他方の負荷用ｐ型
ＭＯＳトランジスタのゲート電極１０２（第１ゲート）
に接続している。１０４は、上記の第１ゲ−）１０２と
２層目の駆動用ｎ型ＭＯＳトランジスタのドレイン領域
との接続孔である。第１３図（Ｂ）の１０５は２層目の
駆動用ｎ型ＭＯＳトランジスタの活性領域であり、ソー
ス領域は接続孔１０７により接地配線１０６に接続し、
ドレイン領域は接続孔１０９により他方の駆動用ｎ型Ｍ
ＯＳトランジスタのゲート電極１０８（第２ゲート）に
接続している。１１０は、上記の第２ゲート１０８と３
層目の転送用ｎ型ＭＯＳトランジスタの高濃度ｎ型不純
物領域との接続孔である。第１３図（Ｃ）の１１１は、
上記の転送用ｎ型ＭＯＳトランジスタの活性領域であり
、１１３はその高濃度ｎ型不純物領域と第１３図（Ｄ）
のデータ線１１４との接続孔である。１１２は、上記の
転送用ｎ型ＭＯＳトランジスタのゲート電極（第３ゲー
ト）であるワード線である。第１４図は、第１３図（Ａ
）〜（Ｄ）のａ　％　ｄを結ぶ線に沿った断面図であり
、１１５はｎ型基板、１１６は素子分離領域、１２０は
絶縁層、１１７，１１８゜１１９はそれぞれ、上記の負
荷用ｐ型ＭＯＳトランジスタのゲート絶縁膜、およびド
レイン、ソース領域である２つの高濃度ｐ型不純物領域
、１２１゜１２２．１２３，１２４は、上記の駆動用ｎ
型ＭＯＳトランジスタのドレイン、ソース領域である２
つの高濃度ｎ型不純物領域、チャネルが形成されるｐ型
不純物領域、およびゲート絶縁膜、１２５．１２６，１
２７，１２８は、上記転送用ｎ型ＭＯＳトランジスタの
２つの高濃度ｎ型不純物領域、チャネルが形成されるｐ
型不純物領域、およびゲート絶縁膜である。尚、本実施
例の製造方法は、上記実施例１．と同様である。また、
上記負荷用ｐ型ＭＯＳトランジスタを第２層に、上記駆
動用ｎ型ＭＯＳトランジスタを第１層に、転送用ｎ型Ｍ
ＯＳトランジスタを第３層に配置するメモリセル構成も
可能である。あるいは、メモリセルの回路構成を第２９
図とし、同一の幾何学構造をもち、第１層に負荷用ｎ型
ＭＯＳトランジスタを、第２層に駆動用ｐ型ＭＯＳトラ
ンジスタを、第３層に転送用ｐ型ＭＯ３ｈランジスタを
設けるメモリセル構成、および、第１層に駆動用ｐ型Ｍ
ＯＳトランジスタを、第２層に負荷用ｎ型ＭＯＳトラン
ジスタを、第３層に転送用ｐ型ＭＯＳトランジスタを設
けるメモリセル構成も可能である。

実施例４゜ 本実施例は、メモリセルのフリップフロップを構成する
２つの相補型インバータが、それぞれ、１層目の負荷用
ｐ型ＭＯＳトランジスタと２層目の駆動用ｎ型ＭＯ８ｈ
ランジスタの両者に共通なゲート電極を有する積層構造
をもち、転送用ｎ型ＭＯＳトランジスタをこれらの上部
に積層した例である。第１５図（Ａ）〜（Ｅ）は本実施
例の平面図である。第１５図（Ａ）の１２９は、１層目
の負荷用ｐ型ＭＯＳトラーンジスタの活性領域であり、
ソース領域は接続孔１３１により電源配線１３０に接続
している。１３２は、上記のｐ型ＭＯＳトランジスタと
２層目の駆動用ｎ型ＭＯＳトランジスタに共通なゲート
電極（第１ゲート）であり、接続孔１３３により他方の
負荷用ｐ型ＭＯＳトランジスタのドレイン領域、接続孔
１３４により他方の駆動用ｎ型Ｍ　ＯＳ　トランジスタ
のドレイン領域に接続している。１３５は、上記の駆動
用ｎ型ＭＯＳトランジスタの活性領域であり、ソース領
域は接続孔１３７により接地配線１３６に接続している
。第１５図（Ｃ）の１３９は、２層目の駆動用ｎ型ＭＯ
Ｓトランジスタと３層目の転送用ｎ型ＭＯＳトランジス
タの間に設ける接地配線の一部である配線領域であり、
接続孔１４０により、接地配線１３６に接続している。

第１５図（Ｄ）の１４１は、上記の転送用ｎ型ＭＯＳト
ランジスタの活性領域、１４２は、上記の転送用ｎ型Ｍ
Ｏ３ｈランジスタのゲート電極（第２ゲート）であるワ
ード線、１４３は、上記の転送用ｎ型ＭＯＳトランジス
タの高濃度ｎ型不純物領域と第１５図（Ｅ）のデータ線
１４４との接続孔である。第１６図は、本実施例を実現
するための製造工程を第１５図（Ａ）〜（Ｅ）のａ　％
　ｄを結ぶ線に沿った断面で示したものである。まず、
第１６図（Ａ）のように上記実施例１．と同様の方法で
ｎ型基板１４５に負荷用ｐ型ＭＯＳトランジスタを形成
する。１４６は素子分離領域、１４８゜１４９はドレイ
ンおよびソース領域となる２つの高濃度ｐ型不純物領域
、１４７はゲート絶縁膜である。次に、１層目のＭＯＳ
トランジスタの上部に絶縁層１５０を堆積させ平坦化を
行なったのち、ゲート絶縁膜１５１を形成し、接続孔１
３４をあけ、２層目の駆動用ｎ型ＭＯＳトランジスタの
活性領域となるシリコン層を堆積し、ソース領域１５３
、ドレイン領域１５２にｎ型不純物を高濃度にイオン打
ち込みすることにより第１６図（Ｂ）の状態になる。第
１６図（Ｃ）は、２層目の駆動用ｎ型ＭＯＳトランジス
タのソース領域に接続孔１３７をあけ、接地配線１３６
を形成したのち、絶縁層を堆積し、層間に設ける配線領
域１３９との接続孔１４０を形成したところであり、第
１６図（Ｄ）は、層間に設ける配線領域である導電層１
３９を形成したところである。第１６図（Ｅ）は、上記
の駆動用ｎ型ＭＯＳトランジスタの上部に絶縁層を堆積
し、接続孔１３８をあけ、３層目の転送用ｎ型ＭＯＳト
ランジスタを形成した状態で、１４２は、２つの転送用
ｎ型ＭＯＳトランジスタに共通のゲート電極（第２ゲー
ト）であるワード線である。第１６図（Ｆ）は、絶縁層
を堆積し、データ線と上記の転送用ｎ型ＭＯＳトランジ
スタの高濃度ｎ型不純物領域との接続孔１４３をあけ、
最上層にデータ線１４４を形成した状態である。尚、本
実施例では、同一の幾何学構造をもち、配置するＭＯＳ
トランジスタの極性を反転させ、電源配線の位置と接地
配線の位置を交換することができる。また、フリップフ
ロップを構成するインバータが、共通なゲートをもつ異
種型ＭＯＳトランジスタの積層構造であれば、その積層
構造が共通なゲートに対し対称でなくてもかまわない。

さらに、本実施例の配線領域１３９が存在しない場合も
ある。また、上記負荷用ｐ型ＭＯＳトランジスタを第２
層に、上記駆動用ｎ型ＭＯＳトランジスタを第１層に配
置するメモリセル構成も可能である。あるいは、メモリ
セルの回路構成を第２９図とし、第１層に負荷用ｎ型Ｍ
ＯＳトランジスタを、第２層に駆動用ｐ型ＭＯＳトラン
ジスタを、第３層に転送用ｐ型ＭＯＳトランジスタを設
けるメモリセル構成、および、第１層に駆動用ｐ型ＭＯ
Ｓトランジスタを、第２層に負荷用ｎ型ＭＯＳトランジ
スタを、第３層に転送用ｐ型ＭＯＳトランジスタを設け
るメモリセル構成も可能である。

実施例５゜ 本実施例は、フリップフロップ回路を構成する相補型イ
ンバータを、ゲート電極が相互に対向するように配置し
た２つの異種型ＭＯＳトランジスタで実現した例である
。第１７図（Ａ）〜（Ｄ）は本実施例の平面図である。

１５９は１層目の負荷用ｐ型ＭＯＳトランジスタの活性
領域であり、ソース領域は接続孔１６１により電源配線
１６０に接続し、ドレイン領域は接続孔１６３により他
方の負荷用ｐ型ＭＯＳトランジスタのゲート電極１６２
（第１ゲート）に接続している。接続孔１６４は、上記
の接続孔１６３の上部の第１ゲート１６２と絶縁層を介
してこれと対向している２層目の駆動用ｎ型ＭＯＳトラ
ンジスタのゲート電極１６８（第２ゲート）との接続孔
である。第１７図（Ｂ）の１６５は、２層目の駆動用ｎ
型ＭＯＳトランジスタの活性領域であり、ソース領域は
接続孔１６７により、接地配線１６６に接続し、ドレイ
ン領域は接続孔１６９により他方の駆動用ｎ型ＭＯＳト
ランジスタのゲート電極１６８（第２ゲート）に接続し
、かつ、接続孔１７０により３層目の転送用ｎ型ＭＯＳ
トランジスタの高濃度ｎ型不純物領域に接続している。

第１７図（Ｃ）の１７１は、上記の転送用ｎ型ＭＯＳト
ランジスタの活性領域、１７２はそのゲート電極（第３
ゲート）であるワード線、１７３は上記の転送用ｎ型Ｍ
ＯＳトランジスタの高濃度ｎ型不純物領域と第１７図（
Ｄ）のデータ線１７４との接続孔である。第１８図は、
第１７図（Ａ）〜（Ｄ）のａ〜ｄを結ぶ線に沿った断面
図で、１７５はｎ型基板、１７６は素子分離領域、１７
８，１７９゜１７７は１層目の負荷用ｎ型ＭＯＳトラン
ジスタのドレインおよびソース領域である２つの高濃度
ｐ型不純物領域、およびゲート絶縁膜であり、１８０は
層間を分離する絶縁層である。１８３゜１８４．１８１
はそれぞれ２層目の駆動用ｎ型ＭＯＳトランジスタのソ
ース領域である高濃度ｎ型不純物領域、チャネル領域が
形成されるｐ型不純物領域、ゲート絶縁膜であり、１８
２は上記の駆動用ｎ型ＭＯＳトランジスタのドレイン領
域および３層目の転送用ｎ型ＭＯＳトランジスタのソー
ス、あるいはドレインである高濃度ｎ型不純物領域であ
る。１８５，１８６，１８７はそれぞれ３層目の転送用
ｎ型ＭＯＳトランジスタのソース、あるいはドレインと
なる高濃度ｎ型不純物領域。

チャネルが形成されるｐ型不純物領域、ゲート絶縁膜で
ある。本実施例では、相補型インバータを構成する異種
型ＭＯＳトランジスタのゲート電極を分離することによ
り、上記の実施例４．に比較して、メモリセルの設計の
自由度が増大する。また、上記負荷用ｎ型ＭＯＳトラン
ジスタを第２層に、上記駆動用ｎ型ＭＯＳトランジスタ
を第１層に配置するメモリセル構成も可能である。ある
いは、メモリセルの回路構成を第２９図とし、第１層に
負荷用ｎ型ＭＯＳトランジスタを、第２層に駆動用ｎ型
ＭＯＳトランジスタを、第３層に転送用ｎ型ＭＯＳトラ
ンジスタを設けるメモリセル構成、および、第１層に駆
動用ｎ型ＭＯＳトランジスタを、第２層に負荷用ｎ型Ｍ
ＯＳトランジスタを、第３層に転送用ｎ型ＭＯＳトラン
ジスタを設けるメモリセル構成も可能である。

実施例６゜ 本実施例は、上記の実施例４．に示した層間に設ける接
地配線領域である導電層と２層目、３層目のｎ型ＭＯＳ
トランジスタのチャネルが形成されるｐ型不純物領域を
接続した例である。第１９図（Ａ）〜（Ｄ）は、本実施
例の平面図である。

第１９図（Ａ）の１８８は１層目の負荷用ｎ型ＭＯＳト
ランジスタの活性領域であり、そのソース領域は、接続
孔１９０により電源配線１８９に接続し、ドレイン領域
は、接続孔１９２により他方の負荷用ｎ型ＭＯＳトラン
ジスタと２層目の駆動用ｎ型ＭＯＳトランジスタに共通
なゲート電極１９１　　（第１ゲート）に接続され、上
記の第１ゲート１９２と上記の駆動用ｎ型ＭＯ３）−ラ
ンジスタのドレイン領域とは接続孔１９３により接続さ
れている。第１９図（Ｂ）の１９４は上記の駆動用ｎ型
ＭＯＳトランジスタの活性領域であり、そのソース領域
は、接続孔１９６により電源配線１９５に接続している
。１９７は、上記の駆動用ｎ型ＭＯＳトランジスタのチ
ャネルが形成されるｐ型不純物領域と上記の駆動用ｎ型
ＭＯＳトランジスタと３層目の転送用ｎ型ＭＯＳトラン
ジスタとの間に形成する接地配線領域１９９との接続孔
、１９８は、上記の駆動用ｎ型ＭＯＳトランジスタのド
レイン領域と３層目の転送用ｎ型ＭＯＳトランジスタの
高濃度ｎ型不純物領域との接続孔である。第１９図（Ｃ
）の１９９は、上記の接地配線領域であり、接続孔２０
０により、接地配線１９５に接続し、接続孔２０１は３
層目の転送用ｎ型ＭＯＳトランジスタのチャネルが形成
されるｐ型不純物領域と上記の接地配線領域１９９との
接続孔である。第１９図（Ｄ）の２０２は、上記の転送
用ｎ型ＭＯＳトランジスタの活性領域であり、２０４は
その高濃度ｎ型不純物領域と第１９図（Ｅ）のデータ線
２０５との接続孔、２０３は、上記の転送用ｎ型ＭＯＳ
トランジスタのゲート電極（第２ゲート）であるワード
線である。本実施例では、２層目、３層目のｎ型ＭＯＳ
トランジスタのチャネル領域の上部および下部に接続孔
１９７゜２０１を設け、活性領域を接地配線と接続する
ことによって、基板電位の変動を解消する。第２０図は
、第１９図（Ａ）　〜（Ｅ）におけるａ　％　ｄの線に
沿った断面図であり、２０６はｎ型基板、２０７は素子
分離領域、２１１は絶縁層、２０９゜２１０．２０８は
それぞれ１層目の負荷用ｐ型ＭＯＳトランジスタのドレ
インおよびソース領域である２つの高濃度ｐ型不純物領
域とゲート絶縁膜であり、２１４，２１５，２１２は２
層目の駆動用ｎ型ＭＯＳトランジスタのソース領域であ
る高濃度ｎ型不純物領域、チャネルが形成されるｐ型不
純物領域、およびゲート絶縁膜であり、２１３は上記の
駆動用ｎ型ＭＯＳトランジスタのドレイン領域および３
層目の転送用ｎ型ＭＯＳトランジスタのソースあるいは
ドレイン領域である高濃度ｎ型不純物領域である。２１
７，２１９，２２０はそれぞれ、上記の転送用ｎ型ＭＯ
，Ｓｈランジスタの高濃度ｎ型不純物領域、チャネルが
形成されるｐ型不純物領域、およびゲート絶縁膜である
。

２１６．２１８はそれぞれ、２層目の駆動用ｎ型ＭＯＳ
トランジスタのチャネル領域および、３層目の転送用ｎ
型ＭＯＳトランジスタのチャネル領域と上記接地配線領
域１９９とを接続する導電層である。また、上記負荷用
ｐ型ＭＯＳトランジスタを第２層に、上記駆動用ｎ型Ｍ
ＯＳトランジスタを第１層に配置するメモリセル構成も
可能である。あるいは、メモリセルの回路構成を第２９
図とし、第１層に負荷用ｎ型ＭＯＳトランジスタを、第
２層に駆動用ｐ型ＭＯＳトランジスタを、第３層に転送
用ｐ型ＭＯＳトランジスタを設けるメモリセル構成、お
よび、第１層に駆動用ｐ型ＭＯＳトランジスタを、第２
層に負荷用ｎ型ＭＯＳトランジスタを、第３層に転送用
ｐ型ＭＯＳトランジスタを設けるメモリセル構成も可能
である。

実施例７゜ 本実施例は、２層目に配置するＭＯＳトランジスタが、
そのチャネル領域をはさんで、対称に２つのゲート電極
をもつ例である。第２１図（Ａ）〜（Ｅ）は本実施例の
平面図であり、第２１図（Ａ）の２２１は、１層目の負
荷用ｐ型ＭＯＳトランジスタの活性領域であり、そのソ
ース領域は、接続孔２２３により電源配線２２２に接続
し、ドレイン領域は接続孔２２５により他方の負荷用ｐ
型ＭＯＳトランジスタのゲート電極２２４（第１ゲート
）に接続している。接続孔２２６は、上記の第１ゲート
２２４と２層目の駆動用ｎ型ＭＯＳトランジスタのゲー
ト電極２３０（第２ゲート）との接続孔である。第２１
図（Ｂ）の２２７は上記の駆動用ｎ型ＭＯＳトランジス
タの活性領域であり、そのソース領域は、接続孔２２９
により、接地配線２２８に接続し、ドレイン領域は、接
続孔２３１により他方の駆動用ｎ型ＭＯＳトランジスタ
の第２ゲート２３０に、また、接続孔２３５により上記
第２ゲート２３０と対をなす他方の駆動用ｎ型ＭＯＳト
ランジスタのゲート電極２３４（第３ゲート）に接続し
ている。２３６は、上記の第３ゲート２３４と３層目の
転送用ｎ型ＭＯＳトランジスタの高濃度ｎ型不純物領域
との接続孔である。第２１図（Ｄ）の２３７は３層目の
転送用ｎ型ＭＯ３）ランジスタの活性領域、２３８は、
上記の転送用ｎ型ＭＯＳトランジスタのゲート電極（第
４ゲート）であるワード線、２３９は、上記の転送用ｎ
型ＭＯＳトランジスタの高濃度ｎ型不純物領域と第２１
図（Ｅ）のデータ線２４０との接続孔である。第２２図
は、第２１図（Ａ）〜（Ｅ）のａ　％　ｄを結ぶ線に沿
った断面図であり、２４１はｎ型基板、２４２は素子分
離領域、２４７は絶縁層、２４４，２４５，２４３は上
記の１層目の負荷用ｐ型ＭＯＳトランジスタのドレイン
およびソース領域である高濃度ｐ型不純物領域、および
ゲート絶縁膜、２４６は金属シリサイド層であり、上記
の負荷用ｐ型ＭＯＳトランジスタのゲート電極２２４（
第１ゲート）に最も一般的なｎ型不純物を含むポリシリ
コンを使用した場合にドレイン領域２４４と第１ゲート
２２４との接続部にｐｎ接合が形成されるのを防ぐため
の層であり、必ずしも必要でない。２４９，２５０，２
５１゜２４８．２５２は２層目の駆動用ｎ型ＭＯＳトラ
ンジスタのドレインおよびソース領域である２つの高濃
度ｎ型不純物領域、チャネルが形成されるｐ型不純物領
域、およびチャネル領域をはさむ第２ゲート２３０、お
よび第３ゲート２３４に対する２つのゲート絶縁膜であ
る。２５３，２５４゜２５５．２５６は３層目の転送用
ｎ型ＭＯＳトランジスタの２つの高濃度ｎ型不純物領域
、チャネルが形成されるｐ型不純物領域、およびゲート
絶縁膜である。尚、上記の第２ゲートと第３ゲートは必
ずしも対称であるとは限らない。また、上記負荷用ｐ型
ＭＯＳトランジスタを第２層に、上記駆動用ｎ型ＭＯＳ
トランジスタを第１層に配置するメモリセル構成も可能
である。あるいは、メモリセルの回路構成を第２９図と
し、第１層に負荷用ｎ型ＭＯ３）ランジスタを、第２層
に駆動用ｐ型ＭＯＳトランジスタを、第３層に転送用ｐ
型ＭＯＳトランジスタを設けるメモリセル構成、および
、第１層に駆動用ｐ型ＭＯＳトランジスタを、第２層に
負荷用ｎ型ＭＯ３ｈランジスタを、第３層に転送用ｐ型
ＭＯＳトランジスタを設けるメモリセル構成も可能であ
る。

実施例８゜ 本実施例は、第２５図にその回路図を示す３層構造をも
つ高抵抗負荷型セルに関する。第２３図（Ａ）〜（Ｄ）
は本実施例の平面図であり、第２３図（Ａ）の２５７は
１層目の駆動用ｎ型ＭＯＳトランジスタの活性領域であ
り、ソース領域は接続孔２５９により接地配線２５８に
接続され、ドレイン領域は接続孔２６１により他方の駆
動用ｎ型ＭＯＳトランジスタのゲート電極２６０（第１
ゲート）に接続され、上記の第１ゲート２６０は接続孔
２６２により２層目の高抵抗負荷２６３の一端に接続さ
れている。第２３図（Ｂ）の２６３は上記の高抵抗負荷
であり、１層目の駆動用ｎ型ＭＯＳトランジスタのドレ
イン領域と接続されている一端は、第２５図のＮ、、　
Ｎ、に対応する情報の記憶ノードであり、接続孔２６６
により３層目の転送用ｎ型ＭＯＳトランジスタの高濃度
ｎ型不純物領域と接続され、高抵抗負荷の他端は接続孔
２６５により電源配線２６４に接続されている。

第２３図（Ｃ）の２６７は上記の転送用ｎ型ＭＯＳトラ
ンジスタの活性領域であり、２６９は上記の転送用ｎ型
ＭＯＳトランジスタの高濃度ｎ型不純物領域と第２３図
（Ｄ）のデータ線２７０との接続孔であり、２６８は上
記の転送用ｎ型ＭＯ３）ランジスタのゲート電極（第２
ゲート）であるワード線である。第２４図は、第２３図
（Ａ）〜（Ｄ）のａ−ｄを結ぶ線に沿った断面であり、
２７１はｐ型基板、２７２は素子分離領域、２７４゜２
７５．２７３は１層目に設ける駆動用ｎ型ＭＯＳトラン
ジスタのドレイン領域、およびソース領域である２つの
高濃度ｎ型不純物領域、およびゲート絶縁膜、２７８，
２７９，２８０，２８１は３層目の転送用ｎ型ＭＯＳト
ランジスタの２つの高濃度ｎ型不純物領域、チャネルが
形成されるｐ型不純物領域、およびゲート絶縁膜、２７
６は絶縁層である。２７７は、上記の第１ゲート２６ｏ
と情報の記憶ノードとの接続部分に挿入した高融点金属
埋め込み領域であり、これは必ずしも金属である必要は
ない。

実施例９゜ 本実施例は、転送用ＭＯＳトランジスタが、チャネル領
域をはさんで存在し各々の電位を独立に制御できる２つ
のゲート電極をもつ場合に関する。

第２６図（Ａ）において、２８２は１層目の負荷用ｐ型
ＭＯＳトランジスタの活性領域であり、ソース領域は接
続孔２８４により電源配線２８３に接続している。２８
６は上記の負荷用ｐ型ＭＯＳトランジスタのドレイン領
域と他方の負荷用ｐ型ＭＯＳトランジスタのゲート電極
２８３（第１ゲート）との接続孔、２８７は上記の第１
ゲート２８３と２層目の駆動用ｎ型ＭＯＳトランジスタ
のドレイン領域との接続孔である。第２６図（Ｂ）の２
８８は上記の駆動用ｎ型ＭＯＳトランジスタの活性領域
であり、ソース領域は接続孔２９０により接地配線２８
９に接続されている。２９２は、上記の駆動用ｎ型ＭＯ
Ｓトランジスタのドレイン領域と他方の駆動用ｎ型ＭＯ
Ｓトランジスタのゲート電極２９１　（第２ゲート）を
接続する接続孔、２９３は上記の第２ゲート２９１と、
３層目の転送用ｎ型ＭＯＳトランジスタの高濃度ｎ型不
純物領域との接続孔である。第２６図（Ｃ）の２９４は
上記の転送用ｎ型ＭＯＳトランジスタのゲート電Ｆ＃８
（第３ゲート）、２９５は、上記の転送用ｎ型ＭＯＳト
ランジスタの活性領域、第２６図（Ｄ）の２９６は、上
記転送用ｎ型ＭＯＳトランジスタのゲート電極（第４ゲ
ート）でありワード線である。上記の第３ゲート２９４
と第４ゲート２９６は電位を独立に制御することが可能
である。２９７は、上記の転送用ｎ型ＭＯ３ｈランジス
タの高濃度不純物領域と第２６図（Ｅ）のデータ線２９
８との接続孔である。第２７図は、第２６図の（Ａ）〜
（Ｅ）のａ〜ｄを結ぶ線に沿った断面図であり、２９９
はｎ型基板、３００は素子分離領域、３０４は絶縁層で
ある。３０２，３０３，３０１は１層目の負荷用ｐ型Ｍ
ｏＳトランジスタのドレインおよびソース領域である２
つの高濃度ｐ型不純物領域、およびゲート絶縁膜である
。３０５，３０６゜３０７．３０８は２層目の駆動用ｎ
型ＭＯＳトランジスタのドレイン、ソース領域である２
つの高濃度ｎ型不純物領域、チャネルが形成されるｐ型
不純物領域、およびゲート酸化膜である。３１０゜３１
１．３１２，３０９，３１３は３層目に設ける転送用ｎ
型ＭＯＳトランジスタのソースあるいはドレイン領域で
ある２つの高濃度ｎ型不純物領域、チャネルが形成され
るｐ型不純物領域、および第３ゲート２９４と第４ゲー
ト２９６に対する２つのゲート絶縁膜である。また、上
記負荷用ｐ型ＭＯＳトランジスタを第２層に、上記駆動
用ｎ型ＭＯＳトランジスタを第１層に配置するメモリセ
ル構成も可能である。あるいは、メモリセルの回路構成
を第２９図とし、第１層に負荷用ｎ型ＭＯＳトランジス
タを、第２層に駆動用ｐ型ＭＯＳトランジスタを、第３
層に転送用ｐ型ＭＯＳトランジスタを設けるメモリセル
構成、および、第１層に駆動用ｐ型ＭＯＳトランジスタ
を、第２層に負荷用ｎ型ＭＯＳトランジスタを、第３層
に転送用ｐ型ＭＯＳトランジスタを設けるメモリセル構
成も可能である。

〔発明の効果〕

本発明によれば、従来の３層構造をもつＣＭＯ５型メモ
ツメモリセルて、セル面積の大幅な縮小が実現される。

これは、第１図に示すように、異なる層に存在するＭＯ
Ｓトランジスタ間のすべての接続が、セル当り２箇所の
接続孔領域のみで可能になった効果である。また、第１
１図に示すように、異層のＭＯＳトランジスタ間に低抵
抗の導電層を設け、これを配線領域に使用することによ
り、加工寸法の微細化に伴う配線抵抗の増大を緩和する
効果を有する。また、３次元的に配置された素子　　４
間に設置されるこれらの低抵抗の導電層は、積層構造で
問題とされる、素子間での信号の干渉を防ぐ効果を有す
るとともに、素子内部で発生する熱の放出特性を改善す
る効果を有する。また、上記の導電層と絶縁層上に形成
したＭＯＳトランジスタの活性領域を電気的に結合する
ことは、絶縁層上に形成したＭＯＳトランジスタの電流
−電圧特性におけるキンク特性などを防止し、ＭＯＳ）
−ランジスタの動作特性を安定させる効果を有する。

さらに、ＭＯＳトランジスタにチャネル領域をはさんで
、複数のゲート電極を設置することは、短チヤネル効果
を低減し、サブスレッショルド特性を改善し、かつコン
ダクタンスを向上させる効果を有する。また、上記の複
数のゲート電極の電位を同期、あるいは非同期に独立に
制御することができるため、メモリセルの動作の制御性
が向上する効果を有する。以上の効果により、高集積で
低電源電圧時にも安定した動作特性を有する半導体記憶
装置を提供することができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）、第１１図（Ａ）〜（Ｆ）。 第１３図（Ａ）〜（Ｄ）、第１５図（Ａ）〜（Ｅ）。 第１７図（Ａ）〜（Ｄ）、第１９図（Ａ）〜（Ｅ）。 第２１図（Ａ）〜（Ｅ）、第２３図（Ａ）〜（Ｄ）。 第２６図（Ａ）〜（Ｅ）、第２８図（Ａ）〜（Ｂ）は、
それぞれ本発明の一実施例の平面図、第６図。 第１１図（Ｇ）は、それぞれ本発明の一実施例の繰り返
しパターンを示す平面図、第２図、第５図。 第１４図、第１８図、第２０図、第２２図、第２４図、
第２７図は、それぞれ本発明の一実施例の断面図、第７
図（Ａ）〜（Ｆ）、第１２図（Ａ）〜（Ｇ）、第１６図
（Ａ）〜（Ｆ）は、それぞれ本発明の一実施例の製造工
程を示す断面図、第３図、第２５図、第２９図はメモリ
セルの回路図、第４図は、本発明の実施例であるＣＭＯ
Ｓセルの結線構造を示す概念図、第８図は、従来技術の
３層ＣＭＯＳセルの１層目の負荷用ｐ型ＭＯＳトランジ
スタと２層目の駆動用ＭＯ３Ｌランジスタとの接続孔を
示した平面図、第９図は、従来技術の３層ＣＭＯＳセル
の断面図、第】０図は従来技術第１毘（Ａ）　　　　■
１図（Ｂ） ■　１　図（Ｃ）　　　　第１　図（Ｄジ藁　２　　図 良　　　　ｂ　　　　　　　ｃ、　　　　　　　　　　
　　　　　ＩＷ　　、１葛　３　図 ｚ 築　４　図 第５図 Ｙ　６　　図 ＩＧ本乞ル ■　７　図　（Ａ） 冨　　７　　図　（！３） 冨７　図　（Ｃ） ＋　　　肇 （Ｌｂ　　　　　ｃ　　　　　　　　　　　　　ｄ１１
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Claims (1)

1. 【特許請求の範囲】 １、２個の駆動素子、２個の負荷素子、および２個の転
   送素子から構成されるスタティック型メモリセルにおい
   て、上記の駆動素子、負荷素子および転送素子が絶縁層
   を介して３層に配置され、異なる層に配置する素子間の
   すべての接続をこれらの構成素子が存在する層間を結合
   する１セル当たり各層間に２箇所ずつ配置された接続孔
   のみで行なうことを特徴とする半導体記憶装置。 ２、特許請求の範囲第１項記載の半導体記憶装置におい
   て、少なくとも異なる層に存在する素子間のいずれかに
   導電層を設けることを特徴とする半導体記憶装置。 ３、特許請求の範囲第２項記載の導電層が、配線の一部
   を担っていること、あるいは、定電位に設定されること
   を特徴とする半導体記憶装置。 ４、特許請求の範囲第１項記載の半導体記憶装置で、特
   にメモリセルを構成する駆動素子、負荷素子、および転
   送素子が単結晶あるいは多結晶半導体層に形成される絶
   縁ゲート型電界効果トランジスタにより構成されること
   を特徴とする半導体記憶装置。 ５、特許請求の範囲第２項記載の半導体記憶装置で、特
   にメモリセルを構成する駆動素子、負荷素子、および転
   送素子が単結晶あるいは多結晶半導体層に形成される絶
   縁ゲート型電界効果トランジスタにより構成されること
   を特徴とする半導体記憶装置。 ６、特許請求の範囲第３項記載の半導体記憶装置におい
   て、特にメモリセルを構成する駆動素子、負荷素子、お
   よび転送素子が単結晶あるいは多結晶半導体層に形成さ
   れる絶縁ゲート型電界効果トランジスタにより構成され
   ることを特徴とする半導体記憶装置。 ７、特許請求の範囲第５項もしくは第６項記載の半導体
   記憶装置において、上記導電層と、少なくともメモリセ
   ルを構成するいずれかの絶縁ゲート型電界効果トランジ
   スタのゲート電極との間に容量素子を設けることを特徴
   とする半導体記憶装置。 ８、特許請求の範囲第４項記載のスタティック型メモリ
   セルにおいて、フリップフロップ回路の構成要素である
   交差接続される２個のインバータを構成する第１導電型
   の絶縁ゲート型電界効果トランジスタと第２導電型の絶
   縁ゲート型電界効果トランジスタが、共通のゲート電極
   を有する積層構造をもつか、あるいは、相互にゲート電
   極が対向するような積層構造をもち、かつ転送用絶縁ゲ
   ート型電界効果トランジスタが、上記インバータを構成
   する第１および第２導電型の絶縁ゲート型電界効果トラ
   ンジスタのいずれかの上層あるいは下層に配置されてい
   ることを特徴とする半導体記憶装置。 ９、特許請求の範囲第２項記載の半導体記憶装置におい
   て、上記導電層と、これに近接する絶縁ゲート型電界効
   果トランジスタのソース、ドレイン領域以外の活性領域
   が電気的に接続されていること、あるいは上記導電層と
   上記活性領域との間に容量結合を有することを特徴とす
   る半導体記憶装置。 １０、特許請求の範囲第１項記載の半導体記憶装置にお
   いて、少なくともこれを構成する絶縁ゲート型電界効果
   トランジスタのうちのいずれかが、チャネル領域をはさ
   むか、あるいははさまないで複数のゲート電極を有する
   ことを特徴とする半導体記憶装置。 １１、特許請求の範囲第１項記載の半導体記憶装置にお
   いて、異なる導電型の不純物拡散領域間の接続部に高融
   点金属、あるいは金属シリサイドを挿入することにより
   、ｐｎ接合の形成を防止することを特徴とする半導体記
   憶装置。 １２、特許請求の範囲第１〜第１１項記載の半導体記憶
   装置であって、第１層が単結晶半導体基板であることを
   特徴とする半導体記憶装置。 １３、特許請求の範囲第１〜第１１項記載の半導体記憶
   装置であって、３層とも絶縁膜上に形成された単結晶半
   導体であることを特徴とする半導体記憶装置。 １４、特許請求の範囲第１〜第１１項記載の半導体記憶
   装置であって、少なくとも１層がメモリセルを構成する
   絶縁ゲート型電界効果トランジスタのソースあるいは、
   ドレインあるいは、チャネル領域を含むポリシリコン層
   であることを特徴とする半導体記憶装置。 １５、特許請求の範囲第１〜第１１項、および第１４項
   記載の半導体記憶装置であって、メモリセルを構成する
   負荷素子がポリシリコン層に形成された抵抗素子である
   ことを特徴とする半導体記憶装置。