JP2007013156A - フィンｆｅｔｃｍｏｓとその製造方法及びそれを備えるメモリ素子 - Google Patents

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Abstract

【課題】フィンＦＥＴＣＭＯＳとその製造方法及びそれを備えるメモリ素子を提供する。
【解決手段】基板上に備えられたｎ型トランジスタ、ｎ型トランジスタ上に積層された層間絶縁層、及び層間絶縁層上に備えられたｐ型トランジスタ、を備えるが、ｎ型及びｐ型トランジスタは、共通のゲート絶縁膜とフィンゲートとを有することを特徴とするＣＭＯＳ素子である。
【選択図】図１

Description

本発明は、ＣＭＯＳ(Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)素子とその製造方法及びそれを備える半導体素子に係り、より詳細には、フィンＦＥＴ ＣＭＯＳ素子、その製造方法、及び前記フィンＦＥＴ ＣＭＯＳ素子を備えるメモリ素子に関する。
産業技術の発展につれて機能は多くなり、体積は小さくなった多様な電子製品が紹介されている。これらの電子製品は、機能に適した半導体素子、例えば、トランジスタやメモリ素子、論理素子などを備えている。
最近、インターネット技術の急速な発展とインターネットと連係できる多様な電子製品の発売で、ユーザーがインターネットを通じて接し、活用できる情報の量が急激に増加している。これによって、より多くのデータを保存し、その処理は迅速であり体積は減らしうる電子製品に対する需要が増大することで、このような電子製品に使われうる半導体素子の開発に対する関心が高まっている。
半導体素子の窮極的な目標は、高集積度、速い動作速度、及び低消費電力と要約できるが、半導体素子がメモリ素子である場合、データの不揮発性の確保、及び記録と消去の容易さが追加されうる。
このような目標下に現在まで多様な半導体素子とこれらが適用された電子製品とが紹介されている。
ＣＭＯＳ素子は、Ｐ型トランジスタとＮ型トランジスタとを含んで各トランジスタの短所を相互補完したものであって、既存の半導体製造工程をそのまま利用でき、消費電力が小さく、Ｎ型トランジスタとＰ型トランジスタとの中間程度の動作速度を有する利点を持っている。
ＣＭＯＳ素子のこのような特性によって、多くの半導体装置がＣＭＯＳ素子を含んでいる。例えば、半導体メモリ装置の一つであり、６個のトランジスタを備えるＳＲＡＭの場合、二つのプルアップトランジスタ、二つのプルダウントランジスタ、及び二つのパストランジスタを備える。このようなＳＲＡＭにおける一つのプルアップトランジスタと一つのプルダウントランジスタとは、ＣＭＯＳ構造を有するように構成される。
ところが、従来技術によるＣＭＯＳは、Ｐ型トランジスタとＮ型トランジスタとは、同じベース基板の異なる位置に形成される。すなわち、Ｎ型トランジスタのそばにＰ型トランジスタが形成される。これによって、ベース基板でＣＭＯＳが占める面積は、ベース基板にＮ型トランジスタやＰ型トランジスタ一つを形成する時より広い。
前記のＳＲＡＭの場合、高速動作が可能であり、消費電力を低くすることができるが、ベース基板でＣＭＯＳが占める面積が広いため、集積度を高めるのには限界がある。
したがって、本発明が達成しようとする第１の技術的課題は、前記従来技術の問題点を改善するためのものであって、集積度を高めうるフィンＦＥＴ ＣＭＯＳ素子を提供するところにある。
本発明が達成しようとする第２の技術的課題は、このようなフィンＦＥＴ ＣＭＯＳ素子の製造方法を提供するところにある。
本発明が達成しようとする第３の技術的課題は、前記フィンＦＥＴ ＣＭＯＳ素子を備える半導体メモリ素子を提供するところにある。
前記第１の技術的課題を達成するために、本発明は、基板上に備えられたｎ型トランジスタ、前記ｎ型トランジスタ上に積層された層間絶縁層、及び前記層間絶縁層上に備えられたｐ型トランジスタを備えるが、前記ｎ型及びｐ型トランジスタは、共通のゲート絶縁膜とフィンゲートとを有することを特徴とするＣＭＯＳ素子を提供する。
前記ｎ型トランジスタのソースと前記ｐ型トランジスタのドレインとは、導電性プラグで連結されており、前記ｎ型トランジスタのソースは、接地されている。この時、前記層間絶縁層及び前記ｐ型トランジスタのソースを含む積層物に、前記ｎ型トランジスタのソースが露出されるコンタクトホールが形成されており、前記コンタクトホールの内側面は、スペーサで覆われており、前記スペーサの内側の前記コンタクトホールは、導電性プラグで充填されている。
前記ｎ型及びｐ型トランジスタのソース及びドレインは、ＬＤＤ構造を有しうる。
前記ｐ型トランジスタのソース及びドレインのドーピング濃度は、前記ｎ型トランジスタのソース及びドレインのドーピング濃度より少なくとも１次数以上高くありうる。
前記スペーサは、窒化膜でありうる。
前記ｎ型トランジスタは、(１００）の結晶面を有する第１半導体層に形成されたものでありうる。
前記ｐ型トランジスタは、(１１０）の結晶面を有する第２半導体層に形成されたものでありうる。
前記基板は、ＳＯＩ基板でありうる。
前記第２の技術的課題を達成するために、本発明は、基板上に第１半導体層、層間絶縁層、及び第２半導体層を順次に積層する第１段階、前記第２半導体層の一部領域上にマスクを形成する第２段階、前記マスクの周りの前記第２半導体層の露出された部分、前記露出された部分の下の前記層間絶縁層、及び前記第１半導体層を順次にエッチングする第３段階、前記マスクを除去する第４段階、前記マスクを除去した後、前記第２半導体層、前記層間絶縁層、及び前記第１半導体層の一部の露出された全面を覆うゲート絶縁膜と、フィン部を有するフィンゲートとを順次に形成する第５段階、前記第１半導体層に前記フィン部を挟んで離隔された第１及び第２ｎ−ドーピング領域を形成する第６段階、前記第２半導体層に前記フィン部を挟んで離隔された第１及び第２ｐ−ドーピング領域を形成する第７段階、前記フィン部の側面にゲートスペーサを形成する第８段階、前記ゲートスペーサをマスクとして使用して、前記第１及び第２ｎ−ドーピング領域にそれぞれ第１及び第２ｎ＋ドーピング領域を形成する第９段階、及び前記ゲートスペーサをマスクとして使用して、前記第１及び第２ｐ−ドーピング領域にそれぞれ第１及び第２ｐ＋ドーピング領域を形成する第１０段階を含むことを特徴とするＣＭＯＳ素子の製造方法を提供する。
該製造方法において、前記第１半導体層は、(１００）の結晶面を有するシリコン層で形成され、前記第２半導体層は、(１１０）の結晶面を有するシリコン層で形成されうる。
前記フィンゲートは、リフトオフ方法で形成されうる。
前記第１及び第２ｎ−ドーピング領域と前記第１及び第２ｎ＋ドーピング領域とは、ｎ型導電性不純物を斜入射イオン注入して形成されうる。この時、前記斜入射角は、３０°程度でありうる。
前記第１及び第２ｐ−ドーピング領域のドーピング濃度は、前記第１及び第２ｎ−ドーピング領域のドーピング濃度より１次数以上高くありうる。また、前記第１及び第２ｐ＋ドーピング領域のドーピング濃度は、前記第１及び第２ｎ＋ドーピング領域のドーピング濃度より１次数以上高くありうる。
本発明の実施形態によれば、前記製造方法は、前記基板上に前記第２半導体層、前記層間絶縁層、前記第１半導体層、及び前記フィンゲートと前記ゲートスペーサとを覆う第２層間絶縁層を形成する段階、前記第２層間絶縁層、前記第２半導体層、及び前記層間絶縁層からなる積層物に前記第２ｎ＋ドーピング領域が露出されるコンタクトホールを形成する段階、前記コンタクトホールを導電性プラグで充填する段階、前記第２層間絶縁層に前記第１ｐ＋ドーピング領域が露出されるコンタクトホールと、前記ゲートが露出されるコンタクトホールとを形成する段階、前記第１ｐ＋ドーピング領域及、び前記ゲートが露出される前記コンタクトホールを導電性プラグで充填する段階、前記第２層間絶縁層、前記第２半導体層、及び前記層間絶縁層からなる積層物に前記第１ｎ＋ドーピング領域が露出されるコンタクトホールを形成する段階、前記第１ｎ＋ドーピング領域が露出されるコンタクトホールの内側面をスペーサで覆う段階、及び前記スペーサの内側の前記コンタクトホールを導電性プラグで充填する段階をさらに含みうる。
また、本発明の他の実施形態によれば、前記製造方法は、前記基板上に前記第２半導体層、前記層間絶縁層、前記第１半導体層、及び前記フィンゲートと前記ゲートスペーサとを覆う第２層間絶縁層を形成する段階、前記第２層間絶縁層、前記第２半導体層、及び前記層間絶縁層からなる積層物に前記第２ｎ＋ドーピング領域が露出される第１コンタクトホールと、前記第１ｎ＋ドーピング領域が露出される第２コンタクトホールとを形成する段階、前記第２コンタクトホールをマスキングした状態で前記第１コンタクトホールを導電性プラグで充填する段階、前記第２コンタクトホールのマスキング状態を解除し、前記第２コンタクトホールの内側面を覆うスペーサを形成する段階、前記スペーサの内側の前記第２コンタクトホールを導電性プラグで充填する段階、前記第２層間絶縁層に前記第１ｐ＋ドーピング領域が露出されるコンタクトホールと、前記ゲートが露出されるコンタクトホールとを形成する段階、及び前記第１ｐ＋ドーピング領域が露出される前記コンタクトホールと、前記ゲートが露出されるコンタクトホールとを導電性プラグで充填する段階をさらに含みうる。
前記製造方法において、前記スペーサは窒化膜で形成できる。
前記第３の技術的課題を達成するために、本発明は、少なくともｐ型プルアップトランジスタとｎ型プルダウントランジスタとを備えるＳＲＡＭにおいて、前記ｎ型プルダウントランジスタと前記ｐ型プルアップトランジスタとは、層間絶縁層を挟んで順次に積層されており、共通のフィンゲートを有することを特徴とするＳＲＡＭを提供する。
このＳＲＡＭにおいて前記ｎ型プルダウントランジスタは、(１００）の結晶面を有するシリコン層に形成されたものでありうる。そして、前記ｐ型プルアップトランジスタは、(１１０）の結晶面を有するシリコン層に形成されたものでありうる。
前記ｐ型プルアップトランジスタのソース及びドレイン領域のドーピング濃度は、前記ｎ型プルダウントランジスタのソース及びドレイン領域のドーピング濃度より少なくとも１次数高くありうる。
前記ｐ型プルアップトランジスタのドレイン領域と前記ｎ型プルダウントランジスタのドレイン領域とは、導電性プラグで連結されている。
前記ｐ型プルアップトランジスタのソース領域及び前記層間絶縁層からなる積層物に、前記ｎ型プルダウントランジスタのソース領域が露出されるコンタクトホールが形成されており、前記コンタクトホールの内側面は、スペーサで覆われており、前記スペーサの内側の前記コンタクトホールは、導電性プラグで充填されている。この時、前記スペーサは、窒化膜でありうる。
前記ｐ型プルアップトランジスタ上に第２層間絶縁層が存在し、前記第２層間絶縁層に前記ｐ型プルアップトランジスタのソース領域が露出されるコンタクトホールと、前記フィンゲートが露出されるコンタクトホールとが形成されており、このコンタクトホールは、導電性プラグで充填されている。
このような本発明を利用すれば、既存の利点はそのまま有し、かつ十分な集積度を有するＣＭＯＳ素子及び半導体メモリ素子を得ることができる。
本発明のＣＭＯＳ素子は、フィン構造のｎ型トランジスタ及びｐ型トランジスタを順次に積層して形成したものであって、既存のＣＭＯＳ素子が有する利点はそのまま維持しつつ、ＣＭＯＳ素子が形成される面積は既存のＣＭＯＳ素子よりはるかに狭い。したがって、本発明を利用すれば、十分な集積度を有するＣＭＯＳ素子を得ることができる。また、本発明のＣＭＯＳ素子を含むメモリ素子、例えばＳＲＡＭの場合、高速動作を行いながら消費電力は低くできるだけでなく、集積度も高めることができる。
以下、本発明の実施形態によるフィンＦＥＴ ＣＭＯＳ素子、その製造方法及びそれを備える半導体メモリ素子を、添付した図面を参照して詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されている。
まず、本発明の実施形態によるフィンＦＥＴ ＣＭＯＳ素子(以下、本発明のＣＭＯＳ素子)について説明する。
図１を参照すれば、本発明のＣＭＯＳ素子は、半導体基板(図示せず)上にバッファ膜４０が存在する。バッファ膜４０は、シリコン酸化膜(ＳｉＯ２)でありうる。バッファ膜４０上に所定形態を有する第１半導体層４２が存在する。第１半導体層４２は、(１００）の結晶面を有するシリコン層でありうる。この時、第１半導体層４２の厚さＴｎは、例えば５０ｎｍでありうる。第１半導体層４２の厚さは、第１半導体層４２を構成する物質によって異なりうる。第１半導体層４２は、第１及び第２不純物領域４２ａ、４２ｂと第１チャンネル領域(図示せず)とを含む。第１及び第２不純物領域４２ａ、４２ｂには、ｎ型導電性不純物がドーピングされている。第１及び第２不純物領域４２ａ、４２ｂのうちいずれか一つはソース領域であり、残りの一つはドレイン領域である。前記第１チャンネル領域は、第１及び第２不純物領域４２ａ、４２ｂの間に位置し、側面は、ゲート４８のフィン部４８ｂで覆われている。ゲート４８のフィン部４８ｂの厚さ４８ｗは、例えば３０ｎｍ程度である。第１半導体層４２は、第１及び第２不純物領域４２ａ、４２ｂから前記第１チャンネル領域に行くほど順次に幅が狭くなる形態である。
第１半導体層４２上に第１半導体層４２と同じ形態で層間絶縁層４４が存在する。層間絶縁層４４は、シリコン酸化膜でありうる。層間絶縁層４４の前記第１チャンネル領域上に形成された部分の側面も、ゲート４８のフィン部４８ｂで覆われている。層間絶縁層４４上に第１半導体層４２と同じ形態の第２半導体層４６が存在する。第２半導体層４６は、(１１０）の結晶面を有するシリコン層でありうる。この時、第２半導体層４６の厚さＴｐは、５０ｎｍ程度である。第２半導体層４６の厚さＴｐは、第２半導体層４６をなす物質によって異なりうる。第２半導体層４６は、第３及び第４不純物領域４６ａ、４６ｂと第２チャンネル領域(図示せず)とを含む。前記第２チャンネル領域は、第１半導体層４２の前記第１チャンネル領域の真上に存在する。そして、前記第２チャンネル領域の露出された全面、すなわち側面と上面は、ゲート４８のフィン部４８ｂで覆われている。第２半導体層４６の第１及び第２不純物領域４６ａ、４６ｂには、ｐ型導電性不純物がドーピングされている。第３及び第４不純物領域４６ａ、４６ｂのうちいずれか一つはソース領域であり、残りはドレイン領域である。第２半導体層４６は、第１半導体層４２と同様に第３及び第４不純物領域４６ａ、４６ｂから前記第２チャンネル領域に行くほど順次に幅が狭くなる形態である。
ゲート４８のフィン部４８ｂは、前記第１及び第２チャンネル領域と垂直な方向に形成されている。そして、フィン部４８ｂは、前記第１チャンネル領域の側面と前記第２チャンネル領域の側面及び上面を同時に覆っている。このようなフィン部４８ｂは、ゲート４８の接触領域４８ａからフィン形態で前記第１及び第２チャンネル領域に垂直な方向に拡張されたものである。ゲート４８の接触領域４８ａは、フィン部４８ｂに比べて幅がはるかに広い。参照番号５６は、接触領域４８ａでゲート電圧ＶＧが印加される領域を示す。
図１には示されていないが、前記第１及び第２チャンネル領域をはじめとして、層間絶縁層４４の前記第１及び第２チャンネル領域の間に位置する部分とフィン部４８ｂとの間にゲート絶縁膜が存在する。したがって、前記第１及び第２チャンネル領域の露出された面と、層間絶縁層４４の前記第１及び第２チャンネル領域との間に存在する部分が実際に接触するのは、前記ゲート絶縁膜である。同様に、図１には示されていないが、ゲート４８のフィン部４８ｂ、第１半導体層４２、層間絶縁層４４及び第２半導体層４６の間にゲートスペーサが存在する。前記ゲートスペーサは、ゲート４８のフィン部４８ｂと第１及び第２半導体層４２、４６とが接触することを防止し、ＣＭＯＳの形成過程で、第１及び第２半導体層の第１ないし第４不純物領域４２ａ、４２ｂ、４６ａ、４６ｂをＬＤＤ(Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ)構造に形成するのに使われる。
第１及び第２半導体層４２、４６とゲート４８のフィン部４８ｂとが備えられた構造を考慮する時、ゲート４８のフィン部４８ｂは、ゲート４８の接触領域４８ａに印加される電圧によって、第１半導体層４２の前記第１チャンネル領域を通過するキャリアをとらえるか、第２半導体層４６の前記第２チャンネル領域を通過するキャリアをとらえることができることが分かる。
第１及び第２半導体層４２、４６とゲート４８のフィン部４８ｂとのこのような関係を考慮すれば、第１半導体層４２とゲート４８のフィン部４８ｂとは、Ｎ型のフィントランジスタ(フィン ＦＥＴ)を構成し、第２半導体層４６とゲート４８のフィン部４８ｂとは、Ｐ型のフィントランジスタを構成するということが分かる。
一方、第２半導体層４６に第１及び第２コンタクトホールｈ１、ｈ２が形成されている。第１コンタクトホールｈ１は第４不純物領域４６ｂに、第２コンタクトホールｈ２は第３不純物領域４６ａにそれぞれ形成されている。また、第２半導体層４６の第３不純物領域４６ａには、第２コンタクトホールｈ２と共に電源電圧Ｖｄｄの印加領域５４が存在する。第２コンタクトホールｈ２と電源電圧印加領域５４とは、離隔されている。
図１では便宜上、第２半導体層４６を覆う第２の層間絶縁層の図示を省略したが、実際の製造工程では、第２半導体層４６及びゲート４８は前記第２の層間絶縁層で覆われる。この場合には、図１の断面を説明する図面(図５〜図７)に示されたように、電源電圧の印加領域５４とゲート電圧ＶＧが印加される領域５６は、前記第２の層間絶縁層に形成されたコンタクトホールを通じて露出され、このコンタクトホールは、所定の導電性プラグで充填される。
続いて、第２半導体層４６に形成された第１及び第２コンタクトホールｈ１、ｈ２は、層間絶縁層４４を貫通する。第１コンタクトホールｈ１を通じて第１半導体層４２の第２不純物領域４２ｂが露出され、第２コンタクトホールｈ２を通じて第１不純物領域４２ａが露出される。第１コンタクトホールｈ１は、第１導電性プラグ５８で充填されている。第２コンタクトホールｈ２の内側面、すなわち層間絶縁層４４及び第２半導体層４６の第２コンタクトホールｈ２を通じて露出される面は、スペーサ５０で覆われている。スペーサ５０は、窒化膜でありうる。スペーサ５０内側の第２コンタクトホールｈ２は、第２導電性プラグ５２で充填されている。スペーサ５０は、第２導電性プラグ５２と第２半導体層４６とが接触することを防止する。第１導電性プラグ５８を通じて出力電圧Ｖｏｕｔが得られる。第２導電性プラグ５８は、接地される。
このように、本発明のＣＭＯＳ素子は、順次に積層され、フィン形態で構成されたＮ型トランジスタ及びＰ型トランジスタからなる。
図２ないし図４は、異なる切開方向が示された前述の本発明のＣＭＯＳ素子の平面図を示す。
図２ないし図４に示した平面図は、第２半導体層４６とゲート４８とが前記の第２の層間絶縁層で覆われていると見なして示したものである。
図２ないし図４を参照すれば、第２半導体層４６の第３及び第４不純物領域４６ａ、４６ｂは、ゲート４８のフィン部４８ｂの下に位置する第２半導体層４６の前記第２チャンネル領域に行くほど順次に幅が狭くなることが分かる。ゲート４８のフィン部４８ｂから第３及び第４不純物領域４６ａ、４６ｂの幅が狭くなり始める部分までの間隔Ｄ１は、５０ｎｍ以上でありうる。
第１半導体層４２は、第２半導体層４６と同じ形態であるので、第２半導体層４６のこのような構造的な特徴は、第１半導体層４２にもそのまま適用される。
図５は、図２を５−５'方向に、すなわち第１コンタクトホールｈ１を横断する方向に切開した断面を示す。
図５を参照すれば、第１半導体層４２の第１及び第２不純物領域４２ａ、４２ｂは、ＬＤＤ構造であることが分かる。すなわち、第１不純物領域４２ａは、第１ｎ＋ドーピング領域４２ａ１と第１ｎ−ドーピング領域４２ａ２とからなる。第１不純物領域４２ａの大部分は、第１ｎ＋ドーピング領域４２ａ１である。第１ｎ−ドーピング領域４２ａ２は、ゲートスペーサＧＳの下に位置する。第２不純物領域４２ｂは、第２ｎ＋ドーピング領域４２ｂ１と第２ｎ−ドーピング領域４２ｂ２とからなる。第２不純物領域４２ｂの大部分は、第２ｎ＋ドーピング領域４２ｂ１であり、第２ｎ−ドーピング領域４２ｂ２は、ゲートスペーサＧＳの下に位置する。
また、第２半導体層４６の第３及び第４不純物領域４６ａ、４６ｂもＬＤＤ構造であることが分かる。第３不純物領域４６ａは、第１ｐ＋ドーピング領域４６ａ１と第１ｐ−ドーピング領域４６ａ２とからなる。ここで、第１ｐ−ドーピング領域４６ａ２は、ゲートスペーサＧＳの下に位置する。第４不純物領域４６ｂは、第２ｐ＋ドーピング領域４６ｂ１と第２ｐ−ドーピング領域４６ｂ２とからなる。第４不純物領域４６ｂの大部分は、第２ｐ＋ドーピング領域４６ｂ１であり、第２ｐ−ドーピング領域４６ｂ２は、ゲートスペーサＧＳの下に位置する。
図５をさらに参照すれば、第１及び第２ｐ−ドーピング領域４６ａ２、４６ｂ２をはじめとして、それらの間の第２半導体層４６上にゲート絶縁膜４７が存在する。ゲート絶縁膜４７は、シリコン酸化膜(ＳｉＯ２)でありうる。ゲート絶縁膜４７上に、ゲート４８のフィン部４８ｂと、フィン部４８ｂの側面を覆うゲートスペーサＧＳとが存在する。ゲートスペーサＧＳ周りの第２半導体層４６は、第２の層間絶縁層６０で覆われている。第２の層間絶縁層６０は、シリコン酸化膜でありうる。
図５で第２の層間絶縁層６０、第２半導体層４６の第４不純物領域４６ｂ、及び層間絶縁層４４からなる積層物に、前記の第１コンタクトホールｈ１が形成されていることが見てとれる。前記のように、第１コンタクトホールｈ１を通じて第１半導体層４２の第２不純物領域４２ｂ、すなわち第２ｎ＋ドーピング領域４２ｂ２が露出される。第１コンタクトホールｈ１は、第１導電性プラグ５８で充填されている。このようにして、フィン形態のＮ型トランジスタの第２不純物領域４２ｂとフィン形態のＰ型トランジスタの第４不純物領域４６ｂとは、第１導電性プラグ５８を通じて互いに連結される。
図６は、図３を６−６'方向に、すなわち第１コンタクトホールｈ１及び電源電圧印加領域５４を横断する方向に切開した断面を示す。
図６を参照すれば、第２半導体層４６を覆う第２の層間絶縁層６０に第３コンタクトホールｈ３が形成されたことが分かる。第３コンタクトホールｈ３を通じて第２半導体層４６の第３不純物領域４６ａの第１ｐ＋ドーピング領域４６ａ１が露出される。
図３及び図６を共に参照すれば、第３コンタクトホールｈ３を通じて露出される第１ｐ＋ドーピング領域４６ａ１は、電源電圧印加領域５４ａであることが分かる。このような第３コンタクトホールｈ３は、第３導電性プラグ５５で充填されている。
図７は、図４を７−７'方向に、すなわち第１及び第２コンタクトホールｈ１、ｈ２を横断する方向に切開した断面を示す。
図７を参照すれば、第２層間絶縁層６０、第２半導体層４６及び層間絶縁層４４からなる積層物に第１半導体層４２の第１不純物領域４２ａ、すなわち第１ｎ＋ドーピング領域４２ａ１が露出される第２コンタクトホールｈ２が形成されていることが見てとれる。また、第２コンタクトホールｈ２の内側面は、スペーサ５０で覆われていることが見てとれ、スペーサ５０の内側の第２コンタクトホールｈ２は、第２導電性プラグ５２で充填されていることが見てとれる。第２導電性プラグ５２通じて第１半導体層４２は、接地される。
図８は、図２ないし図４のうちいずれか一つを８−８'方向に、すなわちゲート４８を縦断する方向に切開した断面を示す。
図２及び図８を共に参照すれば、参照番号４２ｃは、前述した第１半導体層４２の第１及び第２不純物領域４２ａ、４２ｂの間に位置する第１チャンネル領域を示し、参照番号４６ｃは、前述した第２半導体層４６の第３及び第４不純物領域４６ａ、４６ｂの間に位置する第２チャンネル領域を示すということが分かる。また、第１チャンネル領域４２ｃ、層間絶縁層４４及び第２チャンネル領域４６ｃは、順次に積層されたことが分かる。また、第１チャンネル領域４２ｃの側面、第２チャンネル領域４６ｃの側面、及び上面は、ゲート絶縁膜４７で覆われ、ゲート絶縁膜４７は、ゲート４８のフィン部４８ｂで覆われていることが分かる。また、ゲート４８のフィン部４８ｂは、第１及び第２チャンネル領域４２ｃ、４６ｃに垂直な方向に形成されたことが分かる。
次は、前述した本発明のフィンＦＥＴ ＣＭＯＳ素子の製造方法について説明する。
図９を参照すれば、シリコン基板３８及びシリコン基板３８の上面に積層されたバッファ膜４０を備えるＳＯＩ基板Ｓ１を準備する。バッファ膜４０上に第１半導体層４２、層間絶縁層４４、及び第２半導体層４６を順次に積層する。この時、第１半導体層４２は、(１００）の結晶面を有するシリコン層で形成できる。そして、第２半導体層４６は、(１１０）の結晶面を有するシリコン層で形成できる。また、層間絶縁層４４は、シリコン酸化膜で形成できる。この時、第１及び第２半導体層４２、４６と層間絶縁層４４は、所定の厚さ、例えば５０ｎｍ程度に形成できるが、各層の厚さは、異ならせて形成してもよい。第２半導体層４６を形成した後、第２半導体層４６上に、第２半導体層４６を図１に示した形態で限定する感光膜パターン７０を形成する。感光膜パターン７０をエッチングマスクとして第２半導体層４６、層間絶縁層４４及び第１半導体層４２を順次にエッチングする。前記エッチングは、バッファ膜４０が露出されるまで実施する。図１０は、このようなエッチングによって形成された結果物を示す。前記エッチングの後に感光膜パターン７０を除去する。図１１は、感光膜パターン７０を除去した後の結果物を示す。
次に、図１２に示すように、第１半導体層４２及び第２半導体層４６でチャンネル領域として使われる部分の露出された全面を覆うフィンゲート４８をバッファ膜４０上に形成する。フィンゲート４８は、ゲート電圧が印加される接触領域４８ａとこの領域４８ａがフィン形態で拡張されたフィン部４８ｂとを含む。この時、フィン部４８ｂは、第１及び第２半導体層４２、４６の前記チャンネル領域として使われる部分に垂直な方向に形成する。また、フィン部４８ｂは、所定の幅４８ｗで形成するが、例えば３０ｎｍの幅に形成できる。第１半導体層４２及び第２半導体層４６でチャンネル領域として使われる部分の露出された全面は、フィン部４８ｂによって覆われる。このようなフィンゲート４８は、リフトオフ方法を利用するか、または写真及びエッチング工程を利用して形成できる。フィンゲート４８は、金属で形成できる。
一方、フィンゲート４８の形成前に、フィン部４８ｂ、前記第１半導体層４２、第２半導体層４６、及び層間絶縁層４４の間にゲート絶縁膜が先に形成されるが、図１２には図示していない。前記ゲート絶縁膜は、高誘電率の物質膜で形成できる。
以後の工程は、図示の便宜上、これ以上斜視図で図示せず、図１２をＩ−Ｉ’方向に切開した断面に追加して示す。
図１３を参照すれば、フィン部４８ｂの形成後、第１半導体層４２に第１ｎ−ドーピング領域４２ａ２及び第２ｎ−ドーピング領域４２ｂ２を形成する。第１及び第２ｎ−ドーピング領域４２ａ２、４２ｂ２は、ｎ型導電性不純物、例えばリン(Ｐ)をイオン注入して形成する。この時、前記ｎ型導電性不純物は、フィン部４８ｂと平行した方向に第２半導体層４６の上面と所定の角をなすように斜入射してイオン注入することが望ましい。この時、前記斜入射角は、例えば３０°でありうる。図１２における第１矢印Ａ１は、前記斜入射イオン注入されるｎ型導電性不純物を示す。第１半導体層４２のフィン部４８ｂの下に位置した領域は、第１チャンネル領域４２ｃとなる。
次いで、図１４に示すように、第２半導体層４６に第１ｐ−ドーピング領域４６ａ２と第２ｐ−ドーピング領域４６ｂ２とを形成する。第１及び第２ｐ−ドーピング領域４６ａ２、４６ｂ２は、ｐ型導電性不純物、例えばホウ素(Ｂ)をイオン注入して形成する。図１２における第２矢印Ａ２は、第２半導体層４６の上面に垂直にイオン注入される前記ｐ型導電性不純物を示す。第２半導体層４６のフィン部４８ｂの下に位置した領域は、第２チャンネル領域４６ｃとなる。
このようなドーピング領域を形成するに当って、第１及び第２ｐ−ドーピング領域４６ａ２、４６ｂ２のドーピング濃度は、第１及び第２ｎ−ドーピング領域４２ａ２、４２ｂ２のドーピング濃度より１次数高くすることが望ましい。
次に、図１５に示すように、フィン部４８ｂの側面にゲートスペーサＧＳを形成する。ゲートスペーサＧＳは、フィン部４８ｂが覆われるように絶縁膜を形成した後、前記絶縁膜を異方性乾式エッチングして形成できる。
次に、図１６を参照すれば、ゲートスペーサＧＳ形成の後、フィン部４８ｂ及びゲートスペーサＧＳをマスクとして使用して、第１半導体層４２の第１ｎ−ドーピング領域４２ａ２に第１ｎ＋ドーピング領域４２ａ１を形成し、第２ｎ−ドーピング領域４２ｂ２に第２ｎ＋ドーピング領域４２ｂ１を形成する。第１及び第２ｎ＋ドーピング領域４２ａ１、４２ｂ１は、第１及び第２ｎ−ドーピング領域４２ａ２、４２ｂ２を形成する時と同様に、ｎ型導電性不純物を第２半導体層４６の上面に対して所定の角、例えば３０°に斜入射イオン注入して形成できる。第１及び第２ｎ＋ドーピング領域４２ａ１、４２ｂ１を形成するためのイオン注入過程において、第１及び第２ｎ−ドーピング領域４２ａ２、４２ｂ２のうちゲートスペーサＧＳの下に位置した領域を除外したあらゆる領域にｎ型導電性不純物が注入される。したがって、第１及び第２ｎ−ドーピング領域４２ａ２、４２ｂ２のうちゲートスペーサＧＳの下に位置した領域を除外したあらゆる領域は、第１及び第２ｎ＋ドーピング領域４２ａ１、４２ｂ１となる。結果的に、第１及び第２ｎ＋ドーピング領域４２ａ１、４２ｂ１が形成された後、第１及び第２ｎ−ドーピング領域４２ａ２、４２ｂ２は、ゲートスペーサＧＳの下に位置する狭い領域に制限される。第１及び第２ｎ＋ドーピング領域４２ａ１、４２ｂ１のドーピング濃度は、第１及び第２ｎ−ドーピング領域４２ａ２、４２ｂ２のドーピング濃度より高いことが望ましい。
このようにして、第１半導体層４２にＬＤＤ構造を有する第１及び第２不純物領域４２ａ、４２ｂが形成される。また、第１及び第２不純物領域４２ａ、４２ｂの間に第１チャンネル領域４２ｃが形成される。
次に、図１７を参照すれば、第１半導体層４２に第１及び第２不純物領域４２ａ、４２ｂを形成した後、第２半導体層４６に第１及び第２ｐ＋ドーピング領域４６ａ２、４６ｂ２を形成する。第１及び第２ｐ＋ドーピング領域４６ａ２、４６ｂ２は、ドーピング濃度が第１及び第２ｐ−ドーピング領域４６ａ１、４６ｂ１より高くなるように形成する。また、第１及び第２ｐ＋ドーピング領域４６ａ１、４６ｂ１は、ドーピング濃度が第１半導体層４２に形成された第１及び第２ｎ＋ドーピング領域４２ａ１、４２ｂ１のドーピング濃度より１次数高くなるように形成する。第１及び第２ｐ＋ドーピング領域４６ａ１、４６ｂ１を形成するためのイオン注入過程で、ｐ型導電性不純物は、ゲートスペーサＧＳの下に位置した領域を除外した第１及び第２ｐ−ドーピング領域４６ａ２、４６ｂ２のあらゆる領域に注入される。これによって第１及び第２ｐ＋ドーピング領域４６ａ１、４６ｂ１を形成するための前記イオン注入後には、第１及び第２ｐ−ドーピング領域４６ａ２、４６ｂ２の大部分は、第１及び第２ｐ＋ドーピング領域４６ａ１、４６ｂ１となり、第１及び第２ｐ−ドーピング領域４６ａ２、４６ｂ２は、ゲートスペーサＧＳの下に位置する狭い領域に制限される。
第１及び第２ｐ＋ドーピング領域４６ａ１、４６ｂ１が形成されながら、自然に第２半導体層４６にＬＤＤ構造を有する第３及び第４不純物領域４６ａ、４６ｂが形成される。そして、第３及び第４不純物領域４６ａ、４６ｂの間に位置し、フィン部４８ｂで覆われた第２チャンネル領域４６ｃが形成される。第３不純物領域４６ａは、第１ｐ−ドーピング領域４６ａ２と第１ｐ＋ドーピング領域４６ａ１とを含み、第４不純物領域４６ｂは、第２ｐ−ドーピング領域４６ｂ２と第２ｐ＋ドーピング領域４６ｂ１とを含む。
次に、図１８に示すように、第２半導体層４６及びフィン部４８ｂを覆う第２層間絶縁層６０を形成する。第２層間絶縁層６０は、シリコン酸化膜で形成できる。第２層間絶縁層６０上に第２半導体層４６の第４不純物領域４６ｂの一部、すなわち第２ｐ＋ドーピング領域４６ｂ１の一部を限定する感光膜パターン８０を形成する。感光膜パターン８０をエッチングマスクとして使用して、第２層間絶縁層６０、第２半導体層４６及び層間絶縁層４４を順次にエッチングする。前記エッチングは、第１半導体層４２の第２ｎ＋ドーピング領域４２ｂ１が露出されるまで実施する。前記エッチングの後、感光膜パターン８０を除去する。前記エッチング結果、図１９に示すように、第２層間絶縁層６０、第２半導体層４６及び層間絶縁層４４を備える積層物に第１コンタクトホールｈ１が形成され、第１半導体層４２の第２不純物領域４２ｂは、第１コンタクトホールｈ１を通じて露出される。
次に、第１コンタクトホールｈ１は、図２０に示すように、第１導電性プラグ５８で充填した後、図２１に示すように、第２層間絶縁層６０に第２半導体層４６の第３不純物領域４６ａが露出される第３コンタクトホールｈ３を形成する。第３コンタクトホールｈ３は、第１コンタクトホールｈ１を形成する時と同じ工程を経て形成できる。第３コンタクトホールｈ３の形成後に第３コンタクトホールｈ３は、図２２に示すように第３導電性プラグ５５で充填する。
次に、図２３を参照すれば、第２層間絶縁層６０、第２半導体層４６及び層間絶縁層４４からなる積層物に第１半導体層４２の第１不純物領域４２ａの一部、すなわち第１ｐ＋ドーピング領域４２ａ１が露出される第２コンタクトホールｈ２を形成する。第２コンタクトホールｈ２は、第１コンタクトホールｈ１を形成する時と同じ過程を経て形成できる。
なお、第２コンタクトホールｈ２と第３コンタクトホールｈ３とが形成された断面は相異なるので、第２コンタクトホールｈ２を説明するための断面には第３コンタクトホールｈ３が図示されていない。
第２コンタクトホールｈ２を充填する過程は、次の通りである。
まず、図２４に示すように、第２コンタクトホールｈ２の内側面、すなわち第２コンタクトホールｈ２を通じて露出される層間絶縁層４４、第２半導体層４６、及び第２層間絶縁層６０をスペーサ５０で覆う。この時、スペーサ５０は、所定の絶縁膜、例えば窒化膜で形成できる。次いで、図２５に示すように、スペーサ５０が形成された第２コンタクトホールｈ２の残りを第２導電性プラグ５２で充填する。スペーサ５０によって、第２導電性プラグ５２は、第１半導体層４２の第１不純物領域４２ａにのみ連結される。
前記製造方法において、第１ないし第３コンタクトホールｈ１〜ｈ３は、同時に形成することもできるが、第１及び第２コンタクトホールｈ１、ｈ２の深さが第３コンタクトホールｈ３と異なる点を考慮すれば、第１及び第２コンタクトホールｈ１、ｈ２を共に形成し、第３コンタクトホールｈ３は、別途に形成することが望ましい。第１及び第２コンタクトホールｈ１、ｈ２は、深さが同一であるので、同時に形成できるが、各コンタクトホールを充填する物質が互いに異なる関係で、第１及び第２コンタクトホールｈ１、ｈ２に導電性プラグを充填する過程は異なって進行できる。
次には、前述した本発明のＣＭＯＳ素子が使われた半導体メモリ素子について説明する。
図２６は、本発明のＣＭＯＳ素子が適用されたＳＲＡＭの回路を示す。
図２６において、第１トランジスタＴ１は、第１プルアップトランジスタであってｐ型トランジスタである。第２トランジスタＴ２は、第１プルダウントランジスタであってｎ型トランジスタである。そして、第３トランジスタＴ３は、第２プルアップトランジスタであってｐ型トランジスタである。第４トランジスタＴ４は、第２プルダウントランジスタであってｎ型トランジスタである。また、第５及び第６トランジスタＴ５、Ｔ６は、第１及び第２パストランジスタであって、いずれもｎ型トランジスタである。また、参照符号ＢＬ及びＷＬは、それぞれビットラインとワードラインを示す。
図２６に示したＳＲＡＭにおいて、第１及び第２トランジスタＴ１、Ｔ２及び/または第３及び第４トランジスタＴ３、Ｔ４は、図１に示した本発明のＣＭＯＳ素子に代替できる。第１及び第２トランジスタＴ１、Ｔ２及び/または第３及び第４トランジスタＴ３、Ｔ４を、図１に示した本発明のＣＭＯＳ素子に置き換える場合、第１及び第２トランジスタＴ１、Ｔ２及び/または第３及び第４トランジスタＴ３、Ｔ４を同じ基板上に水平に離隔して形成する時より、第１及び第２トランジスタＴ１、Ｔ２及び/または第３及び第４トランジスタＴ３、Ｔ４がＳＲＡＭで占める面積を大きく減らすことができる。すなわちこのような結果は、ＳＲＡＭの集積度向上につながる。
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、ドーピング順序を変えて第２半導体層４６を先にドーピングした後、第１半導体層４２をドーピングすることができる。また、ｐ型トランジスタとｎ型トランジスタの備えられた位置を互いに交換することもできる。また、図１に示したフィン型ＭＯＳ素子上に一つのフィン型ＣＭＯＳ素子をさらに積層することもできる。したがって、本発明の範囲は、説明された実施形態によって決められるものではなく、特許請求の範囲に記載された技術的思想により決められなければならない。
本発明は、コンピュータ、各種電子装置、例えばカムコーダ、デジタルカメラ、ＭＰ３、ＧＰＳ、ＰＤＡなどに使われ、家庭用の電子製品とメモリ装置にも使われうる。
本発明の実施形態によるフィンＦＥＴ ＣＭＯＳの斜視図である。 一方向に示された切開線を含む図１の平面図である。 異なる方向に示された切開線を含む図１の平面図である。 さらに異なる方向に示された切開線を含む図１の平面図である。 図２を５−５'方向に切開した断面図である。 図３を６−６'方向に切開した断面図である。 図４を７−７'方向に切開した断面図である。 図２ないし図４のうちいずれか一つを８−８'方向に切開した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した斜視図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した斜視図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した斜視図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した斜視図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のＣＭＯＳ素子の製造方法を段階別に示した断面図である。 図１のフィンＦＥＴ ＣＭＯＳが使われたＳＲＡＭの回路図である。
符号の説明
３８ 基板
４０ バッファ膜
４２、４６ 第１及び第２半導体層
４２ａ、４２ｂ、４６ａ、４６ｂ 第１〜第４不純物領域
４２ａ１、４２ｂ１ 第１及び第２ｎ＋ドーピング領域
４２ａ２、４２ｂ２ 第１及び第２ｎ−ドーピング領域
４２ｃ、４６ｃ 第１及び第２チャンネル領域
４４ 層間絶縁層
４６ａ１、４６ｂ１ 第１及び第２ｐ＋ドーピング領域
４６ａ２、４６ｂ２ 第１及び第２ｐ−ドーピング領域
４７ ゲート絶縁膜
４８ フィンゲート
４８ａ 接触領域
４８ｂ フィン部
４８ｗ ゲートのフィン部の幅
５０ スペーサ
５２ 第２導電性プラグ
５４ 電源電圧の印加領域
５５ 第３導電性プラグ
５６ ゲート電圧の印加領域
５８ 第１導電性プラグ
６０ 第２の層間絶縁層
７０、８０ 感光膜パターン
ＧＳ ゲートスペーサ
ｈ１、ｈ２、ｈ３ 第１ないし第３コンタクトホール
Ｔｎ 第１半導体層の厚さ
Ｔｐ 第２半導体層４６の厚さ

Claims (38)

  1. 基板と、
    前記基板上に備えられたｎ型トランジスタと、
    前記ｎ型トランジスタ上に積層された層間絶縁層と、
    前記層間絶縁層上に備えられたｐ型トランジスタと、を備えるが、
    前記ｎ型及びｐ型トランジスタは、共通のゲート絶縁膜とフィンゲートとを有することを特徴とするＣＭＯＳ素子。
  2. 前記ｎ型トランジスタのソース及び前記ｐ型トランジスタのドレインは、導電性プラグで連結されており、前記ｎ型トランジスタのソースは、接地されたことを特徴とする請求項１に記載のＣＭＯＳ素子。
  3. 前記層間絶縁層及び前記ｐ型トランジスタのソースを含む積層物に前記ｎ型トランジスタのソースが露出されるコンタクトホールが形成されており、前記コンタクトホールの内側面は、スペーサで覆われており、前記スペーサの内側の前記コンタクトホールは、導電性プラグで充填されたことを特徴とする請求項２に記載のＣＭＯＳ素子。
  4. 前記ｎ型及びｐ型トランジスタのソース及びドレインは、ＬＤＤ構造であることを特徴とする請求項１に記載のＣＭＯＳ素子。
  5. 前記ｐ型トランジスタのソース及びドレインのドーピング濃度は、前記ｎ型トランジスタのソース及びドレインのドーピング濃度より少なくとも１次数以上高いことを特徴とする請求項４に記載のＣＭＯＳ素子。
  6. 前記スペーサは、窒化膜であることを特徴とする請求項３に記載のＣＭＯＳ素子。
  7. 前記ｎ型トランジスタは、(１００）の結晶面を有する第１半導体層に形成されたことを特徴とする請求項１に記載のＣＭＯＳ素子。
  8. 前記ｐ型トランジスタは、(１１０）の結晶面を有する第２半導体層に形成されたことを特徴とする請求項１に記載のＣＭＯＳ素子。
  9. 前記層間絶縁層の厚さは、５０ｎｍ程度であることを特徴とする請求項１に記載のＣＭＯＳ素子。
  10. 前記第１半導体層は、シリコン層であって、５０ｎｍの厚さを有することを特徴とする請求項７に記載のＣＭＯＳ素子。
  11. 前記第２半導体層は、シリコン層であって、５０ｎｍの厚さを有することを特徴とする請求項８に記載のＣＭＯＳ素子。
  12. 前記ゲート絶縁膜の幅は、３０ｎｍ程度であることを特徴とする請求項１に記載のＣＭＯＳ素子。
  13. 前記基板は、ＳＯＩ基板であることを特徴とする請求項１に記載のＣＭＯＳ素子。
  14. 基板上に第１半導体層、層間絶縁層、及び第２半導体層を順次に積層する第１段階と、
    前記第２半導体層の一部領域上にマスクを形成する第２段階と、
    前記マスクの周りの前記第２半導体層の露出された部分と、前記露出された部分の下の前記層間絶縁層、及び前記第１半導体層を順次にエッチングする第３段階と、
    前記マスクを除去する第４段階と、
    前記マスクを除去した後、前記第２半導体層、前記層間絶縁層、及び前記第１半導体層の一部の露出された全面を覆うゲート絶縁膜と、フィン部を有するフィンゲートとを順次に形成する第５段階と、
    前記第１半導体層に前記フィン部を挟んで離隔された第１及び第２ｎ−ドーピング領域を形成する第６段階と、
    前記第２半導体層に前記フィン部を挟んで離隔された第１及び第２ｐ−ドーピング領域を形成する第７段階と、
    前記フィン部の側面にゲートスペーサを形成する第８段階と、
    前記ゲートスペーサをマスクとして使用して、前記第１及び第２ｎ−ドーピング領域にそれぞれ第１及び第２ｎ＋ドーピング領域を形成する第９段階と、
    前記ゲートスペーサをマスクとして使用して、前記第１及び第２ｐ−ドーピング領域にそれぞれ第１及び第２ｐ＋ドーピング領域を形成する第１０段階と、を含むことを特徴とするＣＭＯＳ素子の製造方法。
  15. 前記第１半導体層は、(１００）の結晶面を有するシリコン層で形成することを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  16. 前記第２半導体層は、(１１０）の結晶面を有するシリコン層で形成することを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  17. 前記第１半導体層は、５０ｎｍ程度の厚さに形成することを特徴とする請求項１５に記載のＣＭＯＳ素子の製造方法。
  18. 前記第２半導体層は、５０ｎｍ程度の厚さに形成することを特徴とする請求項１６に記載のＣＭＯＳ素子の製造方法。
  19. 前記ゲートのフィン部は、３０ｎｍ程度の幅に形成することを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  20. 前記フィンゲートは、リフトオフ方法で形成することを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  21. 前記第１及び第２ｎ−ドーピング領域は、ｎ型導電性不純物を斜入射イオン注入して形成することを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  22. 前記第１及び第２ｎ＋ドーピング領域は、ｎ型導電性不純物を斜入射イオン注入して形成することを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  23. 前記斜入射角は、３０°程度であることを特徴とする請求項２１に記載のＣＭＯＳ素子の製造方法。
  24. 前記第１及び第２ｐ−ドーピング領域のドーピング濃度は、前記第１及び第２ｎ−ドーピング領域のドーピング濃度より１次数以上高いことを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  25. 前記第１及び第２ｐ＋ドーピング領域のドーピング濃度は、前記第１及び第２ｎ＋ドーピング領域のドーピング濃度より１次数以上高いことを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  26. 前記基板上に前記第２半導体層、前記層間絶縁層、前記第１半導体層、及び前記フィンゲートと前記ゲートスペーサとを覆う第２層間絶縁層を形成する段階と、
    前記第２層間絶縁層、前記第２半導体層、及び前記層間絶縁層からなる積層物に前記第２ｎ＋ドーピング領域が露出されるコンタクトホールを形成する段階と、
    前記コンタクトホールを導電性プラグで充填する段階と、
    前記第２層間絶縁層に前記第１ｐ＋ドーピング領域が露出されるコンタクトホールと、前記ゲートが露出されるコンタクトホールとを形成する段階と、
    前記第１ｐ＋ドーピング領域及び前記ゲートが露出される前記コンタクトホールを導電性プラグで充填する段階と、
    前記第２層間絶縁層、前記第２半導体層、及び前記層間絶縁層からなる積層物に前記第１ｎ＋ドーピング領域が露出されるコンタクトホールを形成する段階と、
    前記第１ｎ＋ドーピング領域が露出されるコンタクトホールの内側面をスペーサで覆う段階と、
    前記スペーサの内側の前記コンタクトホールを導電性プラグで充填する段階と、をさらに含むことを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  27. 前記スペーサは、窒化膜で形成することを特徴とする請求項２６に記載のＣＭＯＳ素子の製造方法。
  28. 前記基板上に前記第２半導体層、前記層間絶縁層、前記第１半導体層、及び前記フィンゲートと前記ゲートスペーサとを覆う第２層間絶縁層を形成する段階と、
    前記第２層間絶縁層、前記第２半導体層、及び前記層間絶縁層からなる積層物に前記第２ｎ＋ドーピング領域が露出される第１コンタクトホールと、前記第１ｎ＋ドーピング領域が露出される第２コンタクトホールとを形成する段階と、
    前記第２コンタクトホールをマスキングした状態で前記第１コンタクトホールを導電性プラグで充填する段階と、
    前記第２コンタクトホールのマスキング状態を解除し、前記第２コンタクトホールの内側面を覆うスペーサを形成する段階と、
    前記スペーサの内側の前記第２コンタクトホールを導電性プラグで充填する段階と、
    前記第２層間絶縁層に前記第１ｐ＋ドーピング領域が露出されるコンタクトホールと、前記ゲートが露出されるコンタクトホールとを形成する段階と、
    前記第１ｐ＋ドーピング領域が露出される前記コンタクトホールと、前記ゲートが露出されるコンタクトホールとを導電性プラグで充填する段階と、をさらに含むことを特徴とする請求項１４に記載のＣＭＯＳ素子の製造方法。
  29. 前記スペーサは、窒化膜で形成することを特徴とする請求項２８に記載のＣＭＯＳ素子の製造方法。
  30. 前記斜入射角は、３０°程度であることを特徴とする請求項２２に記載のＣＭＯＳ素子の製造方法。
  31. 少なくともｐ型プルアップトランジスタとｎ型プルダウントランジスタとを備えるＳＲＡＭにおいて、
    前記ｎ型プルダウントランジスタと前記ｐ型プルアップトランジスタとは、層間絶縁層を挟んで順次に積層されており、共通のゲート絶縁膜及びフィンゲートを有することを特徴とするＳＲＡＭ。
  32. 前記ｎ型プルダウントランジスタは、(１００）の結晶面を有するシリコン層に形成されたことを特徴とする請求項３１に記載のＳＲＡＭ。
  33. 前記ｐ型プルアップトランジスタは、(１１０）の結晶面を有するシリコン層に形成されたことを特徴とする請求項３１に記載のＳＲＡＭ。
  34. 前記ｐ型プルアップトランジスタのソース及びドレイン領域のドーピング濃度は、前記ｎ型プルダウントランジスタのソース及びドレイン領域のドーピング濃度より少なくとも１次数高いことを特徴とする請求項３１に記載のＳＲＡＭ。
  35. 前記ｐ型プルアップトランジスタのドレイン領域及び前記ｎ型プルダウントランジスタのドレイン領域は、導電性プラグで連結されたことを特徴とする請求項３１に記載のＳＲＡＭ。
  36. 前記ｐ型プルアップトランジスタのソース領域及び前記層間絶縁層からなる積層物に、前記ｎ型プルダウントランジスタのソース領域が露出されるコンタクトホールが形成されており、前記コンタクトホールの内側面は、スペーサで覆われており、前記スペーサの内側の前記コンタクトホールは、導電性プラグで充填されたことを特徴とする請求項３１に記載のＳＲＡＭ。
  37. 前記スペーサは、窒化膜であることを特徴とする請求項３６に記載のＳＲＡＭ。
  38. 前記ｐ型プルアップトランジスタ上に第２層間絶縁層が存在し、前記第２層間絶縁層に前記ｐ型プルアップトランジスタのソース領域が露出されるコンタクトホールと、前記フィンゲートが露出されるコンタクトホールとが形成されており、前記コンタクトホールは、導電性プラグで充填されたことを特徴とする請求項３１に記載のＳＲＡＭ。
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