CN108109965B - 叠加三维晶体管及其制作方法 - Google Patents

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Abstract

本发明提供了一种叠加三维晶体管的制作方法，包括：提供SOI基底，所述SOI基底包括背衬底、氧化埋层和顶层硅；对所述SOI基底进行刻蚀来形成叠加鳍部结构；在所述背衬底形成绝缘材料，所述绝缘材料包围所述叠加鳍部结构；对所述绝缘材料进行刻蚀，以使所述叠加鳍部结构暴露出来并在所述背衬底表面形成绝缘层；在所述叠加鳍部结构表面形成栅介质层；在所述栅介质层周围形成栅极。本发明还提供一种根据上述制作方法制作而成的叠加三维晶体管。本发明挺的叠加三维晶体管及其制作方法可以提高半导体芯片的器件集成度并有效降低成本。

Description

叠加三维晶体管及其制作方法
【技术领域】
本发明涉及半导体芯片制造技术领域，特别地，涉及一种叠加三维晶体管及其制作方法。
【背景技术】
鳍式场效应晶体管(FinFET)是一种具有鳍型沟道结构的场效应晶体管。在鳍式场效应晶体管中，鳍部(Fin)垂直地形成在硅衬底表面，且鳍部作为沟道，栅极(gate)通过覆盖在鳍表面来控制沟道。在鳍式场效应晶体管的工作过程中，载流子从源极(source)流向漏极(drain)，栅极位于源极和漏极之间，实际上，采用上述鳍型沟道结构的鳍式场效应晶体管是一种三维的场效应管。由于鳍部垂直地形成在硅衬底，因此需要占据一定的空间，不利于提高半导体芯片的器件集成度。因此，采用上述鳍式场效应晶体管的半导体芯片一般来说成本都比较高。
有鉴于此，有必要提供一种叠加三维晶体管及其制作方法，以解决现有技术存在的上述问题。
【发明内容】
本发明的其中一个目的在于为解决上述问题而提供一种叠加三维晶体管的制作方法。本发明的另一个目的是提供一种采用上述制作方法制作而成的叠加三维场效应晶体管。
本发明提供的叠加三维晶体管的制作方法，包括：提供SOI基底，所述SOI基底包括背衬底、氧化埋层和顶层硅；对所述SOI基底进行刻蚀来形成叠加鳍部结构；在所述背衬底形成绝缘材料，所述绝缘材料包围所述叠加鳍部结构；对所述绝缘材料进行刻蚀，以使所述叠加鳍部结构暴露出来并在所述背衬底表面形成绝缘层；在所述叠加鳍部结构表面形成栅介质层；在所述栅介质层周围形成栅极。
作为在本发明提供的叠加三维晶体管的制作方法的一种改进，在一种优选实施例中，所述叠加鳍部结构包括所述氧化埋层上方的第一半导体部分和所述氧化埋层下方的第二半导体部分。
作为在本发明提供的叠加三维晶体管的制作方法的一种改进，在一种优选实施例中，所述SOI基底的刻蚀方向垂直于所述SOI基底表面，且刻蚀深度超过所述顶层硅和所述氧化埋层的厚度之和，以使得所述SOI基底的顶层硅和氧化埋层被刻穿，且所述氧化埋层下方的背衬底被部分刻蚀。
作为在本发明提供的叠加三维晶体管的制作方法的一种改进，在一种优选实施例中，所述第一半导体部分为所述顶层硅经过刻蚀得到，而所述第二半导体部分为所述背衬底经过部分刻蚀得到。
作为在本发明提供的叠加三维晶体管的制作方法的一种改进，在一种优选实施例中，所述绝缘材料为氮化硅材料，且其是温度为600～1200℃的条件下经过30～300分钟的时间生长得到，且所述氮化硅材料的厚度为0.001～0.5um。
作为在本发明提供的叠加三维晶体管的制作方法的一种改进，在一种优选实施例中，所述栅介质层覆盖所述氧化埋层上方的第一半导体材料和所述氧化埋层下方的第二半导体材料。
作为在本发明提供的叠加三维晶体管的制作方法的一种改进，在一种优选实施例中，所述栅介质层二氧化硅层，其是在温度为600～1200℃的条件下生长而成，且其厚度为0.001～0.5um。
本发明提供的叠加三维晶体管，根据如上所述的制作方法制作而成，其包括上下叠加的第一鳍式场效应晶体管和第二鳍式场效应晶体管，其中所述第一鳍式场效应晶体管和第二鳍式场效应晶体管共用所述栅极。
作为在本发明提供的叠加三维晶体管的一种改进，在一种优选实施例中，所述第一鳍式场效应晶体管和第二鳍式场效应晶体管的源漏区和沟道区分别形成在所述叠加鳍部结构的第一半导体部分和第二半导体部分，且通过所述氧化埋层相互分开。
作为在本发明提供的叠加三维晶体管的一种改进，在一种优选实施例中，所述第一鳍式场效应晶体管的源漏区形成在所述氧化埋层上方的第一半导体部分，而所述第二鳍式场效应晶体管的源漏区形成在所述氧化埋层下方的第二半导体部分。
相较于现有技术，本发明提供的叠加三维晶体管及其制作方法，通过刻蚀SOI基底的氧化埋层，利用所述SOI基底的氧化埋层上方和下方的半导体材料来分别作为两个三维场效应晶体管的源漏极和沟道区，从而实现两个共用栅极的叠加三维场效应管。因此，采用本发明提供的方案可以提高半导体芯片的器件集成度，从而有效降低半导体芯片的整体成本。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本发明提供的叠加三维晶体管的制作方法一种实施例的流程示意图；
图2～图7为图1所示的叠加三维晶体管的制作方法各个工艺步骤的示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为解决现有技术的三维场效应晶体管存在的器件集成度较低且成本较高的问题，本发明提供一种叠加三维晶体管的制作方法以及采用上述制作方法制作而成的叠加三维晶体管，其主要通过刻蚀SOI基底的氧化埋层，利用所述SOI基底的氧化埋层上方和下方的半导体材料来分别作为两个三维场效应晶体管的沟道区，从而实现两个共用栅极的叠加三维场效应管，达到提高半导体芯片的器件集成度并且有效降
请参阅图1，其为本发明提供的叠加三维晶体管的制作方法一种实施例的流程示意图。所述叠加三维晶体管的制作方法可以用于制作两个共用栅极的叠加三维场效应管，具体地，所述叠加三维晶体管的制作方法主要包括以下步骤：
步骤S1，提供SOI基底，所述SOI基底包括背衬底、氧化埋层和顶层硅；
如图2所示，首先提供一个SOI(Silicon on Insulator，绝缘体上硅)基底，所述SOI基底包括背衬底(Si)、形成在所述背衬底表面的绝缘氧化埋层(Buried Oxide，BOX)以及形成在所述绝缘氧化埋层表面的顶层硅(Si)。
步骤S2，对所述SOI基底进行刻蚀来形成叠加鳍部结构，其中所述叠加鳍部结构包括所述氧化埋层上方的第一半导体部分和所述氧化埋层下方的第二半导体部分；
具体地，请参阅图3，在步骤S2中，所述SOI基底的刻蚀方向采用垂直于所述SOI基底表面的方向，且刻蚀深度超过所述顶层硅和所述氧化埋层的厚度之和，也即是说，所述SOI基底的顶层硅和氧化埋层被刻穿，且所述氧化埋层下方的背衬底被部分刻蚀。由此，经过上述刻蚀处理便可以形成垂直于所述背衬底的叠加鳍部结构，且所述叠加鳍部结构包括分别位于所述氧化埋层上方的第一半导体部分和位于所述氧化埋层下方的第二半导体部分。其中，所述第一半导体部分为所述顶层硅经过刻蚀得到，而所述第二半导体部分为所述背衬底经过部分刻蚀得到。
进一步地，在所述叠加鳍部结构形成之后，可以通过离子注入或者其他掺杂工艺对所述叠加鳍部结构进行选择性掺杂处理，以在所述第一半导体部分形成第一鳍式场效应晶体管的源漏区，并在所述第二半导体部分形成第二场效应晶体管的源漏区。
步骤S3，在所述背衬底形成绝缘材料，所述绝缘材料包围所述叠加鳍部结构；
在步骤S3中，如图4所示，在所述叠加鳍部结构形成之后，可以通过生长工艺在所述叠加鳍部结构周围形成绝缘材料，所述绝缘材料形成在所述背衬底表面，并且整体包围所述叠加鳍部结构。在具体实施例中，所述绝缘材料可以为氮化硅材料，且其可以是温度为600～1200℃的条件下，经过30～300分钟的时间生长得到。作为一种优选的实施例，所述绝缘材料的厚度可以为0.001～0.5um。在其他替代实施例中，所述绝缘材料也可以为二氧化硅或者其他材料。本申请对此并不做特殊限制。
步骤S4，对所述绝缘材料进行刻蚀，以使所述叠加鳍部结构暴露出来并在所述背衬底表面形成绝缘层；
具体地，请参阅图5，在所述绝缘材料形成之后，可以通过各向同性刻蚀方式对所述绝缘材料进行刻蚀，以使得所述叠加鳍部结构周围的绝缘材料被刻蚀掉，但是所述背衬底表面的绝缘材料仍保留一定的厚度，从而在所述背衬底表面形成绝缘层(即如图5所示的氮化硅层)。
步骤S5，在所述叠加鳍部结构表面形成栅介质层；
在步骤S5中，具体地，请参阅图6，所述叠加鳍部结构暴露出来之后，可以通过生长工艺在所述叠加鳍部结构周围表面形成栅介质层。所述栅介质层覆盖所述氧化埋层上方的第一半导体材料和所述氧化埋层下方的第二半导体材料；更具体地，所述栅介质层覆盖所述氧化埋层上方的第一鳍式场效应晶体管的沟道区和所述氧化埋层下方的第二鳍式场效应晶体管的沟道区。在具体实施例中，所述栅介质层可以具体为氧化层，比如二氧化硅层，其可以在温度为600～1200℃的条件下生长而成，且所述栅介质层的厚度可以为0.001～0.5um。在其他替代实施例中，所述栅介质层也可以其他种类的绝缘层，本申请对此不做特殊的限制。
步骤S6，在所述栅介质层周围形成栅极。
具体地，请参阅图7，在步骤S6中，首先可以在所述栅介质层表面生长出栅极材料，所述栅极材料覆盖在所述栅介质层表面，且可以为多晶硅材料或者金属材料；接着对所述栅极材料进行刻蚀从而形成所述叠加三维晶体管的栅极。
经过上述工艺步骤便可以形成所述叠加三维晶体管的主体结构，其包括上下叠加的两个鳍式场效应晶体管，即第一鳍式场效应晶体管和第二鳍式场效应晶体管。其中所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管共用所述栅极和所述栅介质层，且二者的源漏区和沟道区分别形成在所述叠加鳍部结构的第一半导体部分和第二半导体部分，且通过所述氧化埋层相互分开；具体地，所述第一鳍式场效应晶体管的源漏区和沟道区形成在所述氧化埋层上方的第一半导体部分，而所述第二鳍式场效应晶体管的源漏区和沟道区形成在所述氧化埋层下方的第二半导体部分。
由此可见，本发明提供的叠加三维晶体管及其制作方法，通过刻蚀SOI基底的氧化埋层，利用所述SOI基底的氧化埋层上方和下方的半导体材料来分别作为两个三维场效应晶体管的源漏极和沟道区，从而实现两个共用栅极的叠加三维场效应管。相较于现有技术，采用本发明提供的方案可以提高半导体芯片的器件集成度，从而有效降低半导体芯片的整体成本。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (5)

1.一种叠加三维晶体管的制作方法，其特征在于，包括：
提供SOI基底，所述SOI基底包括背衬底、氧化埋层和顶层硅；
对所述SOI基底进行刻蚀来形成叠加鳍部结构，所述叠加鳍部结构包括所述氧化埋层上方的第一半导体部分和所述氧化埋层下方的第二半导体部分，所述第一半导体部分为所述顶层硅经过刻蚀得到，而所述第二半导体部分为所述背衬底经过部分刻蚀得到；
在所述背衬底形成绝缘材料，所述绝缘材料包围所述叠加鳍部结构；
对所述绝缘材料进行刻蚀，以使所述叠加鳍部结构暴露出来并在所述背衬底表面形成绝缘层；
在所述叠加鳍部结构表面形成栅介质层；
在所述栅介质层周围形成栅极；
其中，所述SOI基底的刻蚀方向垂直于所述SOI基底表面，且刻蚀深度超过所述顶层硅和所述氧化埋层的厚度之和，以使得所述SOI基底的顶层硅和氧化埋层被刻穿，且所述氧化埋层下方的背衬底被部分刻蚀。
2.根据权利要求1所述的方法，其特征在于，所述绝缘材料为氮化硅材料，且其是温度为600～1200℃的条件下经过30～300分钟的时间生长得到，且所述氮化硅材料的厚度为0.001～0.5um。
3.根据权利要求1所述的方法，其特征在于，所述栅介质层覆盖所述氧化埋层上方的第一半导体材料和所述氧化埋层下方的第二半导体材料。
4.根据权利要求3所述的方法，其特征在于，所述栅介质层二氧化硅层，其是在温度为600～1200℃的条件下生长而成，且其厚度为0.001～0.5um。
5.一种根据权利要求1-4中任一项所述的方法制作而成的叠加三维晶体管，其特征在于，包括上下叠加的第一鳍式场效应晶体管和第二鳍式场效应晶体管，其中所述第一鳍式场效应晶体管和第二鳍式场效应晶体管共用所述栅极；
所述第一鳍式场效应晶体管和第二鳍式场效应晶体管的源漏区和沟道区分别形成在所述叠加鳍部结构的第一半导体部分和第二半导体部分，且通过所述氧化埋层相互分开；
所述第一鳍式场效应晶体管的源漏区形成在所述氧化埋层上方的第一半导体部分，而所述第二鳍式场效应晶体管的源漏区形成在所述氧化埋层下方的第二半导体部分。
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