CN103871890B - Mos晶体管及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000010410 layer Substances 0.000 claims abstract description 178
- 239000002346 layers by function Substances 0.000 claims abstract description 64
- 239000004065 semiconductor Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000011241 protective layer Substances 0.000 claims abstract description 30
- 239000000463 material Substances 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 229910010038 TiAl Inorganic materials 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000005137 deposition process Methods 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 230000001256 tonic effect Effects 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 13
- 230000004044 response Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 5
- 230000006835 compression Effects 0.000 description 5
- 238000007906 compression Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 230000001105 regulatory effect Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- -1 boron ion Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000027756 respiratory electron transport chain Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- ZQXQADNTSSMHJI-UHFFFAOYSA-N hafnium(4+) oxygen(2-) tantalum(5+) Chemical compound [O-2].[Ta+5].[Hf+4] ZQXQADNTSSMHJI-UHFFFAOYSA-N 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- KUVFGOLWQIXGBP-UHFFFAOYSA-N hafnium(4+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Hf+4] KUVFGOLWQIXGBP-UHFFFAOYSA-N 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000007430 reference method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
一种MOS晶体管及其形成方法，其中MOS晶体管包括：半导体衬底；位于半导体衬底上的栅极结构，所述栅极结构由下至上依次包括栅介质层、保护层、功能层和栅电极层，所述功能层为包括若干层主功能层和应力层的多层结构，主功能层和应力层沿与保护层上表面平行方向间隔设置；位于所述栅极结构侧壁上的侧墙；位于侧墙两侧半导体衬底内的源极和漏极。本发明所形成的MOS晶体管沟道区中载流子的迁移率高，MOS晶体管的性能好。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种MOS晶体管及其形成方法。
背景技术
晶体管作为最基本的半导体器件目前正被广泛应用，随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
目前，金属氧化物半导体（Metal-Oxide-Semiconductor，MOS）晶体管已成为芯片中的基本器件。所述MOS晶体管包括：P型金属氧化物半导体（PMOS）晶体管和N型金属氧化物半导体（NMOS）晶体管。
随着半导体制造技术的发展，MOS晶体管不断的等比例缩小，以获得集成度更高的芯片。然而，当MOS晶体管缩小到一定程度后，MOS晶体管中的栅极长度缩短至极限，短沟道效应凸显。为了控制短沟道效应，提高栅电极电容，现有技术采用高k材料取代传统的介质材料例如氧化硅形成栅介质层，采用金属材料例如铝（Al）取代多晶硅作为栅电极。
为调节MOS晶体管的阈值电压，还需要在MOS晶体管的栅介质层表面形成功能层（workfunctionlayer）。以NMOS晶体管为例，在其栅介质层形成后，通常通过物理气相沉积工艺在所述栅介质层上形成材料为TiAl的功能层，以调节NMOS晶体管的功函数，进而达到调节NMOS晶体管阈值电压的目的。另外，为了避免功能层的形成工艺对栅介质层表面造成损伤，在功能层形成之前，还可先在栅介质层上形成保护层，以保护所述栅介质层。
然而，现有技术形成的MOS晶体管沟道区中载流子的迁移率较低，MOS晶体管响应速度较慢、性能较差。
更多关于MOS晶体管的形成方法，请参考公开号为US2008149982A1的美国专利申请。
发明内容
本发明解决的问题是提供一种MOS晶体管及其形成方法，提高所形成MOS晶体管沟道区中载流子的迁移率，进而提高所形成MOS晶体管的性能。
为解决上述问题，本发明提供了一种MOS晶体管的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有伪栅极结构，所述伪栅极结构的侧壁上形成有侧墙；
在所述侧墙两侧的半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅极结构的上表面齐平；
去除所述伪栅极结构，形成暴露出半导体衬底的凹槽；
在所述凹槽内形成栅极结构，所述栅极结构由下至上依次包括栅介质层、保护层、功能层和栅电极层，所述栅电极层的上表面与所述层间介质层的上表面齐平，所述功能层为包括若干层主功能层和应力层的多层结构，主功能层和应力层沿与保护层上表面平行的方向间隔形成。
相应的，本发明还提供了一种MOS晶体管，包括：
半导体衬底；
位于半导体衬底上的栅极结构，所述栅极结构由下至上依次包括栅介质层、保护层、功能层和栅电极层，所述功能层为包括若干层主功能层和应力层的多层结构，主功能层和应力层沿与保护层上表面平行方向间隔设置；
位于所述栅极结构侧壁上的侧墙；
位于侧墙两侧半导体衬底内的源极和漏极。
与现有技术相比，本发明技术方案具有以下优点：
在所述保护层上形成包括若干层主功能层和应力层的功能层，通过主功能层调节所形成MOS晶体管的阈值电压，并通过应力层向所形成MOS晶体管的沟道区施加应力，以提高MOS晶体管沟道区中载流子的迁移率，进而提高所形成MOS晶体管的性能。
进一步的，所述MOS晶体管为NMOS晶体管，所述应力层为拉伸应力层，其本身具有沿水平方向较大的压缩应力，相反的，在其下方NMOS晶体管沟道区中施加较大的拉伸应力，进而使NMOS晶体管沟道区中原子排列疏松以利于电子迁移，提高所形成NMOS晶体管的响应速度，进而提高了NMOS晶体管的性能。
进一步的，所述MOS晶体管为PMOS晶体管，所述应力层为压缩应力层，其本身具有沿水平方向较大的拉伸应力，相反的，在其下方PMOS晶体管沟道区中施加较大的压缩应力，进而使NMOS晶体管沟道区中原子排列紧密以利于空穴迁移，提高所形成PMOS晶体管的响应速度，进而提高了PMOS晶体管的性能。
附图说明
图1~图4为本发明MOS晶体管的形成方法一个实施例的示意图；
图5为通过物理气相沉积工艺形成图4中应力层的厚度和应力层中沿与保护层上表面平行方向上的应力的关系图；
图6为通过物理气相沉积工艺在不同偏压条件下形成图4中应力层时，偏压和应力层中沿与保护层上表面平行方向上的应力的关系图；
图7为通过物理气相沉积工艺在不同射频电源功率条件下形成图4中应力层时，射频电源功率和应力层中沿与保护层上表面平行方向上的应力的关系图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
在下文中，为示范目的，产品实施例参照方法实施例描述。然而，应该理解本发明中产品和方法的实现互相独立。也就是说，所公开的产品实施例可以依照其他方法制备，所公开的方法实施例不仅限于实现产品实施例。
正如背景技术部分所述，现有工艺形成的MOS晶体管沟道区中载流子的迁移率较低，MOS晶体管响应速度较慢、性能较差。
针对上述缺陷，本发明提供了一种MOS晶体管及其形成方法，在半导体衬底上形成包括栅介质层、保护层、功能层和栅电极层的栅极结构时，将功能层形成为包括若干层主功能层和应力层的多层结构，在通过主功能层实现调节所形成MOS晶体管的阈值电压的同时，通过应力层调节MOS晶体管沟道区中的应力，以提高沟道区中载流子的迁移率，进而提高MOS晶体管的响应速度以及性能。
下面结合附图进行详细说明。
参考图1，提供半导体衬底101，所述半导体衬底101上形成有伪栅极结构，所述伪栅极结构的侧壁上形成有侧墙107。
本实施例中，所述半导体衬底101的材料为单晶硅、硅锗、硅碳或III-V族化合物（例如镓化砷、磷化铟和氮化镓等）。所述半导体衬底101中还形成有浅沟槽隔离结构（图中未示），将相邻的有源区相互隔离。半导体衬底101内还具有阱区（图中未示）。阱区内掺杂离子的导电类型与所形成MOS晶体管的类型相关，当所形成的MOS晶体管为NMOS晶体管时，阱区内掺杂离子的导电类型为P型，如硼离子、二氟化硼离子等；当所形成的MOS晶体管为PMOS晶体管时，阱区内掺杂离子的导电类型为N型，如磷离子、砷离子等。
所述伪栅极结构包括伪栅极介质层103和伪栅极105。所述伪栅极介质层103的材料为氧化硅，以在后续去除伪栅极105过程中保护所述半导体衬底101不受损伤。所述侧墙107可以为单层结构也可以为叠层结构，侧墙107的材料可为氮化硅、氮氧化硅或氧化硅的一种或多种组合。所述伪栅极105的材料可为多晶硅。
需要说明的是，在伪栅极结构形成之后、侧墙107形成之前，还可包括：以所述伪栅极结构为掩模，对伪栅极结构两侧的半导体衬底101进行离子掺杂，形成MOS晶体管的轻掺杂区106。
所述轻掺杂区106中掺杂离子的导电类型由MOS晶体管的类型决定。当所形成的MOS晶体管为NMOS晶体管时，轻掺杂区106中掺杂离子的导电类型为N型；当所形成的MOS晶体管为PMOS晶体管时，轻掺杂区106中掺杂离子的导电类型为P型。
在侧墙107形成之后，还包括：以伪栅极结构及其两侧的侧墙107为掩模，对侧墙107两侧的半导体衬底101进行离子掺杂，形成MOS晶体管的重掺杂区（源极和漏极）108。
具体的，当所形成的MOS晶体管为NMOS晶体管时，对侧墙107两侧的半导体衬底101进行离子掺杂的离子的导电类型为N型；当所形成的MOS晶体管为PMOS晶体管时，对侧墙107两侧的半导体衬底101进行离子掺杂的离子的导电类型为P型，其具体工艺为本领域技术人员所熟知，在此不再赘述。
还需要说明的是，在侧墙107形成之后，对侧墙107两侧的半导体衬底101进行离子掺杂之前，还可包括：以伪栅极结构及其两侧的侧墙107为掩模，对侧墙107两侧的半导体衬底101进行刻蚀，形成凹槽（图未示），并通过外延生长工艺在凹槽内形成高应力的重掺杂区，以提高施加于MOS晶体管沟道区的应力，进而提高所形成MOS晶体管沟道区中载流子的迁移率，提高MOS晶体管的响应速度。
具体的，当所形成的MOS晶体管为NMOS晶体管时，通过外延生长工艺在凹槽内形成碳化硅层或者硅层（图未示）；当所形成的MOS晶体管为PMOS晶体管时，通过外延生长工艺在凹槽内形成锗硅层（图未示）。
参考图2，在所述侧墙107两侧的半导体衬底101上形成层间介质层109，所述层间介质层109的上表面与所述伪栅极结构中伪栅极105的上表面齐平。
本实施例中，所述层间介质层109的材料为低k材料或者超低k材料，形成所述层间介质层109的方法可为化学气相沉积工艺，但本发明不限于此，其还可采用本领域技术人员公知的任意工艺形成。
在形成上表面与伪栅结构的上表面齐平的层间介质层109时，可包括如下步骤：
通过化学气相沉积工艺形成覆盖所述半导体衬底101、伪栅极105和侧墙107的层间介质层（图未示），位于所述半导体衬底101上层间介质层的厚度不低于所述伪栅极结构的高度；
通过化学机械研磨工艺平坦化所述层间介质层，至暴露出所述伪栅极105，使剩余的层间介质层109的上表面与伪栅极105的上表面齐平。
参考图3，去除所述伪栅极结构，形成暴露出半导体衬底101的凹槽111。
本实施例中，去除所述伪栅极结构的方法可为干法刻蚀工艺，也可为湿法刻蚀工艺，其作为本领域技术人员的公知技术，在此不再赘述。
参考图4，在所述凹槽111内形成栅极结构，所述栅极结构由下至上依次包括栅介质层113、保护层115、功能层117和栅电极层119，所述栅电极层119的上表面与所述层间介质层109的上表面齐平。
本实施例中，形成所述栅极结构可包括如下步骤：
首先，在图3中所述凹槽111的底部形成栅介质层113。
具体的，所述栅介质层113的材料为高k材料，如氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或多种组合。所述栅介质层113的形成工艺可为物理气相沉积工艺。
本实施例中，在图3中所述凹槽111的底部形成栅介质层113之前，还可先在凹槽111的底部形成氧化层（图未示），以避免栅介质层113直接接触MOS晶体管的沟道区，进而避免栅介质层113对MOS晶体管的性能造成影响。
接着，在所述栅介质层113上形成保护层115。
具体的，所述保护层115的材料可为氮化钛，形成所述保护层115的方法可为原子层沉积工艺。所述保护层115用以保护后续形成的功能层117，避免栅介质层113中金属原子迁移至功能层117中对所形成MOS晶体管的性能造成影响。
再接着，沿与保护层115上表面平行的方向在所述保护层115上间隔形成主功能层117a、应力层117b、主功能层117c和应力层117d。
所述应力层117b和117d可为拉伸应力层，也可为压缩应力层，用以调节MOS晶体管沟道区中应力，以提高所形成MOS晶体管沟道区中载流子的迁移率。所述应力层117b和117d的材料为氮化钛，厚度为0.5nm~5nm。
当所形成的MOS晶体管为NMOS晶体管时，所述应力层117b和117d为拉伸应力层，即应力层117b和117d本身具有沿与保护层115上表面平行方向的压缩应力，相反的，应力层117b和117d向其下方NMOS晶体管的沟道区中施加较大的拉伸应力，使NMOS晶体管沟道区中的原子排列疏松，以利于电子迁移，提高NMOS晶体管的响应速度，进而提高NMOS晶体管的性能。形成应力层117b和117d的方法可为物理气相沉积工艺或者原子层沉积工艺。本实施例中，形成应力层117b和117d的方法为物理气相沉积工艺，所述物理气相沉积工艺的偏压为50V~200V，射频电源功率为0.3kW~2kW，气体为Ar和N2的混合气体，Ar和N2的流量比为0.1:1~10:1。
对于NMOS晶体管，其主功能层117a和117c的材料为Al或者TiAl（Ti和Al合金）。当所述主功能层117a和117c的材料为TiAl时，TiAl中Al所占的质量百分比为5%~95%，可通过调节TiAl中Al所占的质量百分比来调节所形成NMOS晶体管的功函数，进而调节NMOS晶体管的阈值电压。所述主功能层117a和117c的厚度为0.5nm~5nm。
参考图5，示出了通过物理气相沉积工艺形成图4中应力层117b（或117d）的厚度与应力层117b（或117d）中沿应力层117b（或117d）或者保护层115上表面平行方向上的应力的关系图。由图5可知，当应力层117b（或117d）的厚度在0.5nm~9.5nm（纳米）时，应力层117b（或117d）的厚度越薄，应力层117b（或117d）中沿应力层117b（或117d）上表面平行方向上的应力越大。当应力层117b（或117d）的厚度为0.5nm时，应力层117b（或117d）中沿应力层117b（或117d）上表面平行方向上的应力接近-6兆帕（GPa）。
参考图6，示出了通过物理气相沉积工艺在偏压为2伏~112伏（V）条件下形成图4中应力层117b（或117d）时，偏压与应力层117b（或117d）中沿应力层117b（或117d）或者保护层115上表面平行方向上的应力的关系图。由图6可知，随着化学气相沉积工艺中偏压的增大，应力层117b（或117d）中沿应力层117b（或117d）上表面平行方向上的应力也增大。
参考图7，示出了通过物理气相沉积工艺在射频电源功率为30w~1050w（瓦）条件下形成图4中应力层117b（或117d）时，射频电源功率与应力层117b（或117d）中沿应力层117b（或117d）或者保护层115上表面平行方向上的应力的关系图。由图7可知，随着化学气相沉积工艺中射频电源功率的增大，应力层117b（或117d）中沿应力层117b（或117d）上表面平行方向上的应力也增大。
需要说明的是，图5~图7中负号（“-”）表示应力层117b（或117d）中沿应力层117b（或117d）上表面平行方向上的应力为压缩应力。相反的，应力层117b（或117d）作用于其下方NMOS器件沟道区中的应力为拉伸应力，进而使NMOS晶体管沟道区中原子排列疏松，利于电子迁移，提高了NMOS晶体管沟道区中电子的迁移率，进而提高了NMOS晶体管的响应速度以及性能。
当所形成的MOS晶体管为PMOS晶体管时，所述应力层117b和117d为压缩应力层，即应力层117b和117d本身具有沿与保护层115上表面平行方向的拉伸应力，相反的，应力层117b和117d向其下方PMOS晶体管的沟道区中施加较大的压缩应力，使PMOS晶体管沟道区中的原子排列紧密，以利于空穴迁移，提高PMOS晶体管的响应速度，进而提高PMOS晶体管的性能。形成应力层117b和117d的方法可为化学气相沉积工艺或者原子层沉积工艺。本实施例中，形成应力层117b和117d的方法为化学气相沉积工艺。
对于PMOS晶体管，其主功能层117a和117c的材料为TiN，所述主功能层117a和117c的厚度为0.5nm~5nm。
需要说明的是，本实施例中所述功能层117仅包括两层应力层，且应力层的层数与主功能层的层数相等。在其他实施例中，所述功能层还可包括一层或者两层以上的应力层，其与所形成MOS晶体管沟道区中所需施加的应力以及所形成MOS晶体管的性能要求有关，其具体形成方法请参考本实施例中功能层117的形成方法，在此不再赘述。而且，本发明并不限制所述应力层的层数是否与主功能层的层数相等，也不限制与保护层115相接触的功能层是否为主功能层或者应力层，以及不限制与栅电极层119相接触的功能层是否为主功能层或者应力层。
最后，在主功能层117d上形成栅电极层119，所述栅电极层119的上表面与所述介质层109的上表面齐平。
本实施例中，形成所述栅电极层119可包括如下步骤：
在主功能层117d和层间介质层109上沉积栅电极层材料（图未示），且位于主功能层117d上方栅电极层材料的上表面不低于层间介质层109的上表面；平坦化所述栅电极层材料，至暴露出所述层间介质层109，形成位于层间介质层109之间主功能层117d上的栅电极层119。
具体的，所述栅电极层119的材料为铝或者钨，形成所述栅电极层119的方法可为物理气相沉积工艺。平坦化所述栅电极层材料的方法可为化学机械研磨工艺。
需要说明的是，上述实施例以NMOS晶体管和PMOS晶体管的形成方法对本发明MOS晶体管的形成方法进行了详细说明，本发明MOS晶体管的形成方法还可用于形成CMOS晶体管，CMOS晶体管中NMOS晶体管和PMOS晶体管的形成方法与上述实施例中NMOS晶体管和PMOS晶体管的形成方法类似，在此不再赘述。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (23)
1.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有伪栅极结构，所述伪栅极结构的侧壁上形成有侧墙；
在所述侧墙两侧的半导体衬底上形成层间介质层，所述层间介质层的上表面与所述伪栅极结构的上表面齐平；
去除所述伪栅极结构，形成暴露出半导体衬底的凹槽；
在所述凹槽内形成栅极结构，所述栅极结构由下至上依次包括栅介质层、保护层、功能层和栅电极层，所述栅电极层的上表面与所述层间介质层的上表面齐平，所述功能层为包括若干层主功能层和应力层的多层结构，主功能层和应力层沿与保护层上表面平行的方向间隔形成。
2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述应力层的厚度为0.5nm~5nm。
3.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述应力层的材料为氮化钛。
4.如权利要求1或3所述的MOS晶体管的形成方法，其特征在于，所述MOS晶体管为NMOS晶体管，所述应力层为拉伸应力层。
5.如权利要求4所述的MOS晶体管的形成方法，其特征在于，所述应力层的形成方法为物理气相沉积工艺。
6.如权利要求5所述的MOS晶体管的形成方法，其特征在于，所述物理气相沉积工艺的偏压为50V~200V，射频电源功率为0.3kW~2kW，反应气体为Ar和N2的混合气体，Ar和N2的流量比为0.1:1~10:1。
7.如权利要求4所述的MOS晶体管的形成方法，其特征在于，所述应力层的形成方法为原子层沉积工艺。
8.如权利要求4所述的MOS晶体管的形成方法，其特征在于，所述主功能
层的材料为Al或者TiAl。
9.如权利要求1或3所述的MOS晶体管的形成方法，其特征在于，所述MOS晶体管为PMOS晶体管，所述应力层为压缩应力层。
10.如权利要求9所述的MOS晶体管的形成方法，其特征在于，所述应力层的形成方法为化学气相沉积工艺或者原子层沉积工艺。
11.如权利要求9所述的MOS晶体管的形成方法，其特征在于，所述主功能层的材料为TiN。
12.如权利要求11所述的MOS晶体管的形成方法，其特征在于，形成所述主功能层的方法为原子层沉积工艺。
13.如权利要求1所述的MOS晶体管的形成方法，其特征在于，所述主功能层的厚度范围为0.5nm~5nm。
14.如权利要求1所述的MOS晶体管的形成方法，其特征在于，形成所述应力层的方法为化学气相沉积工艺或者原子层沉积工艺。
15.一种MOS晶体管，包括：
半导体衬底；
位于半导体衬底上的栅极结构，所述栅极结构由下至上依次包括栅介质层、保护层、功能层和栅电极层；
位于所述栅极结构侧壁上的侧墙；
位于侧墙两侧半导体衬底内的源极和漏极；
其特征在于，所述功能层为包括若干层主功能层和应力层的多层结构，主功能层和应力层沿与保护层上表面平行方向间隔设置。
16.如权利要求15所述的MOS晶体管，其特征在于，所述应力层的厚度为0.5nm~5nm。
17.如权利要求15所述的MOS晶体管，其特征在于，所述应力层的材料为氮化钛。
18.如权利要求15或17所述的MOS晶体管，其特征在于，所述MOS晶体管为NMOS晶体管，所述应力层为拉伸应力层。
19.如权利要求18所述的MOS晶体管，其特征在于，所述主功能层的材料为Al或者TiAl。
20.如权利要求15或17所述的MOS晶体管，其特征在于，所述MOS晶体管为PMOS晶体管，所述应力层为压缩应力层。
21.如权利要求20所述的MOS晶体管，其特征在于，所述主功能层的材料为TiN。
22.如权利要求15所述的MOS晶体管，其特征在于，所述主功能层的厚度为0.5nm~5nm。
23.如权利要求15所述的MOS晶体管，其特征在于，所述保护层与功能层中的主功能层或者应力层相接触，所述栅电极层与功能层中的主功能层或者应力层相接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201210553320.0A CN103871890B (zh) | 2012-12-18 | 2012-12-18 | Mos晶体管及其形成方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN201210553320.0A CN103871890B (zh) | 2012-12-18 | 2012-12-18 | Mos晶体管及其形成方法 |
Publications (2)
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| CN103871890A CN103871890A (zh) | 2014-06-18 |
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| CN201210553320.0A Active CN103871890B (zh) | 2012-12-18 | 2012-12-18 | Mos晶体管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103871890B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101661904A (zh) * | 2008-08-27 | 2010-03-03 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
| CN102130057A (zh) * | 2010-01-14 | 2011-07-20 | 中芯国际集成电路制造(上海)有限公司 | 制作互补金属氧化物半导体器件的方法和结构 |
| CN102299156A (zh) * | 2010-06-28 | 2011-12-28 | 中国科学院微电子研究所 | 一种半导体器件及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090008725A1 (en) * | 2007-07-03 | 2009-01-08 | International Business Machines Corporation | Method for deposition of an ultra-thin electropositive metal-containing cap layer |
| US8294202B2 (en) * | 2009-07-08 | 2012-10-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate structure of a semiconductor device |
-
2012
- 2012-12-18 CN CN201210553320.0A patent/CN103871890B/zh active Active
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| CN101661904A (zh) * | 2008-08-27 | 2010-03-03 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
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| CN103871890A (zh) | 2014-06-18 |
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