CN103325684B - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体结构，包括衬底；栅堆叠，位于所述衬底之上；侧墙，位于所述栅堆叠的侧壁上；源/漏扩展区，位于所述栅堆叠两侧的衬底中，通过外延生长形成；源/漏区，位于所述源/漏扩展区两侧的衬底中。相应地，本发明还提供了形成该半导体结构的制造方法。本发明可以形成掺杂浓度高、结深浅的源/漏扩展区，从而有效地提高了半导体结构的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
源/漏扩展区(S/Djunctionextension)在控制MOS器件的短沟道效应与提高器件驱动能力方面具有重要的作用。
源/漏扩展区直接与沟道导电区相邻，随着栅极长度的不断减小，对源/漏扩展区结深的要求也是越来越小，以抑制日趋严重的短沟道效应。然而，源/漏扩展区结深减小使得其电阻变大。如果不及时降低源/漏扩展区的串联电阻，会导致源/漏扩展区的寄生电阻在器件导通电阻中占据主要作用，从而影响或削弱各类沟道应变技术提高迁移率降低沟道等效电阻的优势。
在现有技术中，通常利用超低能注入(如注入能量小于1keV)、高能瞬态激光退火等方法来减小源/漏扩展区的结深以及提高激活浓度来降低电阻。但是，随着集成电路技术节点的向下发展，器件性能对源/漏扩展区的工艺参数要求越来越高，特别是对于22nm及以下技术，上述方法所面临的技术困难越来越大。
因此，希望提出一种半导体结构及其制造方法，使半导体结构具有掺杂浓度高且结深浅的源/漏扩展区。
发明内容
本发明提供了一种可以解决上述问题的半导体结构及其制造方法。
根据本发明的一个方面，提供了一种半导体结构的制造方法，该制造方法包括以下步骤：
a)提供衬底，在该衬底上形成栅堆叠；
b)以所述栅堆叠为掩模对所述衬底进行刻蚀，在所述栅堆叠两侧形成凹陷；
c)在所述凹陷内形成源/漏扩展区；
d)形成环绕所述栅堆叠的侧墙，覆盖所述栅堆叠两侧的部分衬底；
e)在所述侧墙两侧的衬底中形成源/漏区。
根据本发明的另一个方面，还提供了一种半导体结构的制造方法，该制造方法包括以下步骤：
a)提供衬底，在该衬底上形成栅堆叠；
b)形成环绕所述栅堆叠的偏移侧墙以及环绕所述偏移侧墙的伪侧墙；
c)在所述偏移侧墙和伪侧墙两侧的衬底中形成掺杂区；
d)去除所述伪侧墙、以及所述偏移侧墙位于衬底表面的部分；
e)刻蚀位于偏移侧墙两侧的衬底，形成凹陷；
f)在所述凹陷中形成源/漏扩展区；
g)在所述偏移侧墙的侧壁上形成侧墙；
h)在所述侧墙两侧的衬底中形成源/漏区。
根据本发明的又一个方面，还提供了一种半导体结构的制造方法，该制造方法包括以下步骤：
a)提供衬底，在该衬底上形成栅堆叠；
b)刻蚀位于所述栅堆叠两侧的衬底，在所述栅堆叠两侧形成凹陷；
c)在所述栅堆叠的侧壁以及其下的凹陷的侧壁上，形成偏移侧墙以及环绕该偏移侧墙的伪侧墙；
d)在所述偏移侧墙和伪侧墙两侧的衬底中形成掺杂区；
e)去除所述伪侧墙、以及所述偏移侧墙位于所述凹陷底面和侧壁上的部分；
f)在所述凹陷内形成源/漏扩展区；
g)在所述偏移侧墙的侧壁上形成侧墙；
h)在所述侧墙两侧的衬底中形成源/漏区。
根据本发明的另一个方面，还提供了一种半导体结构，包括：
衬底；
栅堆叠，位于所述衬底之上；
侧墙，位于所述栅堆叠的侧壁上；
源/漏扩展区，位于所述栅堆叠两侧的衬底中，通过外延生长形成；
源/漏区，位于所述源/漏扩展区两侧的衬底中。
本发明提供的技术方案具有如下优点：通过刻蚀栅堆叠两侧的衬底形成凹陷，然后利用外延生长以及原位掺杂的方式，在该凹陷内形成源/漏扩展区。与传统通过离子注入的方式形成源/漏扩展区相比，通过刻蚀的方式更易于控制源/漏扩展区结深，而在外延生长的过程中进行原位掺杂的方式更易于控制源/漏扩展区的掺杂浓度。因此，利于形成掺杂浓度高、结深浅的半导体结构，进而有效地提高了半导体结构的性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为根据本发明一个优选实施例的半导体结构制造方法的流程图；
图1(a)至图1(i)为按照图1所示流程制造半导体结构的各个阶段的剖面示意图；
图2为根据本发明另一个优选实施例的半导体结构制造方法的流程图；
图2(a)至图2(j)为按照图2所示流程制造半导体结构的各个阶段的剖面示意图；
图3为根据本发明又一个优选实施例的半导体结构制造方法的流程图；以及
图3(a)至图3(j)为按照图3所示流程制造半导体结构的各个阶段的剖面示意图。
具体实施方式
下面详细描述本发明的实施例。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
根据本发明的一个方面，提供了一种半导体结构的制造方法。下面，将结合图1(a)至图1(i)通过本发明的一个实施例对图1形成半导体结构的方法进行具体描述。如图1所示，本发明所提供的制造方法包括以下步骤：
在步骤S101中，提供衬底100，在该衬底100上形成栅堆叠。
具体地，如图1(a)所示，首先提供衬底100。在本实施例中，所述衬底100为硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体(如III-V族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。
接着，在所述衬底100中形成隔离区，例如浅沟槽隔离(STI)结构110，以便电隔离连续的场效应晶体管器件。
然后，在衬底100之上形成栅堆叠。首先，在衬底100上形成栅介质层200。在本实施例中，所述栅介质层200可以为氧化硅或氮化硅及其组合形成，在其他实施例中，也可以是高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLaSiO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度可以为1nm-15nm。而后，在所述栅介质层200上形成栅极210，所述栅极210可以是金属栅极，例如通过沉积金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。所述栅极210还可以是金属硅化物，例如NiSi、CoSi、TiSi等，厚度可以为10nm-150nm。在另一个实施例中，栅堆叠也可以只有伪栅极而没有栅介质层200，而是在后续的替代栅工艺中除去伪栅极后再形成栅介质层。
下文中，以形成由栅介质层200和伪栅极210所构成的伪栅堆叠为例对后续的步骤进行说明。
在步骤S102中，以所述栅堆叠为掩模对所述衬底100进行刻蚀，在所述栅堆叠两侧形成凹陷300。
具体地，如图1(b)所示，以所述伪栅堆叠为掩模，通过各向异性的干法刻蚀和/或湿法刻蚀的方式，刻蚀伪栅堆叠两侧的衬底100，从而在所述伪栅堆叠两侧形成凹陷300(下文中以第一凹陷300表示)。其中，所述第一凹陷300的深度范围为3nm至50nm。在后续的步骤中，将在所述第一凹陷300内形成源/漏扩展区，因此，所述第一凹陷300的深度即为半导体结构源/漏扩展区的结深。用于形成第一凹陷300的干法刻蚀和/或湿法刻蚀为本领域技术人员所熟悉的刻蚀工艺，为了简明起见，在此不再赘述。
在步骤S103中，在所述凹陷300内形成源/漏扩展区310。
具体地，如图1(c)所示，形成第一凹陷300后，以所述衬底100为籽晶，通过例如外延生长等方式填充所述第一凹陷300，并在外延生长的过程中，同时进行原位掺杂以形成嵌入式源/漏扩展区310。其中，对于PMOS器件来说，掺杂杂质为P型，例如硼；对于NMOS器件来说，掺杂杂质为N型，例如磷或者砷。杂质的掺杂浓度范围为5×1018cm-3至5×1020cm-3。优选地，用于形成源/漏扩展区310材料的晶格常数不等于所述衬底100材料的晶格常数，为衬底材料的合金。对于PMOS器件来说，所述源/漏扩展区310的晶格常数稍大于所述衬底100的晶格常数，从而对沟道产生压应力，例如Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述源/漏扩展区310的晶格常数稍小于所述衬底100的晶格常数，从而对沟道产生拉应力，例如Si:C，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。
在步骤S104中，形成环绕所述栅堆叠的侧墙，覆盖所述栅堆叠两侧的部分衬底100。
具体地，在一个实施例中，如图1(d)所示，形成环绕所述伪栅堆叠的偏移侧墙220以及环绕所述偏移侧墙220的侧墙230(下文以第一侧墙230表示)，覆盖所述伪栅堆叠两侧的部分衬底100，而未被偏移侧墙220和第一侧墙230覆盖的衬底100区域，在后续的步骤中，将用于形成源/漏区。其中，所述偏移侧墙220的厚度一般较小。
在步骤S105中，在所述侧墙两侧的衬底100中形成源/漏区330。
具体地，首先，如图1(e)所示，以带有侧墙(即偏移侧墙220和第一侧墙230)的伪栅堆叠为掩模，通过各向异性的干法刻蚀和/或湿法刻蚀的方式，刻蚀位于侧墙两侧的衬底100，以形成凹陷320(下文中以第二凹陷320表示)。优选地，还可以交替使用各向同性和各向异性的刻蚀方式，不但对侧墙两侧的SOI衬底100进行刻蚀，还可以对侧墙下面的部分衬底100进行刻蚀，使刻蚀后形成的第二凹陷320尽可能接近沟道中心。
接着，如图1(f)所示，以所述衬底100为籽晶，通过例如外延生长等方式填充所述第二凹陷320，并对填充材料进行掺杂以形成嵌入式源/漏区330。优选地，用于形成源/漏区330材料的晶格常数不等于所述衬底100材料的晶格常数。对于PMOS器件来说，所述源/漏区330的晶格常数稍大于所述衬底100的晶格常数，从而对沟道产生压应力，例如Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述源/漏区330的晶格常数稍小于所述衬底100的晶格常数，从而对沟道产生拉应力，例如Si:C，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。其中，可以在填充所述第二凹陷320后通过例如离子注入或原位掺杂的方式形成源/漏区330，也可以在外延生长的过程中，同时进行原位掺杂以形成源/漏区330。对于PMOS器件来说，掺杂杂质为P型，例如硼；对于NMOS器件来说，掺杂杂质为N型，例如磷或者砷。源/漏区330的掺杂浓度大于源/漏扩展区310的掺杂浓度，其范围为1×1019cm-3至8×1020cm-3。
在其他实施例中，也可以通过向衬底100中注入P型或N型掺杂物或杂质，在所述侧墙两侧的衬底100中形成源/漏区330。
随后按照常规半导体制造工艺的步骤完成该半导体结构的制造，请参考图1(f)至图1(i)。具体如下：如图1(f)所示，在源/漏区330的表面形成金属硅化物层340以降低接触电阻；如图1(g)所示，在所述半导体结构上形成接触刻蚀停止层400；接着，如图1(h)所示，沉积形成覆盖所述接触刻蚀停止层400的第一层间介质层500，并对其进行平坦化操作，以暴露所述伪栅极210；然后，如图1(i)所示，执行替代栅操作，在所述栅介质层200上形成栅电极层600，接着，在所述第一层间介质层500上形成盖层700和第二层间介质层800，并形成贯穿第二层间介质层800、盖层700以及第一层间介质层500的接触塞900。
根据本发明的另一个方面，还提供了一种半导体结构的制造方法。下面，将结合图2(a)至图2(j)通过本发明的一个实施例对图2形成半导体结构的方法进行具体描述。如图2所示，本发明所提供的制造方法包括以下步骤：
在步骤S201中，如图2(a)所示，提供衬底100，在该衬底100上形成栅堆叠。本步骤和上述实施例中的步骤S101相同，在此不再赘述。下文中，仍以形成由栅介质层200和伪栅极210所构成的伪栅堆叠为例对后续的步骤进行说明。
在步骤S202中，如图2(b)所示，形成环绕所述栅堆叠的偏移侧墙220以及环绕所述偏移侧墙220的伪侧墙230，以覆盖位于所述栅堆叠两侧的的部分衬底100。在后续的步骤中，被侧墙所覆盖的衬底100，其部分或全部区域将用于形成源/漏扩展区。其中，所述偏移侧墙220的厚度较小。
在步骤S203中，在所述偏移侧墙220和伪侧墙230两侧的衬底100中形成掺杂区330a。
具体地，首先，如图2(c)所示，以带有侧墙(即偏移侧墙220和伪侧墙230)的伪栅堆叠为掩模，通过各向异性的干法刻蚀和/或湿法刻蚀的方式，刻蚀侧墙两侧的衬底100，以形成凹陷350(下文中以第三凹陷350表示)。优选地，还可以交替使用各向同性和各向异性的刻蚀方式，不但对侧墙两侧的衬底100进行刻蚀，还可以对侧墙下面的部分衬底100进行刻蚀，使刻蚀后形成的第三凹陷350尽可能接近沟道中心。在本实施例中，所述第三凹陷350的深度范围为10nm到150nm。
接着，如图2(d)所示，以所述衬底100为籽晶，通过例如外延生长等方式填充所述第三凹陷350，并对填充材料进行掺杂形成嵌入式的掺杂区330a。优选地，填充材料的晶格常数不等于所述衬底100材料的晶格常数。对于PMOS器件来说，所述填充材料的晶格常数稍大于所述衬底100的晶格常数，从而对沟道产生压应力，例如Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述填充材料的晶格常数稍小于所述衬底100的晶格常数，从而对沟道产生拉应力，例如Si:C，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。其中，可以通过例如离子注入或原位掺杂的方式对填充材料进行掺杂，也可以在外延生长的过程中，同时进行原位掺杂以形成掺杂区330a。对于PMOS器件来说，掺杂杂质为P型，例如硼；对于NMOS器件来说，掺杂杂质为N型，例如磷或者砷。掺杂区330a的掺杂浓度范围为1×1019cm-3至8×1020cm-3。
在其他实施例中，也可以通过向衬底100中注入P型或N型掺杂物或杂质，在所述侧墙两侧的衬底100中形成掺杂区330a。
在步骤S204中，去除所述伪侧墙230、以及所述偏移侧墙220位于衬底100表面的部分。
具体地，如图2(e)所示，通过选择性刻蚀去除所述伪侧墙230、以及所述偏移侧墙220位于衬底100表面上的部分，以暴露出位于伪栅堆叠和掺杂区330a之间的衬底100部分。位于伪栅堆叠侧壁上的偏移侧墙220没有被刻蚀掉，用以对伪栅堆叠进行保护。
在步骤S205中，刻蚀位于偏移侧墙220两侧的衬底100，形成凹陷360。
具体地，如图2(f)所示，以带有偏移侧墙220的伪栅堆叠为掩模，对未经掺杂的所述衬底100以及掺杂区330a进行刻蚀，在所述伪栅堆叠两侧形成凹陷360(下文中以第四凹陷360表示)。所述第四凹陷360的深度小于所述掺杂区330a的深度，其范围为3nm至50nm。
在步骤S206中，在所述凹陷360中形成源/漏扩展区310。
具体地，如图2(g)所示，通过例如外延生长等方式填充所述第四凹陷360，并在外延生长的过程中，同时进行原位掺杂以形成嵌入式源/漏扩展区310。其中，对于PMOS器件来说，掺杂杂质为P型，例如硼；对于NMOS器件来说，掺杂杂质为N型，例如磷或者砷。杂质的掺杂浓度低于掺杂区330a的掺杂浓度，其范围为5×1018cm-3至5×1020cm-3。同样地，填充材料的晶格常数优选不等于所述衬底100材料的晶格常数。对于PMOS器件来说，所述填充材料的晶格常数稍大于所述衬底100的晶格常数，从而对沟道产生压应力，例如Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述填充材料的晶格常数稍小于所述衬底100的晶格常数，从而对沟道产生拉应力，例如Si:C，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。
在步骤S207中，如图2(h)所示，在所述偏移侧墙220的侧壁上形成侧墙240(下文以第二侧墙240表示)，用以覆盖位于伪栅堆叠两侧的部分衬底100，而未被覆盖的衬底100，将用于形成源/漏区。
在步骤S208中，在所述第二侧墙240两侧的衬底100中形成源/漏区330。
具体地，在形成源/漏扩展区时，对第四凹陷360中材料的掺杂浓度低于掺杂区330a的掺杂浓度，因此，为了形成源/漏区，需要进一步对位于第二侧墙240两侧的衬底100进行掺杂，一般通过离子注入加退火的工艺，如图2(h)中箭头示意。其中，掺杂浓度的范围为1×1019cm-3至8×1020cm-3。掺杂后，如图2(i)所示，在所述第二侧墙240两侧形成重掺杂的源/漏区330。
随后按照常规半导体制造工艺的步骤完成该半导体结构的制造。即，如图2(j)所示，在源/漏区330表面形成金属硅化物层340，在半导体结构上形成接触刻蚀停止层400以及第一层间介质层500，执行替代栅操作形成栅电极层600，形成覆盖半导体结构的盖层700和第二层间介质层800，以及形成贯穿第二层间介质层800、盖层700以及第一层间介质层500的接触塞900。
根据本发明的又一个方面，还提供了一种半导体结构的制造方法。下面，将结合图3(a)至图3(j)通过本发明的一个实施例对图3形成半导体结构的方法进行具体描述。如图3所示，本发明所提供的制造方法包括以下步骤：
在步骤S301中，如图3(a)所示，提供衬底100，在该衬底100上形成栅堆叠。本步骤和上述实施例中的步骤S101相同，在此不再赘述。下文中，仍以形成由栅介质层200和伪栅极210所构成的伪栅堆叠为例对后续的步骤进行说明。
在步骤S302中，刻蚀位于所述栅堆叠两侧的衬底100，在所述栅堆叠两侧形成凹陷370。
具体地，如图3(b)所示，以所述伪栅堆叠为掩模，通过各向异性的干法刻蚀和/或湿法刻蚀的方式，刻蚀伪栅堆叠两侧的衬底100，从而在所述伪栅堆叠两侧形成凹陷370(下文中以第五凹陷370表示)。其中，所述第五凹陷370的深度范围为3nm至50nm。
在步骤S303中，如图3(c)所示，在所述栅堆叠的侧壁以及其下的第五凹陷370的侧壁上，形成偏移侧墙220以及环绕该偏移侧墙220的伪侧墙230。其中，所述偏移侧墙220的厚度一般较小。
在步骤S304中，在所述偏移侧墙220和伪侧墙230两侧的衬底100中形成掺杂区330a。
具体地，首先，如图3(d)所示，以带有侧墙的伪栅堆叠为掩模，继续对位于栅堆叠两侧的衬底100进行刻蚀，在所述偏移侧墙220和伪侧墙230的两侧形成凹陷380(下文中以第六凹陷380表示)。其中，所述第六凹陷380的深度范围(即刻蚀深度的范围)为10nm到150nm。
接着，如图3(e)所示，以所述衬底100为籽晶，通过例如外延生长等方式对所述第六凹陷380进行填充，以形成掺杂区330a，其中，所述掺杂区330a的上表面与偏移侧墙220的下表面齐平。优选地，填充材料的晶格常数不等于所述衬底100材料的晶格常数。对于PMOS器件来说，所述填充材料的晶格常数稍大于所述衬底100的晶格常数，从而对沟道产生压应力，例如Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述填充材料的晶格常数稍小于所述衬底100的晶格常数，从而对沟道产生拉应力，例如Si:C，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。其中，可以通过例如离子注入或原位掺杂的方式对填充材料进行掺杂，也可以在外延生长的过程中，同时进行原位掺杂以形成掺杂区330a。对于PMOS器件来说，掺杂杂质为P型，例如硼；对于NMOS器件来说，掺杂杂质为N型，例如磷或者砷。掺杂区330a的掺杂浓度范围为1×1019cm-3至8×1020cm-3。
在其他实施例中，也可以通过向衬底100中注入P型或N型掺杂物或杂质，在带有侧墙的伪栅堆叠两侧的衬底100中形成掺杂区330a。
在步骤S305中，去除所述伪侧墙230、以及所述偏移侧墙220位于所述凹陷370底面和侧壁上的部分。
具体地，如图3(f)所示，首先，通过选择性刻蚀去除伪侧墙230；然后，通过逐步改变干法刻蚀中的气体、比率、功率与气压，以此来调节干法刻蚀的各向异性比，从而实现底部的各向同性刻蚀逐步去除所述偏移侧墙220位于所述凹陷370底面和侧壁上的部分。
在步骤S306中，在所述凹陷370内形成源/漏扩展区310。
具体地，如图3(g)所示，以所述衬底100为籽晶，通过例如外延生长等方式填充所述第五凹陷370，并在外延生长的过程中，同时进行原位掺杂以形成嵌入式源/漏扩展区310。其中，对于PMOS器件来说，掺杂杂质为P型，例如硼；对于NMOS器件来说，掺杂杂质为N型，例如磷或者砷。杂质的掺杂浓度范围为5×1018cm-3至5×1020cm-3。优选地，用于形成源/漏扩展区310材料的晶格常数不等于所述衬底100材料的晶格常数。对于PMOS器件来说，所述源/漏扩展区310的晶格常数稍大于所述衬底100的晶格常数，从而对沟道产生压应力，例如Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述源/漏扩展区310的晶格常数稍小于所述衬底100的晶格常数，从而对沟道产生拉应力，例如Si:C，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。
在步骤S307中，如图3(h)所示，在所述偏移侧墙220的侧壁上形成侧墙240(下文以第三侧墙240表示)，用以覆盖位于伪栅堆叠两侧的部分衬底100，而未被覆盖的衬底100，将用于形成源/漏区。
在步骤S308中，在所述第三侧墙240两侧的衬底100中形成源/漏区330。
具体地，在形成源/漏扩展区时，对第五凹陷370中材料的掺杂浓度低于掺杂区330a的掺杂浓度，因此，为了形成源/漏区，需要进一步对位于第三侧墙240两侧的衬底100进行掺杂，如图3(h)中箭头示意。其中，掺杂浓度的范围为1×1019cm-3至8×1020cm-3。掺杂后，如图3(i)所示，在所述第三侧墙240两侧形成重掺杂的源/漏区330。
随后按照常规半导体制造工艺的步骤完成该半导体结构的制造。即，如图3(k)所示，在源/漏区330表面形成金属硅化物层340，在半导体结构上形成接触刻蚀停止层400以及第一层间介质层500，执行替代栅操作形成栅电极层600，形成覆盖半导体结构的盖层700和第二层间介质层800，以及形成贯穿第二层间介质层800、盖层700以及第一层间介质层500的接触塞900。
在上述三个实施例中，通过刻蚀栅堆叠两侧的衬底形成凹陷，然后利用外延生长以及原位掺杂的方式，在该凹陷内形成源/漏扩展区。与传统通过离子注入的方式形成源/漏扩展区相比，通过刻蚀的方式更易于控制源/漏扩展区结深，而在外延生长的过程中进行原位掺杂的方式更易于控制源/漏扩展区的掺杂浓度。因此，采用本发明所提供的制造方法，可以形成掺杂浓度高、结深浅的半导体结构，进而有效地提高了半导体结构的性能。
根据本发明的又一个方面，还提供了一种半导体结构，请参考图1(i)和图2(j)。如图所示，该半导体结构包括：
衬底100；
栅堆叠，位于所述衬底100之上；
侧墙，位于所述栅堆叠的侧壁上；
源/漏扩展区320，位于所述栅堆叠两侧的衬底100中，通过外延生长形成；
源/漏区310，位于所述源/漏扩展区320两侧的衬底100中。
具体地，在本实施例中，所述衬底100为硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。在其他实施例中，所述衬底100可以包括其他基本半导体(如III-V族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μm-800μm的厚度范围内。在所述衬底100中具有隔离区，例如浅沟槽隔离(STI)结构110，以便电隔离连续的场效应晶体管器件。
所述栅堆叠位于所述衬底100之上。如图所示，所述栅堆叠包括栅介质层200以及栅电极层610，其中，所述栅介质层200位于所述衬底100之上，所述栅电极层610位于所述栅介质层200之上。在本实施例中，所述栅介质层200的材料为高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfLaO、HfLaSiO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度范围为1nm-15nm。所述栅电极层610为金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；和/或金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合。所述栅电极层610还可以是金属硅化物，例如NiSi、CoSi、TiSi等，其厚度范围为10nm-150nm。
在所述栅堆叠的侧壁上存在侧墙。所述侧墙的材料包括氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。优选地，所述侧墙的层数为两层或者更多层。
所述源/漏扩展区310位于所述栅堆叠两侧的衬底100中，通过外延生长形成。所述源/漏扩展区310中包含P型或N型掺杂物或杂质(例如，对于PMOS器件来说，掺杂杂质为硼；对于NMOS器件来说，掺杂杂质为砷)。所述源/漏扩展区310的结深范围为3nm至50nm，掺杂浓度的范围为5×1018cm-3至5×1020cm-3。在本实施例中，所述源/漏扩展区310为嵌入式源/漏区。所述源/漏扩展区310材料的晶格常数稍大于或者稍小于所述衬底100材料的晶格常数，从而可以对沟道产生应力，改善所述沟道中载流子的迁移率。对于PMOS器件来说，所述源/漏扩展区310的晶格常数稍大于所述衬底100材料的晶格常数，从而对沟道产生压应力，例如，所述源/漏扩展区310可以为Si1-XGeX，X的取值范围为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件来说，所述源/漏扩展区310的晶格常数稍小于所述衬底100材料的晶格常数，从而对沟道产生拉应力，例如，所述源/漏扩展区310可以为Si:C，C的原子数百分比的取值范围为0.2％～2％，如0.5％、1％或1.5％。与传统通过离子注入方式所形成的源/漏扩展区相比，本发明所提供的源/漏扩展区310具有规则的形状。在本实施例中，所述源/漏扩展区310的截面(与栅堆叠延伸方向垂直的截面)呈规则的矩形。
所述源/漏区310与所述源/漏扩展区320相邻，即，位于所述源/漏扩展区310两侧的衬底100中。所述源/漏区330中掺杂类型与所述源/漏扩展区310中的掺杂类型一致，但是掺杂浓度要高于所述源/漏扩展区310的掺杂浓度，所述源/漏区330的掺杂浓度范围为1×1019cm-3至8×1020cm-3。在本实施例中，所述源/漏区330为嵌入式源/漏区，其材料与所述源/漏扩展区310的材料相同。优选地，在所述源/漏区330的表面还具有金属硅化物层340，用以降低半导体结构的接触电阻。
所述半导体结构进一步还包括接触刻蚀停止层420、第一层间介质层500、盖层700、第二层间介质层800以及接触塞900。其中，接触刻蚀停止层420存在于所述侧墙220的侧壁上以及所述衬底100的表面上，在所述接触刻蚀停止层420上还依次具有第一层间介质层500、盖层700以及第二层间介质层800。所述接触塞900贯穿第二层间介质层800、盖层700、第一层间介质层500以及接触刻蚀停止层420与所述源/漏区310电性接触。
本发明所提供的半导体结构其源/漏扩展区的掺杂浓度高且结深浅，因此有效地提高了半导体结构的性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (17)
1.一种半导体结构的制造方法，该方法包括以下步骤：
a)提供衬底(100)，在该衬底(100)上形成栅堆叠；
b)形成环绕所述栅堆叠的偏移侧墙(220)以及环绕所述偏移侧墙(220)的伪侧墙(230)；
c)在所述偏移侧墙(220)和伪侧墙(230)两侧的衬底(100)中形成掺杂区(330a)；
d)去除所述伪侧墙(230)、以及所述偏移侧墙(220)位于衬底(100)表面的部分；
e)刻蚀位于偏移侧墙(220)两侧的衬底(100)，形成凹陷(360)；
f)在所述凹陷(360)中形成源/漏扩展区(310)；
g)在所述偏移侧墙(220)的侧壁上形成侧墙(240)；
h)在所述侧墙(240)两侧的衬底(100)中形成源/漏区(330)。
2.根据权利要求1所述的制造方法，其中，所述步骤c)包括：
以带有所述偏移侧墙(220)和伪侧墙(230)的栅堆叠为掩模对所述衬底(100)进行刻蚀，在所述栅堆叠两侧形成凹陷(350)；
以所述衬底(100)为籽晶，利用外延生长的方式在所述凹陷(350)内形成掺杂区(330a)。
3.根据权利要求1所述的制造方法，其中，所述步骤f)包括：
以所述衬底(100)为籽晶，利用外延生长的方式填充所述凹陷(360)，并同时进行原位掺杂以形成源/漏扩展区(310)。
4.根据权利要求1至3中任一项所述的制造方法，其中：
所述源/漏扩展区(310)和/或所述源/漏区(330)的材料为衬底材料的合金。
5.根据权利要求4所述的制造方法，其中：
对于N型器件，所述源/漏扩展区(310)和/或所述源/漏区(330)材料的晶格常数小于或等于所述衬底(100)材料的晶格常数；
对于P型器件，所述源/漏扩展区(310)和/或所述源/漏区(330)材料的晶格常数大于或等于所述衬底(100)材料的晶格常数。
6.根据权利要求1至3中任一项所述的制造方法，其中：
所述源/漏扩展区(310)的结深范围为3nm至50nm，掺杂浓度为5×1018cm‐3至5×1020cm‐3。
7.根据权利要求1至3中任一项所述的制造方法，其中，所述步骤h)包括：
对所述侧墙(240)两侧的衬底(100)进行离子注入，形成源/漏区(330)。
8.一种半导体结构的制造方法，该方法包括以下步骤：
a)提供衬底(100)，在该衬底(100)上形成栅堆叠；
b)刻蚀位于所述栅堆叠两侧的衬底(100)，在所述栅堆叠两侧形成凹陷(370)；
c)在所述栅堆叠的侧壁以及其下的凹陷(370)的侧壁上，形成偏移侧墙(220)以及环绕该偏移侧墙(220)的伪侧墙(230)；
d)在所述偏移侧墙(220)和伪侧墙(230)两侧的衬底(100)中形成掺杂区(330a)；
e)去除所述伪侧墙(230)、以及所述偏移侧墙(220)位于所述凹陷(370)底面和侧壁上的部分；
f)在所述凹陷(370)内形成源/漏扩展区(310)；
g)在所述偏移侧墙(220)的侧壁上形成侧墙(240)；
h)在所述侧墙(240)两侧的衬底(100)中形成源/漏区(330)。
9.根据权利要求8所述的制造方法，其中，所述步骤d)包括：
以带有所述偏移侧墙(220)和伪侧墙(230)的栅堆叠为掩模继续对所述凹陷(370)进行刻蚀；
以所述衬底(100)为籽晶，利用外延生长的方式在所述凹陷(370)内形成掺杂区(330a)，其中，所述掺杂区(330a)的上表面与所述偏移侧墙(220)的下表面齐平。
10.根据权利要求8所述的制造方法，其中，所述步骤e)包括：
通过选择性刻蚀去除所述伪侧墙(230)；
调节干法刻蚀的各向异性比，逐步去除所述偏移侧墙(220)位于所述凹陷(370)底面和侧壁上的部分。
11.根据权利要求8所述的制造方法，其中，所述步骤f)包括：
以所述衬底(100)为籽晶，利用外延生长的方式填充所述凹陷(370)，并同时进行原位掺杂以形成源/漏扩展区(310)。
12.根据权利要求8至11中任一项所述的制造方法，其中：
所述源/漏扩展区(310)和/或所述源/漏区(330)外延生长的材料为衬底材料的合金。
13.根据权利要求12所述的制造方法，其中：
对于N型器件，所述源/漏扩展区(310)和/或所述源/漏区(330)材料的晶格常数小于或等于所述衬底(100)材料的晶格常数；
对于P型器件，所述源/漏扩展区(310)和/或所述源/漏区(330)材料的晶格常数大于或等于所述衬底(100)材料的晶格常数。
14.根据权利要求8至11中任一项所述的制造方法，其中：
所述源/漏扩展区(310)的结深范围为3nm至50nm，掺杂浓度为5×1018cm‐3至5×1020cm‐3。
15.根据权利要求8至11中任一项所述的制造方法，其中，所述步骤h)包括：
对所述侧墙(240)两侧的衬底(100)进行离子注入，形成源/漏区(330)。
16.根据权利要求1或8所述的制造方法，其中，所述栅堆叠包括栅介质层(200)和伪栅极(210)。
17.根据权利要求16所述的制造方法，还包括：
在所述源/漏区(330)的表面形成金属硅化物层(340)；
形成覆盖整个半导体结构的接触刻蚀停止层(400)以及第一层间介质层(500)，并执行平坦化操作，以暴露所述伪栅极(210)；
去除所述伪栅极(210)形成凹陷，在该凹陷内形成栅电极层(610)；
在所述第一层间介质层(500)上形成盖层(700)和第二层间介质层(800)；以及
形成贯穿所述第二层间介质层(800)、盖层(700)、第一层间介质层(500)以及接触刻蚀停止层(420)的接触塞(900)。
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