KR20070000681A - 핀 펫 ｃｍｏｓ와 그 제조 방법 및 이를 구비하는 메모리소자 - Google Patents

핀 펫 ｃｍｏｓ와 그 제조 방법 및 이를 구비하는 메모리소자 Download PDF

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Abstract

핀 펫 CMOS와 그 제조 방법 및 이를 구비하는 메모리 소자에 관해 개시되어 있다. 개시된 본 발명은 기판 상에 구비된 n형 트랜지스터, 상기 n형 트랜지스터 상에 적층된 층간 절연층 및 상기 층간 절연층 상에 구비된 p형 트랜지스터를 포함하되, 상기 n형 및 p형 트랜지스터는 공통의 게이트 절연막과 핀 게이트(fin gate)를 갖는 것을 특징으로 하는 CMOS 소자 및 그 제조 방법을 제공하고, 이러한 CMOS 소자를 포함하는 SRAM을 제공한다.

Description

핀 펫 ＣＭＯＳ와 그 제조 방법 및 이를 구비하는 메모리 소자{Fin FET CMOS and method of manufacturing and memory device comprising the same}
도 1은 본 발명의 실시예에 의한 핀 펫 CMOS의 사시도이다.
도 2 내지 도 4는 서로 다른 방향으로 그려진 절개선을 포함하는 도 1의 평면도이다.
도 5는 도 2를 5-5'방향으로 절개한 단면도이다.
도 6은 도 3을 6-6'방향으로 절개한 단면도이다.
도 7은 도 4를 7-7'방향으로 절개한 단면도이다.
도 8은 도 2 내지 도 4 중 어느 하나를 8-8'방향으로 절개한 단면도이다.
도 9 내지 도 25는 도 1의 CMOS 소자의 제조 방법을 단계별로 나타낸 사시도들(도 9 내지 도 12)과 단면도들(도 13 내지 도 25)이다.
도 26은 도 1의 핀 펫 CMOS가 사용된 SRAM의 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
38:기판 40:버퍼막
42, 46:제1 및 제2 반도체층 44:층간 절연층
47:게이트 절연막 48:핀 게이트(Fin Gate)
50:스페이서 52:제2 도전성 플러그
54:전원전압 인가영역 56:게이트 전압 인가영역
55:제3 도전성 플러그 58:제1 도전성 플러그
60:제2 층간 절연층 70, 80:감광막 패턴
42a, 42b, 46a, 46b:제1 내지 제4 불순물 영역
42a1, 42b1:제1 및 제2 n+ 도핑 영역
42a2, 42b2:제1 및 제2 n- 도핑 영역
46a1, 46b1:제1 및 제2 p+ 도핑 영역
46a2, 46b2:제1 및 제2 p- 도핑 영역
42c, 46c:제1 및 제2 채널영역 48a:접촉 영역
48b:핀 부 48w:게이트 핀 부의 폭
A1, A2:제1 및 제2 화살표 GS:게이트 스페이서
h1-h3:제1 내지 제3 콘택홀
D1:게이트 핀 부(48b)에서 제1 및 제2 반도체층의 불순물 영역의 폭이 좁아지기 시작하는 부분까지의 간격 Tn, Tp:제1 및 제2 반도체층 두께
본 발명은 CMOS 소자와 그 제조 방법 및 그를 포함하는 반도체 소자에 관한 것으로써, 보다 자세하게는 핀 펫 CMOS 소자와 그 제조 방법 및 상기 핀 펫 CMOS 소자를 구비하는 메모리 소자에 관한 것이다.
산업 기술의 발전에 따라 기능은 많아지고 부피는 작아진 다양한 전자 제품이 소개되고 있다. 이들 전자 제품은 기능에 적합한 반도체 소자, 예컨대 트랜지스터나 메모리 소자, 논리 소자 등을 포함하고 있다.
최근, 인터넷 기술의 급속한 발전과 인터넷과 연계할 수 있는 다양한 전자 제품이 출시되면서 사용자가 인터넷을 통해 접할 수 있고, 활용할 수 있는 정보의 양이 급격히 증가되고 있다. 이에 따라 보다 많은 데이터를 저장하고 그 처리는 신속하며 부피는 줄일 수 있는 전자 제품에 대한 수요가 증가되면서 이러한 전자 제품에 사용될 수 있는 반도체 소자의 개발에 대한 관심이 높아지고 있다.
반도체 소자의 궁극적 목표는 집적도를 높이이고, 동작 속도를 빠르게 하며, 전력 소모를 줄이는 것으로 요약할 수 있는데, 반도체 소자가 메모리 소자인 경우, 데이터의 불휘발성을 확보하는 것과 기록과 소거를 용이하게 하는 것이 추가될 수 있다.
이러한 목표하에 현재까지 다양한 반도체 소자들과 이들이 적용된 전자 제품이 소개되고 있다.
CMOS 소자는 P형 트랜지스터와 N형 트랜지스터를 포함하여 각 트랜지스터의 단점을 서로 보완한 것으로써, 기존의 반도체 제조 공정을 그대로 이용할 수 있고, 소비 전력이 작으며, N형 트랜지스터와 P형 트랜지스터의 중간 정도의 동작 속도를 갖는 이점을 갖고 있다.
CMOS 소자의 이러한 특성을 인해 많은 반도체 장치들이 CMOS 소자를 포함하고 있다. 예컨대, 반도체 메모리 장치의 하나이고, 6개의 트랜지스터를 포함하는 SRAM의 경우, 두 개의 풀 업 트랜지스터(pull-up Tr)와 두 개의 풀 다운 트랜지스터(pull-down Tr) 및 두 개의 패스 트랜지스터를 포함한다. 이러한 SRAM에서 한 개의 풀 업 트랜지스터와 한 개의 풀 다운 트랜지스터는 CMOS 구조를 갖도록 구성된다.
그런데, 종래 기술에 의한 CMOS는 P형 트랜지스터와 N형 트랜지스터는 동일한 베이스 기판의 서로 다른 위치에 형성된다. 곧, N형 트랜지스터 옆에 P형 트랜지스터가 형성된다. 이에 따라 베이스 기판에서 CMOS가 차지하는 면적은 베이스 기판에 N형 트랜지스터나 P형 트랜지스터 하나를 형성할 때보다 넓다.
상기한 SRAM의 경우, 고속 동작이 가능하고, 소비 전력을 낮출 수 있지만, 베이스 기판에서 CMOS가 차지하는 면적이 넓기 때문에, 집적도를 높이는데는 한계가 있다.
따라서 본 발명이 이루고자하는 제1 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 집적도를 높일 수 있는 핀 펫(fin FET) CMOS 소자를 제공함에 있다.
본 발명이 이루고자 하는 제2 기술적 과제는 이러한 핀 펫 CMOS 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 제3 기술적 과제는 상기 핀 펫 CMOS 소자를 구비하는 반도체 메모리 소자를 제공함에 있다.
상기 제1 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 구비된 n형 트랜지스터, 상기 n형 트랜지스터 상에 적층된 층간 절연층 및 상기 층간 절연층 상에 구비된 p형 트랜지스터를 포함하되, 상기 n형 및 p형 트랜지스터는 공통의 게이트 절연막과 핀 게이트(fin gate)를 갖는 것을 특징으로 하는 CMOS 소자를 제공한다.
상기 n형 트랜지스터의 소오스와 상기 p형 트랜지스터의 드레인은 도전성 플러그로 연결되어 있고, 상기 n형 트랜지스터의 소오스는 접지되어 있다. 이때, 상기 층간 절연층 및 상기 p형 트랜지스터의 소오스를 포함하는 적층물에 상기 n형 트랜지스터의 소오스가 노출되는 콘택홀이 형성되어 있고, 상기 콘택홀 내 측면은 스페이서로 덮여 있으며, 상기 스페이서 안쪽의 상기 콘택홀은 도전성 플러그로 채워져 있다.
상기 n형 및 p형 트랜지스터의 소오스 및 드레인은 LDD 구조를 가질 수 있다.
상기 p형 트랜지스터의 소오스 및 드레인의 도핑 농도는 상기 n형 트랜지스터의 소오스 및 드레인 도핑 농도보다 적어도 1 차수(order) 이상 높을 수 있다.
상기 스페이서는 질화막일 수 있다.
상기 n형 트랜지스터는 (100)의 결정면을 갖는 제1 반도체층에 형성된 것일 수 있다.
상기 p형 트랜지스터는 (110)의 결정면을 갖는 제2 반도체층에 형성된 것일 수 있다.
상기 기판은 SOI 기판일 수 있다.
상기 제2 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 제1 반도체층; 층간 절연층 및 제2 반도체층을 순차적으로 적층하는 제1 단계, 상기 제2 반도체층의 일부 영역 상에 마스크를 형성하는 제2 단계, 상기 마스크 둘레의 상기 제2 반도체층의 노출된 부분과 상기 노출된 부분 아래의 상기 층간 절연층 및 상기 제1 반도체층을 순차적으로 식각하는 제3 단계, 상기 마스크를 제거하는 제4 단계, 상기 마스크를 제거한 후, 상기 제2 반도체층, 상기 층간 절연층 및 상기 제1 반도체층의 일부의 노출된 전체 면을 덮는 게이트 절연막과 핀 부(fin part)를 갖는 핀 게이트를 순차적으로 형성하는 제5 단계, 상기 제1 반도체층에 상기 핀 부를 사이에 두고 이격된 제1 및 제2 n- 도핑 영역을 형성하는 제6 단계, 상기 제2 반도체층에 상기 핀 부를 사이에 두고 이격된 제1 및 제2 p- 도핑 영역을 형성하는 제7 단계, 상기 핀 부의 측면에 게이트 스페이서를 형성하는 제8 단계, 상기 게이트 스페이서를 마스크로 사용하여 상기 제1 및 제2 n- 도핑 영역에 각각 제1 및 제2 n+ 도핑 영역을 형성하는 제9 단계 및 상기 게이트 스페이서를 마스크로 사용하여 상기 제1 및 제2 p- 도핑 영역에 각각 제1 및 제2 p+ 도핑 영역을 형성하는 제10 단계를 포함하는 것을 특징으로 하는 CMOS 소자의 제조 방법을 제공한다.
이 제조 방법에서, 상기 제1 반도체층은 (100)의 결정면을 갖는 실리콘층으로 형성할 수 있고, 상기 제2 반도체층은 (110)의 결정면을 갖는 실리콘층으로 형성할 수 있다.
상기 핀 게이트는 리프트 오프(lift off) 방법으로 형성할 수 있다.
상기 제1 및 제2 n- 도핑 영역과 상기 제1 및 제2 n+ 도핑 영역은 n형 도전성 불순물을 사입사 이온 주입하여 형성할 수 있다. 이때, 상기 사입사의 각은 30°정도일 수 있다.
상기 제1 및 제2 p- 도핑 영역의 도핑 농도는 상기 제1 및 제2 n- 도핑 영역의 도핑 농도보다 1 차수(order)이상 높을 수 있다. 또한, 상기 제1 및 제2 p+ 도핑 영역의 도핑 농도는 상기 제1 및 제2 n+ 도핑 영역의 도핑 농도보다 1 차수 이상 높을 수 있다.
본 발명의 실시예에 의하면, 상기 제조 방법은 상기 기판 상에 상기 제2 반도체층, 상기 층간 절연층, 상기 제1 반도체층 및 상기 핀 게이트와 상기 게이트 스페이서를 덮는 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층, 상기 제2 반도체층 및 상기 층간 절연층으로 이루어진 적층물에 상기 제2 n+ 도핑 영역이 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀을 도전성 플러그로 채우는 단계, 상기 제2 층간 절연층에 상기 제1 p+ 도핑 영역이 노출되는 콘택홀과 상기 게이트가 노출되는 콘택홀을 형성하는 단계, 상기 제1 p+ 도핑 영역 및 상기 게이트가 노출되는 상기 콘택홀을 도전성 플러그로 채우는 단계, 상기 제2 층간 절연층, 상기 제2 반도체층 및 상기 층간 절연층으로 이루어진 적층물에 상기 제1 n+ 도핑 영역이 노출되는 콘택홀을 형성하는 단계, 상기 제1 n+ 도핑 영역이 노출되는 콘택홀의 내 측면을 스페이서로 덮는 단계 및 상기 스페이서 안쪽의 상기 콘택홀을 도전성 플러그로 채우는 단계를 더 포함할 수 있다.
또한, 본 발명의 다른 실시예에 의하면, 상기 제조 방법은 상기 기판 상에 상기 제2 반도체층, 상기 층간 절연층, 상기 제1 반도체층 및 상기 핀 게이트와 상기 게이트 스페이서를 덮는 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층, 상기 제2 반도체층 및 상기 층간 절연층으로 이루어진 적층물에 상기 제2 n+ 도핑 영역이 노출되는 제1 콘택홀과 상기 제1 n+ 도핑 영역이 노출되는 제2 콘택홀을 형성하는 단계, 상기 제2 콘택홀을 마스킹한 상태에서 상기 제1 콘택홀을 도전성 플러그로 채우는 단계, 상기 제2 콘택홀의 마스킹 상태를 해제하고, 상기 제2 콘택홀의 내 측면을 덮는 스페이서를 형성하는 단계, 상기 스페이서 안쪽의 상기 제2 콘택홀을 도전성 플러그로 채우는 단계, 상기 제2 층간 절연층에 상기 제1 p+ 도핑 영역이 노출되는 콘택홀과 상기 게이트가 노출되는 콘택홀을 형성하는 단계 및 상기 제1 p+ 도핑 영역이 노출되는 상기 콘택홀과 상기 게이트가 노출되는 콘택홀을 도전성 플러그로 채우는 단계를 더 포함할 수 있다.
상기 제조 방법에서 상기 스페이서는 질화막으로 형성할 수 있다.
상기 제3 기술적 과제를 달성하기 위하여, 본 발명은 적어도 p형 풀 업(pull-up) 트랜지스터와 n형 풀 다운(pull-down) 트랜지스터를 포함하는 SRAM에 있어서, 상기 n 형 풀 다운 트랜지스터와 상기 p형 풀 업 트랜지스터는 층간 절연층을 사이에 두고 순차적으로 적층되어 있고, 공통의 핀 게이트를 갖는 것을 특징으로 하는 SRAM을 제공한다.
이 SRAM에서 상기 n형 풀 다운 트랜지스터는 (100)의 결정면을 갖는 실리콘층에 형성된 것일 수 있다. 그리고 상기 p형 풀 업 트랜지스터는 (110)의 결정면을 갖는 실리콘층에 형성된 것일 수 있다.
상기 p형 풀 업 트랜지스터의 소오스 및 드레인 영역의 도핑 농도는 상기 n형 풀 다운 트랜지스터의 소오스 및 드레인 영역의 도핑 농도보다 적어도 1 차수 높을 수 있다.
상기 p형 풀 업 트랜지스터의 드레인 영역과 상기 n형 풀 다운 트랜지스터의 드레인 영역은 도전성 플러그로 연결되어 있다.
상기 p형 풀 업 트랜지스터의 소오스 영역 및 상기 층간 절연층으로 이루어진 적층물에 상기 n 형 풀 다운 트랜지스터의 소오스 영역이 노출되는 콘택홀이 형성되어 있고, 상기 콘택홀 내 측면은 스페이서로 덮여 있으며, 상기 스페이서 안쪽의 상기 콘택홀은 도전성 플러그로 채워져 있다. 이때, 상기 스페이서는 질화막일 수 있다.
상기 p형 풀 업 트랜지스터 상에 제2 층간 절연층이 존재하고, 상기 제2 층간 절연층에 상기 p형 풀 업 트랜지스터의 소오스 영역이 노출되는 콘택홀과 상기 핀 게이트가 노출되는 콘택홀이 형성되어 있고, 이 콘택홀들은 도전성 플러그로 채워져 있다.
이러한 본 발명을 이용하면, 기존의 이점은 그대로 가지면서 충분한 집적도를 갖는 CMOS 소자와 반도체 메모리 소자를 얻을 수 있다.
이하, 본 발명의 실시예에 의한 핀 펫 CMOS 소자와 그 제조 방법과 그를 포함하는 반도체 메모리 소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 핀 펫 CMOS 소자(이하, 본 발명의 CMOS 소자)에 대해 설명한다.
도 1을 참조하면, 본 발명의 CMOS 소자는 반도체 기판(미도시) 상에 버퍼막(40)이 존재한다. 버퍼막(40)은 실리콘 산화막(SiO2)일 수 있다. 버퍼막(40) 상에 소정 형태를 갖는 제1 반도체층(42)이 존재한다. 제1 반도체층(42)은 (100)의 결정면을 갖는 실리콘층일 수 있다. 이때, 제1 반도체층(42)의 두께(Tn)는, 예를 들면 50nm일 수 있다. 제1 반도체층(42)의 두께는 제1 반도체층(42)을 구성하는 물질에 따라 다를 수 있다. 제1 반도체층(42)은 제1 및 제2 불순물 영역(42a, 42b)과 제1 채널영역(미도시)을 포함한다. 제1 및 제2 불순물 영역(42a, 42b)에는 n형 도전성 불순물이 도핑되어 있다. 제1 및 제2 불순물 영역(42a, 42b) 중에서 어느 하나는 소오스 영역이고, 나머지 하나는 드레인 영역이다. 상기 제1 채널영역은 제1 및 제2 불순물 영역(42a, 42b)사이에 위치하고, 측면은 게이트(48)의 핀 부(fin part)(48b)로 덮여 있다. 게이트(48)의 핀 부(48b)의 두께(48w)는, 예를 들면 30nm 정도이다. 제1 반도체층(42)은 제1 및 제2 불순물 영역(42a, 42b)에서 상기 제1 채널영역으로 갈수록 폭이 점점 좁아지는 형태이다.
제1 반도체층(42) 상에 제1 반도체층(42)과 동일한 형태로 층간 절연층(44)이 존재한다. 층간 절연층(44)은 실리콘 산화막일 수 있다. 층간 절연층(44)의 상기 제1 채널영역 상에 형성된 부분의 측면도 게이트(48)의 핀 부(48b)로 덮여 있다. 층간 절연층(44) 상에 제1 반도체층(42)과 동일한 형태의 제2 반도체층(46)이 존재한다. 제2 반도체층(46)은 (110)의 결정면을 갖는 실리콘층일 수 있다. 이때, 제2 반도체층(46)의 두께(Tp)는 50nm 정도이다. 제2 반도체층(46)의 두께(Tp)는 제2 반도체층(46)을 이루는 물질에 따라 달라질 수 있다. 제2 반도체층(46)은 제3 및 제4 불순물 영역(46a, 46b)과 제2 채널영역(미도시)을 포함한다. 상기 제2 채널영역은 제1 반도체층(42)의 상기 제1 채널영역 바로 위쪽에 존재한다. 그리고 상기 제2 채널영역의 노출된 전체면, 곧 측면과 상부면은 게이트(48)의 핀 부(48b)로 덮여 있다. 제2 반도체층(46)의 제1 및 제2 불순물 영역(46a, 46b)에는 p형 도전성 불순물이 도핑되어 있다. 제3 및 제4 불순물 영역(46a, 46b) 중에서 어느 하나는 소오스 영역이고, 나머지는 드레인 영역이다. 제2 반도체층(46)은 제1 반도체층(42)과 마찬가지로 제3 및 제4 불순물 영역(46a, 46b)에서 상기 제2 채널영역으로 갈수록 폭이 점점 좁아지는 형태이다.
게이트(48)의 핀 부(48b)는 상기 제1 및 제2 채널영역과 수직한 방향으로 형성되어 있다. 그리고 핀 부(48b)는 상기 제1 채널영역의 측면과 상기 제2 채널영역의 측면 및 상부면을 동시에 덮고 있다. 이러한 핀 부(48b)는 게이트(48)의 접촉영역(48a)으로부터 핀 형태로 상기 제1 및 제2 채널영역에 수직한 방향으로 확장된 것이다. 게이트(48)의 접촉 영역(48a)은 핀 부(48b)에 비해 폭이 훨씬 넓다. 참조번호 56은 접촉 영역(48a)에서 게이트 전압(VG)이 인가되는 영역을 나타낸다.
도 1에서는 도시되지 않지만, 상기 제1 및 제2 채널영역을 비롯해서 층간 절연층(44)의 상기 제1 및 제2 채널영역사이에 위치하는 부분과 핀 부(48b)사이에 게이트 절연막이 존재한다. 따라서 상기 제1 및 제2 채널영역의 노출된 면과 층간 절 연층(44)의 상기 제1 및 제2 채널영역사이에 존재하는 부분이 실제 접촉하는 것은 상기 게이트 절연막이다. 마찬가지로 도 1에서는 도시되지 않지만, 게이트(48)의 핀 부(48b)와 제1 반도체층(42), 층간 절연층(44) 및 제2 반도체층(46)사이에 게이트 스페이서가 존재한다. 상기 게이트 스페이서는 게이트(48)의 핀 부(48b)와 제1 및 제2 반도체층(42, 46)이 접촉되는 것을 방지하고, CMOS의 형성 과정에서 제1 및 제2 반도체층의 제1 내지 제4 불순물 영역(42a, 42b, 46a, 46b)을 LDD(Lightly Doped Drain)구조로 형성하는데 사용된다.
제1 및 제2 반도체층(42, 46)과 게이트(48)의 핀 부(48b)가 구비된 구조를 고려할 때, 게이트(48)의 핀 부(48b)는 게이트(48) 접촉 영역(48a)에 인가되는 전압에 따라 제1 반도체층(42)의 상기 제1 채널영역을 통과하는 캐리어를 단속하거나 제2 반도체층(46)의 상기 제2 채널영역을 통과하는 캐리어를 단속할 수 있음을 알 수 있다.
제1 및 제2 반도체층(42, 46)과 게이트(48)의 핀 부(48b)사이의 이와 같은 관계를 고려하면, 제1 반도체층(42)과 게이트(48)의 핀 부(48b)는 N형의 핀 트랜지스터(fin FET)를 구성하고, 제2 반도체층(46)과 게이트(48)의 핀 부(48b)는 P형의 핀 트랜지스터를 구성하는 것을 알 수 있다.
한편, 제2 반도체층(46)에 제1 및 제2 콘택홀(h1, h2)이 형성되어 있다. 제1 콘택홀(h1)은 제4 불순물 영역(46b)에, 제2 콘택홀(h2)은 제3 불순물 영역(46a)에 각각 형성되어 있다. 또한, 제2 반도체층(46)의 제3 불순물 영역(46a)에는 제2 콘택홀(h2)과 함께 전원전압(Vdd) 인가영역(54)이 존재한다. 제2 콘택홀(h2)과 전원 전압 인가영역(54)은 이격되어 있다.
도 1에는 도시의 편의 상, 제2 반도체층(46)을 덮는 제2의 층간 절연층의 도시를 생략하였으나, 실제 제조 공정에서 제2 반도체층(46)과 게이트(48)는 상기 제2의 층간 절연층으로 덮이게 된다. 이 경우에는 도 1의 단면을 설명하는 도면(도 5-도 7)에는 도시된 바와 같이, 전원전압 인가영역(54)과 게이트 전압(VG)이 인가되는 영역(56)은 상기 제2의 층간 절연층에 형성된 콘택홀을 통해 노출되고, 이 콘택홀은 소정의 도전성 플러그로 채워지게 된다.
계속해서, 제2 반도체층(46)에 형성된 제1 및 제2 콘택홀(h1, h2)은 층간 절연층(44)을 관통한다. 제1 콘택홀(h1)을 통해 제1 반도체층(42)의 제2 불순물 영역(42b)이 노출되고, 제2 콘택홀(h2)을 통해 제1 불순물 영역(42a)이 노출된다. 제1 콘택홀(h1)은 제1 도전성 플러그(58)로 채워져 있다. 제2 콘택홀(h2)의 내 측면, 곧 층간 절연층(44) 및 제2 반도체층(46)의 제2 콘택홀(h2)을 통해 노출되는 면은 스페이서(50)로 덮여 있다. 스페이서(50)는 질화막일 수 있다. 스페이서(50) 안쪽의 제2 콘택홀(h2)은 제2 도전성 플러그(52)로 채워져 있다. 스페이서(50)는 제2 도전성 플러그(52)와 제2 반도체층(46)이 접촉되는 것을 방지한다. 제1 도전성 플러그(58)를 통해 출력 전압(Vout)이 얻어진다. 제2 도전성 플러그(58)는 접지된다.
이와 같이, 본 발명의 CMOS 소자는 순차적으로 적층되고, 핀 형태로 구성된 N형 트랜지스터와 P형 트랜지스터로 이루어진다.
도 2 내지 도 4는 서로 다른 절개 방향이 그려진 상술한 본 발명의 CMOS 소자의 평면도를 보여준다.
도 2 내지 도 4에 도시한 평면도는 제2 반도체층(46)과 게이트(48)가 상기한 제2의 층간 절연층으로 덮인 것으로 간주하고 도시한 것이다.
도 2 내지 도 4를 참조하면, 제2 반도체층(46)의 제3 및 제4 불순물 영역(46a, 46b)은 게이트(48)의 핀 부(48b) 아래에 위치하는 제2 반도체층(46)의 상기 제2 채널영역으로 갈수록 폭이 좁아지는 것을 알 수 있다. 게이트(48)의 핀 부(48b)에서 제3 및 제4 불순물 영역(46a, 46b)의 폭이 좁아지기 시작하는 부분까지의 간격(D1)은 50nm 이상일 수 있다.
제1 반도체층(42)은 제2 반도체층(46)과 동일한 형태이므로, 제2 반도체층(46)의 이러한 구조적 특징은 제1 반도체층(42)에도 그대로 적용된다.
도 5는 도 2를 5-5'방향으로, 곧 제1 콘택홀(h1)을 횡단하는 방향으로 절개한 단면을 보여준다.
도 5를 참조하면, 제1 반도체층(42)의 제1 및 제2 불순물 영역(42a)은 LDD 구조인 것을 알 수 있다. 곧, 제1 불순물 영역(42a)은 제1 n+ 도핑 영역(42a1)과 제1 n- 도핑 영역(42a2)으로 이루어져 있다. 제1 불순물 영역(42a)의 대부분은 제1 n+ 도핑 영역(42a1)이다. 제1 n- 도핑 영역(42a2)은 게이트 스페이서(GS) 아래에 위치한다. 제2 불순물 영역(42b)은 제2 n+ 도핑 영역(42b1)과 제2 n- 도핑 영역(42b2)으로 이루어져 있다. 제2 불순물 영역(42b)의 대부분은 제2 n+ 도핑 영역(42b1)이고, 제2 n- 도핑 영역(42b2)은 게이트 스페이서(GS) 아래에 위치한다.
또한, 제2 반도체층(46)의 제3 및 제4 불순물 영역(46a, 46b) 역시 LDD 구조인 것을 알 수 있다. 제3 불순물 영역(46a)은 제1 p+ 도핑 영역(46a1)과 제1 p- 도 핑 영역(46a2)으로 이루어져 있다. 여기서 제1 p- 도핑 영역(46a2)은 게이트 스페이서(GS) 아래에 위치한다. 제4 불순물 영역(46b)은 제2 p+ 도핑 영역(46b1)과 제2 p- 도핑 영역(46b2)으로 이루어져 있다. 제4 불순물 영역(46b)의 대부분은 제2 p+ 도핑 영역(46b1)이고, 제2 p- 도핑 영역(46b2)은 게이트 스페이서(GS) 아래에 위치한다.
도 5를 계속 참조하면, 제1 및 제2 p- 도핑 영역(46a2, 46b2)을 비롯해서 이들사이의 제2 반도체층(46) 상에 게이트 절연막(47)이 존재한다. 게이트 절연막(47)은 실리콘 산화막(SiO2)일 수 있다. 게이트 절연막(47) 상에 게이트(48)의 핀 부(48b)와 핀 부(48b)의 측면을 덮는 게이트 스페이서(GS)가 존재한다. 게이트 스페이서(GS) 둘레의 제2 반도체층(46)은 제2의 층간 절연층(60)으로 덮여 있다. 제2의 층간 절연층(60)은 실리콘 산화막일 수 있다.
도 5에서 제2의 층간 절연층(60), 제2 반도체층(46)의 제4 불순물 영역(46b) 및 층간 절연층(44)으로 이루어진 적층물에 상기한 제1 콘택홀(h1)이 형성된 것을 볼 수 있다. 상기한 바와 같이, 제1 콘택홀(h1)을 통해 제1 반도체층(42)의 제2 불순물 영역(42b), 곧 제2 n+ 도핑 영역(42b2)이 노출된다. 제1 콘택홀(h1)은 제1 도전성 플러그(58)로 채워져 있다. 이렇게 해서, 핀 형태의 N형 트랜지스터의 제2 불순물 영역(42b)과 핀 형태의 P형 트랜지스터의 제4 불순물 영역(46b)은 제1 도전성 플러그(58)를 통해서 서로 연결된다.
도 6은 도 3을 6-6'방향으로, 곧 제1 콘택홀(h1)과 전원 전압 인가영역(54)을 횡단하는 방향으로 절개한 단면을 보여준다.
도 6을 참조하면, 제2 반도체층(46)을 덮는 제2의 층간 절연층(60)에 제3 콘택홀(h3)이 형성된 것을 알 수 있다. 제3 콘택홀(h3)을 통해서 제2 반도체층(46)의 제3 불순물 영역(46a)의 제1 p+ 도핑 영역(46a1)이 노출된다.
도 3과 도 6을 함께 참조하면, 제3 콘택홀(h3)을 통해 노출되는 제1 p+ 도핑 영역(46a1)은 전원 전압 인가영역(54a)인 것을 알 수 있다. 이러한 제3 콘택홀(h2)은 제3 도전성 플러그(55)로 채워져 있다.
도 7은 도 4를 7-7'방향으로, 곧 제1 및 제2 콘택홀(h1, h2)을 횡단하는 방향으로 절개한 단면을 보여준다.
도 7을 참조하면, 제2 층간 절연층(60), 제2 반도체층(46) 및 층간 절연층(44)으로 이루어진 적층물에 제1 반도체층(42)의 제1 불순물 영역(42a), 곧 제1 n+ 도핑 영역(42a1)이 노출되는 제2 콘택홀(h2)이 형성된 것을 볼 수 있다. 또한, 제2 콘택홀(h2)의 안쪽 측면은 스페이서(50)로 덮인 것을 볼 수 있고, 스페이서(50)의 안쪽의 제2 콘택홀(h2)은 제2 도전성 플러그(52)로 채워진 것을 볼 수 있다. 제2 도전성 플러그(52)통해서 제1 반도체층(42)은 접지된다.
도 8은 도 2 내지 도 4 중 어느 하나를 8-8'방향으로, 곧 게이트(48)를 종단하는 방향으로 절개한 단면을 보여준다.
도 2와 함께 도 8을 참조하면, 참조번호 42c는 상술한 제1 반도체층(42)의 제1 및 제2 불순물 영역(42a, 42b)사이에 위치하는 제1 채널영역을 나타내고, 참조번호 46c는 상술한 제2 반도체층(46)의 제3 및 제4 불순물 영역(46a, 46b)사이에 위치하는 제2 채널영역을 나타냄을 알 수 있다. 또한, 제1 채널영역(42c), 층간 절 연층(44) 및 제2 채널영역(46c)은 순차적으로 적층된 것을 알 수 있다. 또한, 제1 채널영역(42c)의 측면과 제2 채널영역(46c)의 측면 및 상부면은 게이트 절연막(47)으로 덮인 것을 알 수 있고, 게이트 절연막(47)은 게이트(48)의 핀 부(48b)로 덮여 있다는 것을 알 수 있다. 또한, 게이트(48)의 핀 부(48b)는 제1 및 제2 채널 영역(42c, 46c)에 수직한 방향으로 형성된 것을 알 수 있다.
다음에는 상술한 본 발명의 핀 펫 CMOS 소자의 제조 방법에 대해 설명한다.
도 9를 참조하면, 실리콘 기판(38)과 실리콘 기판(38)의 상부면에 적층된 버퍼막(40)을 포함하는 SOI 기판(S1)을 준비한다. 버퍼막(40) 상에 제1 반도체층(42), 층간 절연층(44) 및 제2 반도체층(46)을 순차적으로 적층한다. 이때, 제1 반도체층(42)은 (100)의 결정면을 갖는 실리콘층으로 형성할 수 있다. 그리고 제2 반도체층(46)은 (110)의 결정면을 갖는 실리콘층으로 형성할 수 있다. 또한, 층간 절연층(44)은 실리콘 산화막으로 형성할 수 있다. 이때, 제1 및 제2 반도체층(42, 46)과 층간 절연층(44)은 소정의 두께, 예를 들면 50nm 정도로 형성할 수 있으나, 각 층의 두께는 다르게 형성할 수도 있다. 제2 반도체층(46)을 형성한 다음, 제2 반도체층(46) 상에 제2 반도체층(46)을 도 1에 도시한 형태로 한정하는 감광막 패턴(70)을 형성한다. 감광막 패턴(70)을 식각 마스크로 하여 제2 반도체층(46), 층간 절연층(44) 및 제1 반도체층(42)을 순차적으로 식각한다. 상기 식각은 버퍼막(40)이 노출될 때까지 실시한다. 도 10은 이러한 식각에 의해 형성된 결과물을 보여준다. 상기 식각 후 감광막 패턴(70)을 제거한다. 도 11은 감광막 패턴(70)을 제거한 후의 결과물을 보여준다.
다음, 도 12에 도시한 바와 같이, 제1 반도체층(42)과 제2 반도체층(46)에서 채널영역으로 사용될 부분의 노출된 전체 면을 덮는 핀 게이트(48)를 버퍼막(40) 상에 형성한다. 핀 게이트(48)는 게이트 전압이 인가되는 접촉 영역(48a)과 이 영역(48a)이 핀 형태로 확장된 핀 부(48b)를 포함한다. 이때, 핀 부(48b)는 제1 및 제2 반도체층(42, 46)의 상기 채널영역으로 사용될 부분에 수직한 방향으로 형성한다. 또한, 핀 부(48b)는 소정의 폭(48w)으로 형성하는데, 예를 들면 30nm의 폭으로 형성할 수 있다. 제1 반도체층(42)과 제2 반도체층(46)에서 채널영역으로 사용될 부분의 노출된 전체 면은 핀 부(48b)에 의해 덮인다. 이와 같은 핀 게이트(48)는 리프트 오프 방법을 이용하거나 사진 및 식각 공정을 이용하여 형성할 수 있다. 핀 게이트(48)는 금속으로 형성할 수 있다.
한편, 핀 게이트(48)를 형성하기에 앞서 핀 부(48b)와 상기 제1 반도체층(42), 제2 반도체층(42, 46) 및 층간 절연층(44)사이에 게이트 절연막이 먼저 형성되나, 도 12에는 도시하지 않았다. 상기 게이트 절연막은 유전율이 큰 물질막으로 형성할 수 있다.
이하, 본 발명의 CMOS 제조 방법에 대한 설명은 도 12를 I-I'방향으로 절개한 단면도를 참조하여 설명한다.
도 13을 참조하면, 핀 부(48b) 형성 후, 제1 반도체층(42)에 제1 n- 도핑 영역(42a2)과 제2 n- 도핑 영역(42b2)을 형성한다. 제1 및 제2 n- 도핑 영역(42a2, 42b2)은 n형 도전성 불순물, 예를 들면 인(P)을 이온 주입하여 형성한다. 이때, 상기 n형 도전성 불순물은 핀 부(48b)와 평행한 방향으로 제2 반도체층(46)의 상부면 과 소정의 각을 이루도록 사입사하여 이온 주입하는 것이 바람직하다. 이때, 상기 사입사 각은, 예를 들면 30°일 수 있다. 도 12에서 제1 화살표(A1)는 상기 사입사 이온 주입되는 n형 도전성 불순물을 나타낸다. 제1 반도체층(42)의 핀 부(48b) 아래에 위치한 영역은 제1 채널영역(42c)이 된다.
이어서 도 14에 도시한 바와 같이, 제2 반도체층(46)에 제1 p- 도핑영역(46a2)과 제2 p- 도핑 영역(46b2)을 형성한다. 제1 및 제2 p- 도핑영역(46a2, 46b2)은 p형 도전성 불순물, 예를 들면 붕소(B)를 이온 주입하여 형성한다. 도 12에서 제2 화살표(A2)는 제2 반도체층(46)의 상부면에 수직하게 이온 주입되는 상기 p형 도전성 불순물을 나타낸다. 제2 반도체층(46)의 핀 부(48b) 아래에 위치한 영역은 제2 채널영역(46c)이 된다.
이러한 도핑 영역을 형성하는데 있어 제1 및 제2 p- 도핑 영역(46a2, 46b2)의 도핑 농도는 제1 및 제2 n- 도핑 영역(42a2, 42b2)의 도핑 농도보다 한 차수(1 order) 높게 하는 것이 바람직하다.
다음, 도 15에 도시한 바와 같이, 핀 부(48b)의 측면에 게이트 스페이서(GS)를 형성한다. 게이트 스페이서(GS)는 핀 부(48b)가 덮이도록 절연막을 형성한 후, 상기 절연막을 이방성 건식 식각하여 형성할 수 있다.
다음, 도 16을 참조하면, 게이트 스페이서(GS) 형성 후, 핀 부(48b)와 게이트 스페이서(GS)를 마스크로 사용하여 제1 반도체층(42)의 제1 n- 도핑 영역(42a2)에 제1 n+ 도핑 영역(42a1)을 형성하고, 제2 n- 도핑 영역(42b2)에 제2 n+ 도핑 영역(42b1)을 형성한다. 제1 및 제2 n+ 도핑 영역(42a1, 42b1)은 제1 및 제2 n- 도핑 영역(42a2, 42b2)을 형성할 때와 동일하게 n형 도전성 불순물을 제2 반도체층(46)의 상부면에 대해 소정의 각, 예를 들면 30°로 사입사 이온 주입하여 형성할 수 있다. 제1 및 제2 n+ 도핑 영역(42a1, 42b1)을 형성하기 위한 이온 주입 과정에서 제1 및 제2 n- 도핑 영역(42a2, 42b2) 중 게이트 스페이서(GS) 아래에 위치한 영역을 제외한 모든 영역에 n형 도전성 불순물이 주입된다. 따라서 제1 및 제2 n- 도핑 영역(42a2, 42b2) 중에서 게이트 스페이서(GS) 아래에 위치한 영역을 제외한 모든 영역은 제1 및 제2 n+ 도핑 영역(42a1, 42b1)이 된다. 결과적으로 제1 및 제2 n+ 도핑 영역(42a1, 42b1)이 형성된 후, 제1 및 제2 n- 도핑 영역(42a2, 42b2)은 게이트 스페이서(GS) 아래에 위치하는 좁은 영역으로 제한된다. 제1 및 제2 n+ 도핑 영역(42a1, 42b1)의 도핑 농도는 제1 및 제2 n- 도핑 영역(42a2, 42b2)의 도핑 농도보다 높은 것이 바람직하다.
이렇게 해서, 제1 반도체층(42)에 LDD 구조를 갖는 제1 및 제2 불순물 영역(42a, 42b)이 형성된다. 또한, 제1 및 제2 불순물 영역(42a, 42b)사이에 제1 채널영역(42c)이 형성된다.
다음, 도 17을 참조하면, 제1 반도체층(42)에 제1 및 제2 불순물 영역(42a, 42b)을 형성한 후, 제2 반도체층(46)에 제1 및 제2 p+ 도핑 영역(46a2, 46b2)을 형성한다. 제1 및 제2 p+ 도핑 영역(46a2, 46b2)은 도핑 농도가 제1 및 제2 p- 도핑 영역(46a1, 46b1)보다 높게 되도록 형성한다. 또한, 제1 및 제2 p+ 도핑 영역(46a1, 46b1)은 도핑 농도가 제1 반도체층(42)에 형성된 제1 및 제2 n+ 도핑 영역(42a1, 42b1)의 도핑 농도보다 1 차수 높게 되도록 형성한다. 제1 및 제2 p+ 도핑 영역(46a1, 46b1)을 형성하기 위한 이온 주입 과정에서 p형 도전성 불순물은 게이트 스페이서(GS) 아래에 위치한 영역을 제외한 제1 및 제2 p- 도핑 영역(46a2, 46b2)의 모든 영역에 주입된다. 이에 따라 제1 및 제2 p+ 도핑 영역(46a1, 46b1)을 형성하기 위한 상기 이온 주입 후에는 제1 및 제2 p- 도핑 영역(46a2, 46b2)의 대부분은 제1 및 제2 p+ 도핑 영역(46a1, 46b1)이 되고, 제1 및 제2 p- 도핑 영역(46a2, 46b2)은 게이트 스페이서(GS) 아래에 위치하는 좁은 영역으로 제한된다.
제1 및 제2 p+ 도핑 영역(46a1, 46b1)이 형성되면서 자연히 제2 반도체층(46)에 LDD 구조를 갖는 제3 및 제4 불순물 영역(46a, 46b)이 형성된다. 그리고 제3 및 제4 불순물 영역(46a, 46b)사이에 위치하고 핀 부(48b)로 덮인 제2 채널영역(46c)이 형성된다. 제3 불순물 영역(46a)은 제1 p- 도핑 영역(46a2)과 제1 p+ 도핑 영역(46a1)을 포함하고, 제4 불순물 영역(46b)은 제2 p- 도핑 영역(46b2)과 제2 p+ 도핑 영역(46b1)을 포함한다.
다음, 도 18에 도시한 바와 같이, 제2 반도체층(46)과 핀 부(48b)를 덮는 제2 층간 절연층(60)을 형성한다. 제2 층간 절연층(60)은 실리콘 산화막으로 형성할 수 있다. 제2 층간 절연층(60) 상에 제2 반도체층(46)의 제4 불순물 영역(46b)의 일부, 곧 제2 p+ 도핑 영역(46b1)의 일부를 한정하는 감광막 패턴(80)을 형성한다. 감광막 패턴(80)을 식각 마스크로 사용하여 제2 층간 절연층(60), 제2 반도체층(46) 및 층간 절연층(44)을 순차적으로 식각한다. 상기 식각은 제1 반도체층(42)의 제2 n+ 도핑 영역(42b1)이 노출될 때까지 실시한다. 상기 식각 후, 감광막 패턴(80)을 제거한다. 상기 식각 결과, 도 19에 도시한 바와 같이 제2 층간 절연층 (60), 제2 반도체층(46) 및 층간 절연층(44)을 포함하는 적층물에 제1 콘택홀(h1)이 형성되고, 제1 반도체층(42)의 제2 불순물 영역(42b)은 제1 콘택홀(h1)을 통해 노출된다.
다음, 제1 콘택홀(h1)은 도 20에 도시한 바와 같이 제1 도전성 플러그(58)로 채운 다음, 도 21에 도시한 바와 같이, 제2 층간 절연층(60)에 제2 반도체층(46)의 제3 불순물 영역(46a)이 노출되는 제3 콘택홀(h3)을 형성한다. 제3 콘택홀(h3)은 제1 콘택홀(h1)을 형성할 때와 동일한 공정을 거쳐 형성할 수 있다. 제3 콘택홀(h3) 형성 후에 제3 콘택홀(h3)은 도 22에 도시한 바와 같이 제3 도전성 플러그(55)로 채운다.
다음, 도 23을 참조하면, 제2 층간 절연층(60), 제2 반도체층(46) 및 층간 절연층(44)으로 이루어진 적층물에 제1 반도체층(42)의 제1 불순물 영역(42a)의 일부, 곧 제1 p+ 도핑 영역(42a1)이 노출되는 제2 콘택홀(h2)을 형성한다. 제2 콘택홀(h2)은 제1 콘택홀(h1)을 형성할 때와 동일한 과정을 거쳐 형성할 수 있다.
한편, 제2 콘택홀(h2)과 제3 콘택홀(h3)이 형성된 단면은 서로 다른 바, 제2 콘택홀(h2)을 설명하기 위한 단면에는 제3 콘태홀(h3)이 도시되지 않는다.
제2 콘택홀(h2)을 채우는 과정은 다음과 같다.
먼저, 도 24에 도시한 바와 같이, 제2 콘택홀(h2)의 내 측면, 곧 제2 콘택홀(h2)을 통해 노출되는 층간 절연층(44), 제2 반도체층(46) 및 제2 층간 절연층(60)을 스페이서(50)로 덮는다. 이때, 스페이서(50)는 소정의 절연막, 예를 들면 질화막으로 형성할 수 있다. 이어서 도 25에 도시한 바와 같이, 스페이서(50)가 형성된 제2 콘택홀(h2)의 나머지를 제2 도전성 플러그(52)로 채운다. 스페이서(50)로 인해, 제2 도전성 플러그(52)는 제1 반도체층(42)의 제1 불순물 영역(42a)에만 연결된다.
상기 제조 방법에서 제1 내지 제3 콘택홀(h1-h3)은 동시에 형성할 수도 있으나, 제1 및 제2 콘택홀(h1, h2)의 깊이가 제3 콘택홀(h3)과 다른 점을 감안하면, 제1 및 제2 콘택홀(h1, h2)을 함께 형성하고, 제3 콘택홀(h3)은 별도로 형성하는 것이 바람직할 수 있다. 제1 및 제2 콘택홀(h1, h2)은 깊이가 같기 때문에, 동시에 형성할 수 있으나, 각 콘택홀을 채우는 물질이 서로 다른 관계로 제1 및 제2 콘택홀(h1, h2)에 도전성 플러그를 채우는 과정은 다르게 진행할 수 있다.
다음에는 상술한 본 발명의 CMOS 소자의 사용된 반도체 메모리 소자에 대해 설명한다.
도 26은 본 발명의 CMOS 소자가 적용된 SRAM의 회로를 보여준다.
도 26에서 제1 트랜지스터(T1)는 제1 풀 업 트랜지스터로써 p형 트랜지스터이다. 제2 트랜지스터(T2)는 제1 풀 다운 트랜지스터로써 n형 트랜지스터이다. 그리고 제3 트랜지스터(T3)는 제2 풀 업 트랜지스터로써 p형 트랜지스터이다. 제4 트랜지스터(T4)는 제2 풀 다운 트랜지스터로써 n형 트랜지스터이다. 또한, 제5 및 제6 트랜지스터(T5, T6)는 제1 및 제2 패스 트랜지스터로써 모두 n형 트랜지스터이다. 또한, 참조부호 BL과 WL은 각각 비트라인과 워드라인을 나타낸다.
도 26에 도시한 SRAM에서 제1 및 제2 트랜지스터(T1, T2) 및/또는 제3 및 제4 트랜지스터(T3, T4)는 도 1에 도시한 본 발명의 CMOS 소자로 대체될 수 있다. 제 1 및 제2 트랜지스터(T1, T2) 및/또는 제3 및 제4 트랜지스터(T3, T4)를 도 1에 도시한 본 발명의 CMOS 소자로 대체할 경우, 제1 및 제2 트랜지스터(T1, T2) 및/또는 제3 및 제4 트랜지스터(T3, T4)를 동일 기판 상에 수평으로 이격되게 형성할 때보다 제1 및 제2 트랜지스터(T1, T2) 및/또는 제3 및 제4 트랜지스터(T3, T4)가 SRAM에서 차지하는 면적을 크게 줄일 수 있다. 이러한 결과는 곧 SRAM의 집적도 증가로 이어진다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도핑 순서를 바꿔서 제2 반도체층(46)을 먼저 도핑한 후, 제1 반도체층(42)을 도핑할 수 있을 것이다. 또한, p형과 n형 트랜지스터의 구비된 위치를 서로 바꿀 수도 있을 것이다. 또한, 도 1에 도시한 핀 형 CMOS 소자 상에 핀 형 CMOS 소자를 하나 더 적층할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 CMOS 소자는 핀 구조의 n형 트랜지스터 및 p형 트랜지스터를 순차적으로 적층하여 형성한 것으로써, 기존의 CMOS 소자가 갖는 이점은 그대로 가지면서 CMOS 소자가 형성되는 면적은 기존의 CMOS 소자보다 훨씬 좁다. 따라서 본 발명을 이용하면 충분한 집적도를 갖는 CMOS 소자를 얻을 수 있다. 또한, 본 발명의 CMOS 소자를 포함하는 메모리 소자, 예컨대 SRAM의 경우, 고속 동 작을 수행하면서 소비 전력은 낮출 수 있음은 물론이고, 집적도도 높일 수 있다.

Claims (37)

  1. 기판;
    상기 기판 상에 구비된 n형 트랜지스터;
    상기 n형 트랜지스터 상에 적층된 층간 절연층; 및
    상기 층간 절연층 상에 구비된 p형 트랜지스터를 포함하되,
    상기 n형 및 p형 트랜지스터는 공통의 게이트 절연막과 핀 게이트(fin gate)를 갖는 것을 특징으로 하는 CMOS 소자.
  2. 제 1 항에 있어서, 상기 n형 트랜지스터의 소오스와 상기 p형 트랜지스터의 드레인은 도전성 플러그로 연결되어 있고, 상기 n형 트랜지스터의 소오스는 접지된 것을 특징으로 하는 CMOS 소자.
  3. 제 2 항에 있어서, 상기 층간 절연층 및 상기 p형 트랜지스터의 소오스를 포함하는 적층물에 상기 n형 트랜지스터의 소오스가 노출되는 콘택홀이 형성되어 있고, 상기 콘택홀 내 측면은 스페이서로 덮여 있으며, 상기 스페이서 안쪽의 상기 콘택홀은 도전성 플러그로 채워진 것을 특징으로 하는 CMOS 소자.
  4. 제 1 항에 있어서, 상기 n형 및 p형 트랜지스터의 소오스 및 드레인은 LDD 구조인 것을 특징으로 하는 CMOS 소자.
  5. 제 4 항에 있어서, 상기 p형 트랜지스터의 소오스 및 드레인의 도핑 농도는 상기 n형 트랜지스터의 소오스 및 드레인 도핑 농도보다 적어도 1차수(1 order) 이상 높은 것을 특징으로 하는 CMOS 소자.
  6. 제 3 항에 있어서, 상기 스페이서는 질화막인 것을 특징으로 하는 CMOS 소자.
  7. 제 1 항에 있어서, 상기 n형 트랜지스터는 (100)의 결정면을 갖는 제1 반도체층에 형성된 것을 특징으로 하는 CMOS 소자.
  8. 제 1 항에 있어서, 상기 p형 트랜지스터는 (110)의 결정면을 갖는 제2 반도체층에 형성된 것을 특징으로 하는 CMOS 소자.
  9. 제 1 항에 있어서, 상기 층간 절연층의 두께는 50nm 정도인 것을 특징으로 하는 CMOS 소자.
  10. 제 7 항에 있어서, 상기 제1 반도체층은 실리콘층으로써, 50nm의 두께를 갖는 것을 특징으로 하는 CMOS 소자.
  11. 제 8 항에 있어서, 상기 제2 반도체층은 실리콘층으로써, 50nm의 두께를 갖는 것을 특징으로 하는 CMOS 소자.
  12. 제 1 항에 있어서, 상기 게이트 절연막의 폭은 30nm 정도인 것을 특징으로 하는 CMOS 소자.
  13. 제 1 항에 있어서, 상기 기판은 SOI 기판인 것을 특징으로 하는 CMOS 소자.
  14. 기판 상에 제1 반도체층; 층간 절연층 및 제2 반도체층을 순차적으로 적층하는 제1 단계;
    상기 제2 반도체층의 일부 영역 상에 마스크를 형성하는 제2 단계;
    상기 마스크 둘레의 상기 제2 반도체층의 노출된 부분과 상기 노출된 부분 아래의 상기 층간 절연층 및 상기 제1 반도체층을 순차적으로 식각하는 제3 단계;
    상기 마스크를 제거하는 제4 단계;
    상기 마스크를 제거한 후, 상기 제2 반도체층, 상기 층간 절연층 및 상기 제1 반도체층의 일부의 노출된 전체 면을 덮는 게이트 절연막과 핀 부(fin part)를 갖는 핀 게이트를 순차적으로 형성하는 제5 단계;
    상기 제1 반도체층에 상기 핀 부를 사이에 두고 이격된 제1 및 제2 n- 도핑 영역을 형성하는 제6 단계;
    상기 제2 반도체층에 상기 핀 부를 사이에 두고 이격된 제1 및 제2 p- 도핑 영역을 형성하는 제7 단계;
    상기 핀 부의 측면에 게이트 스페이서를 형성하는 제8 단계;
    상기 게이트 스페이서를 마스크로 사용하여 상기 제1 및 제2 n- 도핑 영역에 각각 제1 및 제2 n+ 도핑 영역을 형성하는 제9 단계; 및
    상기 게이트 스페이서를 마스크로 사용하여 상기 제1 및 제2 p- 도핑 영역에 각각 제1 및 제2 p+ 도핑 영역을 형성하는 제10 단계를 포함하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 제1 반도체층은 (100)의 결정면을 갖는 실리콘층으로 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  16. 제 14 항에 있어서, 상기 제2 반도체층은 (110)의 결정면을 갖는 실리콘층으로 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  17. 제 15 항에 있어서, 상기 제1 반도체층은 50nm 정도의 두께로 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  18. 제 16 항에 있어서, 상기 제2 반도체층은 50nm 정도의 두께로 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  19. 제 14 항에 있어서, 상기 게이트의 핀 부는 30nm 정도의 폭으로 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  20. 제 14 항에 있어서, 상기 핀 게이트는 리프트 오프 방법으로 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  21. 제 14 항에 있어서, 상기 제1 및 제2 n- 도핑 영역은 n형 도전성 불순물을 사입사 이온 주입하여 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  22. 제 14 항에 있어서, 상기 제1 및 제2 n+ 도핑 영역은 n형 도전성 불순물을 사입사 이온 주입하여 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  23. 제 21 항 또는 제 22 항에 있어서, 상기 사입사의 각은 30°정도인 것을 특징으로 하는 CMOS 소자의 제조 방법.
  24. 제 14 항에 있어서, 상기 제1 및 제2 p- 도핑 영역의 도핑 농도는 상기 제1 및 제2 n- 도핑 영역의 도핑 농도보다 1 차수(order)이상 높은 것을 특징으로 하는 CMOS 소자의 제조 방법.
  25. 제 14 항에 있어서, 상기 제1 및 제2 p+ 도핑 영역의 도핑 농도는 상기 제1 및 제2 n+ 도핑 영역의 도핑 농도보다 1 차수(order) 이상 높은 것을 특징으로 하는 CMOS 소자의 제조 방법.
  26. 제 14 항에 있어서, 상기 기판 상에 상기 제2 반도체층, 상기 층간 절연층, 상기 제1 반도체층 및 상기 핀 게이트와 상기 게이트 스페이서를 덮는 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층, 상기 제2 반도체층 및 상기 층간 절연층으로 이루어진 적층물에 상기 제2 n+ 도핑 영역이 노출되는 콘택홀을 형성하는 단계;
    상기 콘택홀을 도전성 플러그로 채우는 단계;
    상기 제2 층간 절연층에 상기 제1 p+ 도핑 영역이 노출되는 콘택홀과 상기 게이트가 노출되는 콘택홀을 형성하는 단계;
    상기 제1 p+ 도핑 영역 및 상기 게이트가 노출되는 상기 콘택홀을 도전성 플러그로 채우는 단계;
    상기 제2 층간 절연층, 상기 제2 반도체층 및 상기 층간 절연층으로 이루어진 적층물에 상기 제1 n+ 도핑 영역이 노출되는 콘택홀을 형성하는 단계;
    상기 제1 n+ 도핑 영역이 노출되는 콘택홀의 내 측면을 스페이서로 덮는 단계; 및
    상기 스페이서 안쪽의 상기 콘택홀을 도전성 플러그로 채우는 단계를 더 포함하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  27. 제 26 항에 있어서, 상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  28. 제 14 항에 있어서, 상기 기판 상에 상기 제2 반도체층, 상기 층간 절연층, 상기 제1 반도체층 및 상기 핀 게이트와 상기 게이트 스페이서를 덮는 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층, 상기 제2 반도체층 및 상기 층간 절연층으로 이루어진 적층물에 상기 제2 n+ 도핑 영역이 노출되는 제1 콘택홀과 상기 제1 n+ 도핑 영역이 노출되는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀을 마스킹한 상태에서 상기 제1 콘택홀을 도전성 플러그로 채우는 단계;
    상기 제2 콘택홀의 마스킹 상태를 해제하고, 상기 제2 콘택홀의 내 측면을 덮는 스페이서를 형성하는 단계;
    상기 스페이서 안쪽의 상기 제2 콘택홀을 도전성 플러그로 채우는 단계;
    상기 제2 층간 절연층에 상기 제1 p+ 도핑 영역이 노출되는 콘택홀과 상기 게이트가 노출되는 콘택홀을 형성하는 단계; 및
    상기 제1 p+ 도핑 영역이 노출되는 상기 콘택홀과 상기 게이트가 노출되는 콘택홀을 도전성 플러그로 채우는 단계를 더 포함하는 것을 특징으로 하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  29. 제 28 항에 있어서, 상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  30. 적어도 p형 풀 업(pull-up) 트랜지스터와 n형 풀 다운(pull-down) 트랜지스터를 포함하는 SRAM에 있어서,
    상기 n 형 풀 다운 트랜지스터와 상기 p형 풀 업 트랜지스터는 층간 절연층을 사이에 두고 순차적으로 적층되어 있고, 공통의 게이트 절연막 및 핀 게이트를 갖는 것을 특징으로 하는 SRAM.
  31. 제 30 항에 있어서, 상기 n형 풀 다운 트랜지스터는 (100)의 결정면을 갖는 실리콘층에 형성된 것을 특징으로 하는 SRAM.
  32. 제 30 항에 있어서, 상기 p형 풀 업 트랜지스터는 (110)의 결정면을 갖는 실리콘층에 형성된 것을 특징으로 하는 SRAM.
  33. 제 30 항에 있어서, 상기 p형 풀 업 트랜지스터의 소오스 및 드레인 영역의 도핑 농도는 상기 n형 풀 다운 트랜지스터의 소오스 및 드레인 영역의 도핑 농도보다 적어도 1 차수(order) 높은 것을 특징으로 하는 SRAM.
  34. 제 30 항에 있어서, 상기 p형 풀 업 트랜지스터의 드레인 영역과 상기 n형 풀 다운 트랜지스터의 드레인 영역은 도전성 플러그로 연결된 것을 특징으로 하는 SRAM.
  35. 제 30 항에 있어서, 상기 p형 풀 업 트랜지스터의 소오스 영역 및 상기 층간 절연층으로 이루어진 적층물에 상기 n 형 풀 다운 트랜지스터의 소오스 영역이 노출되는 콘택홀이 형성되어 있고, 상기 콘택홀 내 측면은 스페이서로 덮여 있으며, 상기 스페이서 안쪽의 상기 콘택홀은 도전성 플러그로 채워진 것을 특징으로 하는 SRAM.
  36. 제 35 항에 있어서, 상기 스페이서는 질화막인 것을 특징으로 하는 SRAM.
  37. 제 30 항에 있어서, 상기 p형 풀 업 트랜지스터 상에 제2 층간 절연층이 존재하고, 상기 제2 층간 절연층에 상기 p형 풀 업 트랜지스터의 소오스 영역이 노출되는 콘택홀과 상기 핀 게이트가 노출되는 콘택홀이 형성되어 있고, 상기 콘택홀들은 도전성 플러그로 채워진 것을 특징으로 하는 SRAM.
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