CN112640090A - 用于制造cfet器件的方法 - Google Patents

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Abstract

本发明涉及一种制造CFET器件的方法，其特征在于，所述方法包括以下步骤：形成双绝缘体上半导体基板，其从基部到其表面依次包括：载体基板(1)、第一电绝缘层(2a)、第一单晶半导体层(2b)、第二电绝缘层(3a)和第二单晶半导体层(3b)；从所述基板的表面到第一电绝缘层(2a)形成沟槽，以形成至少一个鳍(F)；在各个鳍(F)中，在第一半导体层(2b)中形成第一晶体管的沟道，并且在第二半导体层(3b)中形成与第一晶体管相反类型的第二晶体管的沟道，形成双绝缘体上半导体类型的基板的步骤包括：转移层的第一步骤和第二步骤以及在一温度下的热处理，所述温度足够高以使第一单晶半导体层平滑化至小于0.1nm RMS的粗糙度。

Description

用于制造CFET器件的方法
技术领域
本发明涉及用于制造CFET器件的方法。
背景技术
CFET器件(CFET是“互补场效应晶体管(complementary field-effecttransistor)”的缩写)可以被定义成包括互补鳍式场效应晶体管(FinFET)的结构。换句话说，CFET器件是包括将两个不同类型的FinFET晶体管堆叠在一起的三维电子器件，例如在p型晶体管(所谓的pFET)上堆叠n型晶体管(所谓的nFET)。
这种堆叠允许减小器件的占用面积(footprint)，并因此增加每单位面积的晶体管的密度。
传统地，CFET器件由集成有掩埋牺牲层的块状单晶硅基板制成。该牺牲层可以例如是硅锗(SiGe)层，其中蚀刻允许限定晶体管的各种鳍的竖直沟槽。牺牲层的选择性蚀刻允许这两个n型和p型FinFET晶体管的竖直物理分离。
旨在形成互补FinFET晶体管的源极区域和漏极区域的有源区可以是n掺杂和p掺杂的，例如通过在由此形成的结构的厚度中选择性植入。
此外，取决于目标应用的类型，沟道可以是n掺杂或p掺杂的。也可以通过在结构的厚度中选择性植入来进行这种掺杂。
鳍的宽度的减小必须伴随着有源区、特别是沟道的高度的增加，以便允许能够通过的电流量增加。
然而，鳍的制造存在技术限制，特别是在高度/宽度比率方面，使得在保持可接受的电性能的同时可获得的每单位面积的晶体管密度趋于阈值。
发明内容
本发明的一个目的是改进CFET器件的设计和制造。
为此目的，本发明提出了一种制造CFET器件的方法，其特征在于，所述方法包括以下步骤：
-形成双绝缘体上半导体基板，所述双绝缘体上半导体基板从其基部到其表面依次包括：载体基板、第一电绝缘层、第一单晶半导体层、第二电绝缘层和第二单晶半导体层；
-从所述基板的所述表面到所述第一电绝缘层形成沟槽，以便形成至少一个鳍；
-在各个鳍中，在所述第一半导体层中形成第一晶体管的沟道，并且在所述第二半导体层中形成与所述第一晶体管相反类型的第二晶体管的沟道；
形成所述双绝缘体上半导体基板的步骤包括：
-第一层转移步骤，以便将所述第一电绝缘层和所述第一单晶半导体层转移到所述载体基板，从而形成第一绝缘体上半导体基板，所述第一层转移步骤包括在足够高的温度下进行热处理以使所述第一单晶半导体层平滑化至小于0.1nm RMS的粗糙度；
-在所述热处理之后的第二层转移步骤，以便将所述第二电绝缘层和所述第二单晶半导体层转移到所述第一绝缘体上半导体基板的所述第一单晶半导体层。
根据此方法的有利但可选的特征，可以在技术上适当时单独或组合实现：
-所述沟槽是通过蚀刻形成的，所述第一电绝缘层形成用于所述蚀刻的停止层；
-所述第一单晶半导体层和所述第二单晶半导体层的厚度介于25nm至40nm之间；
-所述第二电绝缘层的厚度介于10nm至30nm之间；
-所述第一单晶半导体层的平滑热处理在介于1000℃至1200℃之间的温度下进行持续介于10分钟至120分钟之间的时间；
-所述方法还包括在介于1100℃至1250℃之间的温度下进行持续短于一分钟的时间的热处理，所述热处理用于对所述第二单晶半导体层进行精加工。
如此形成的CFET器件包括载体基板和从所述载体基板延伸的至少一个鳍，在所述至少一个鳍中布置有两个相反类型的叠置的场效应晶体管，所述器件的特征在于，各个鳍从所述载体基板开始包括：
-第一电绝缘层；
-第一单晶半导体层，所述第一单晶半导体层形成第一晶体管的沟道；
-第二电绝缘层；
-第二单晶半导体层，所述第二单晶半导体层形成第二晶体管的沟道。
“叠置”是指晶体管在垂直于载体基板的主表面的方向上堆叠。
关于第一半导体层和第二半导体层，可以设想以下实施方式，当在技术上相关时，可选地组合：
-所述第一半导体层和所述第二半导体层由相反类型的硅掺杂制成；
-所述第一半导体层和所述第二半导体层由具有不同晶体取向的硅制成；
-所述第一半导体层和所述第二半导体层由不同的材料制成；
-形成有n型晶体管的沟道的半导体层由应变硅制成；
-形成有p型晶体管的沟道的半导体层由硅锗制成。
关于第一电绝缘层和第二电绝缘层，可以设想以下实施方式，当在技术上相关时，可选地组合：
-所述第一电绝缘层和/或所述第二电绝缘层由氧化硅(SiO2)制成；
-所述第一电绝缘层和所述第二电绝缘层由不同的材料制成；
-所述第一电绝缘层由高介电常数的材料(“高k”材料)制成；
-所述第二电绝缘层由低介电常数的材料(“低k”材料)制成。
根据一种执行形式，所述载体基板包括选自以下层的至少一个附加层：
-电荷捕获层；
-外延半导体层；
-无COP的CZ硅层，即，没有COP型晶体缺陷的层。
在某些实施方式中，CFET器件的制造可以包括以下步骤：
-形成双绝缘体上半导体基板，所述双绝缘体上半导体基板从其基部到其表面依次包括：载体基板，所述载体基板包括功能层(诸如，多晶硅层、所谓的无COP单晶硅层或外延半导体层，其可以任选地被掺杂)；第一电绝缘层、第一单晶半导体层；第二电绝缘层和第二单晶半导体层；
-从所述基板的所述表面到所述第一电绝缘层形成沟槽，以形成至少一个鳍；
-在各个鳍中，在所述第一半导体层中形成第一晶体管的沟道，并且在所述第二半导体层中形成与所述第一晶体管相反类型的第二晶体管的沟道，
形成所述双绝缘体上半导体基板的步骤包括：
-第一层转移步骤，以便将所述第一电绝缘层和所述第一单晶半导体层转移到所述载体基板，从而从第一供体基板形成第一绝缘体上半导体基板，所述第一供体基板包括适合相对于第一单晶半导体层选择性地被蚀刻的层(所述层可以有利地通过外延产生)和位于第一供体基板中严格大于上述两层的厚度的深度处的弱化区(能够有利地通过植入原子物质而形成)；
-在选择性地蚀刻适合相对于第一单晶半导体层选择性地被蚀刻的层之后的第二层转移步骤，以便将所述第二电绝缘层和所述第二单晶半导体层转移到所述第一绝缘体上半导体基板上的所述第一单晶半导体层。
特别有利地，所述方法不采用易于损坏功能层的热预算而允许获得第一单晶半导体层的粗糙度小于0.1nm RMS。
附图说明
本发明的其它特征和优点将从下面参照附图的详细描述中得出，其中：
-图1是根据一个实施方式的CFET器件的示意性剖面图；
-图2是根据另一实施方式的CFET器件的示意性剖面图，其中，载体基板包括功能层；
-图3A至图3F示意性地例示了适合于形成CFET器件的双绝缘体上半导体基板的各种制造步骤。
为了使附图更清楚，各种附图不一定按比例绘制。
在附图中，相同的附图标记用于表示相同的元件或执行相同功能的元件。
具体实施方式
本发明提出了利用绝缘体上半导体基板代替上述的块状硅基板以形成CFET器件，该绝缘体上半导体基板包括载体基板、两个单晶半导体层和两个电绝缘层，所述两个电绝缘层分别一方面将两个半导体层分开，并且另一方面将载体基板和最靠近所述载体基板的半导体层分开。
相对于在载体基板与半导体层之间包括一个单晶半导体层和一个电绝缘层的传统的SOI基板(SOI是绝缘体上硅(silicon-on-insulator)的缩写)，由于存在两对半导体层和电绝缘层，因此这种绝缘体上半导体基板被称为“双SOI”)。
取决于载体基板必须仅执行器件内的机械载体功能还是电气功能，载体基板可以由半导体(例如，硅)或另一材料制成。
这样的双SOI基板可以通过单晶半导体层到载体基板的两次连续转移来制造。特别有可能使用SmartCutTM方法，该方法包括以下步骤：
-提供载体基板，
-提供第一单晶半导体供体基板，
-在所述供体基板中形成弱化区，以便在其中限定第一薄表面层(所述弱化区可能通过在供体基板中的限定深度处植入原子物质而形成)，
-将第一供体基板接合到载体基板，第一电绝缘层在接合界面处，
-沿着弱化区分离第一供体基板，导致第一薄层转移到载体基板(获得SOI)，
-在第一转移层上进行精加工处理，以便修复或去除与分离步骤有关的缺陷，并使所述层具有所需的最终粗糙度和厚度特性，
-提供第二单晶半导体供体基板，其可能与第一单晶半导体供体基板相同或不同，
-在所述第二供体基板中形成弱化区，以在其中限定第二薄表面层，
-将第二供体基板接合到预先形成的SOI上，第二电绝缘层在所转移的第一半导体层与第二供体基板之间的接合界面处，
-沿着弱化区分离第二供体基板，导致第二薄层转移到载体基板(获得双SOI)，
-在第二转移层上进行精加工处理，以便修复或去除与分离步骤有关的缺陷，并使所述层具有所需的最终粗糙度和厚度特性。
下面将参考图3A至图3F描述该方法的实现细节。
单晶半导体层中的各个层旨在形成相应FinFET晶体管的有源区(源极、漏极和沟道)，这两个晶体管是相反类型的。例如，在离载体基板最近的第一单晶半导体层中形成pFET晶体管的有源区，而在离载体基板最远第二单晶半导体层中形成nFET晶体管的有源区。相反，根据另一示例，可以在第一单晶半导体层中形成nFET晶体管的有源区，并且可以在第二单晶半导体层中形成pFET晶体管的有源区。
以本身已知的方式，在双SOI基板上进行干法蚀刻以形成沟槽，从而允许限定出平行的鳍。
在本文中，鳍的“宽度”(在图1中用L表示)是指鳍在平行于载体基板的主表面的方向上的尺寸，该尺寸限定了沟道的宽度，而“高度”(在图1中用H表示)是指鳍在垂直于载体基板的主表面的方向上(即，在双SOI基板的厚度方向上)的尺寸。沟道的长度在垂直于尺寸L和H的方向上延伸，并且由在该方向上分布的源极与漏极之间的距离限定。
关于已知的CFET器件，使用双SOI基板具有许多优点。
在一方面，n沟道和p沟道的高度(在图1中表示为hT1和hT2)等于形成它们的半导体层的厚度；因此，由于层转移处理的质量，可以非常精确地控制该高度，这确保了所转移的半导体层和电绝缘层的厚度的高精度和高度均匀性。所转移的半导体层在精加工步骤之后的厚度将可能例如介于4nm至100nm之间，其中，该厚度关于指向目标的控制最大为+/-0.5nm。所产生的电绝缘层的厚度将例如可以介于10nm至200nm之间(特别是200nm的限制应用于第一电绝缘层，第二电绝缘层有利地更薄)，其中，该厚度关于指向目标的控制最大为+/-1nm。对所转移/所产生的层的厚度的可变性(variability)的控制是通过本领域技术人员公知的其对晶体管的可变性的影响来调整的。在现有技术的CFET器件中，沟道的高度由不能很好地控制的水平刻蚀限定。
此外，n沟道和p沟道被不仅形成物理边界而且使所述沟道电绝缘的层分开。同样，晶体管的最靠近载体基板的沟道与所述载体基板物理且电绝缘。
此外，第一电绝缘层有利地在沟槽的形成期间形成蚀刻停止层。
此外，用于制造双SOI基板的方法允许改变单晶半导体层和电绝缘层的材料，以便使其适应于所追求的性能。
因此，在一个实施方式中，两个单晶半导体层都由硅制成，但是具有不同的掺杂类型。优选地，这两层是弱掺杂的，即，掺杂剂浓度低于或等于10e15 at/cm3。
在另一实施方式中，或以与前述实施方式组合的方式，单晶半导体层均由硅制成，但是具有不同的晶体取向。这允许优化两个FinFET晶体管中的各个FinFET晶体管的载流子的迁移率：具体地，为n型晶体管获得最佳载流子迁移率的有源区的晶体取向与为p型晶体管获得最佳载流子迁移率的晶体取向不同。
在另一实施方式中，单晶半导体层由不同的材料制成。
例如，对于nFET晶体管来说，硅可以有利地被应变硅代替。对于pFET晶体管来说，硅可以有利地被硅锗代替。这些替代材料允许增加相应晶体管的沟道中的电荷-载流子迁移率。
各个半导体层的材料的选择仅需要在双SOI基板的制造期间使用合适的供体基板。
此外，可以在将各个半导体层转移到载体基板之前进行n掺杂或p掺杂，这避免了随后植入掺杂剂而损坏器件。
在一个实施方式中，两个电绝缘层由相同的材料制成，例如，氧化硅(SiO2)。所述氧化物层通常通过硅基板的热氧化而获得。
另选地，两个电绝缘层由不同的材料制成。
因此，根据一个实施方式，第一电绝缘层可以由所谓的“高k”材料制成，即，高介电常数的材料，例如但不限于氧化铪或氧化锆(特别是HfO2、HfON、HfSiO、HfSiON、ZrO2、HfZrO2或HfZrO)。对于氧化硅，由于相对于第一单晶半导体层的材料具有更高的选择性，因此这种材料可以更好地执行蚀刻停止功能。
根据一个实施方式，第二电绝缘层可以由所谓的“低k”材料制成，即，低介电常数的材料，例如但不限于碳掺杂的氧化硅和/或氟掺杂的氧化硅(特别是SiOC、SiOF、SiOCF、SiOCH)，也可以是多孔氧化物或有机材料(例如，聚四氟乙烯(PTFE)、聚酰亚胺、聚对二甲苯)。关于氧化硅层，并且对于给定的电绝缘性能，这种材料的层更薄(这两种材料的层的厚度之间的比率对应于它们的介电常数(dielectric permittivities)之间的比率)。这种配置是特别有利的，如上所述，因为在保持可接受的晶体管电性能的同时，密度的增加受到鳍的高度/宽度比率以及鳍之间所需的间距的限制。因此，对于鳍的给定高度，第二电绝缘层的厚度(在图1中用e表示)减小有益于有源区，并且特别是有益于可能具有更大高度(hT1、hT2)的沟道，因此在电流方面具有更好的性能。例如，分开高度为30nm的两个沟道的20nm的SiO2层可以用10nm的碳掺杂多孔SiO2层代替；因此，两个沟道的高度增益总共为10nm，即，各个沟道的高度几乎增加了20％。
取决于器件的特性和所追求的性能，本领域技术人员可以自由地组合以上关于电绝缘层和单晶半导体层描述的各种材料选择。
双SOI基板的另一优点是载体基板本身可以被功能化。换句话说，载体基板不仅执行晶体管的机械载体功能，而是可以包括在器件的工作中起特定作用的一层或更多层，或者包括允许器件执行片上系统器件中的多个功能的一个或更多个电子组件。载体基板的这种功能化可以通过选择载体基板而在双SOI基板的制造期间或特别是在双SOI基板的制造之前实现。
例如，载体基板可以包括用于捕获电荷的层，该层可以采取多晶硅层的形式。这样的层对于射频器件的工作特别有用，该射频器件因此可以与CFET器件结合，从而允许将旨在用于逻辑和计算的组件以及管理连接性所需的射频(RF)组件集成到同一芯片中。包含许多电子陷阱的这种层限制自偏压和晶体管之间经由基板的串扰(由射频晶体管的强电磁辐射引起)。该层允许通过捕获电荷来减少这种干扰。在这种精确情况下，需要双SOI，因为必须在捕获基底层与有用层之间放置电绝缘层。
根据另一示例，其可以可选地与先前示例组合，载体基板可以包括具有特定质量的层，例如，没有被称为COP(晶体发起凹坑(crystal originated pits))的缺陷的硅层。该层可以是文献(参见page 27of the work Silicon-on-Insulator Technology andDevices XI,Electrochemical Society Proceedings,Volume 2003-05)中的合格的无COP类型的CZ(Czochralski)层或外延半导体层，其可以可选地被掺杂。
这样的层尤其允许集成e-DRAM(嵌入式动态随机存取存储器)。嵌入式DRAM存储器通过(部分地)将系统存储器直接集成到芯片中而不是集成到单独的模块中而允许极大地减少本地存储器与系统存储器之间的时延(减少了大约3倍)。为此，嵌入式DRAM存储器还替代了静态存储器(所谓的SRAM)的一部分。逻辑电路旁的嵌入式DRAM存储器的制造包括将产生存储效果的电容器埋入基板中。制造电容器的层必须被掺杂。
图1是根据本发明的一个实施方式的CFET器件的示意性剖面图。
该器件包括载体基板1。载体基板可以由块状硅或能够用作器件的机械载体的任何其它材料制成。
载体基板1被第一电绝缘层2a覆盖。有利地，所述层2a在鳍F的形成期间用作蚀刻停止层，并因此在载体基板1的基本上整个表面上方延伸。然而，不排除层2a已经从两个鳍之间部分地或完全地去除了层2a的材料。层2a可以由氧化硅或另一种电绝缘材料制成，特别是根据其相对于蚀刻的选择性来选择。因此，层2a可以有利地是高k电介质。
鳍F在第一电绝缘层2a上包括形成第一晶体管的沟道的单晶半导体层2b。所述沟道的高度hT1等于层2b的厚度。层2b例如是p掺杂的，并且优选是弱p掺杂的。层2b可以由硅或另一种半导体制成，该另一种半导体可以特别是被选择成使所述层中的电荷-载流子迁移率最大化。因此，如果晶体管是p型的，则层2b可以有利地由硅锗制成。
鳍在第一半导体层2b上包括第二电绝缘层3a。层3a可以由氧化硅或另一种电绝缘材料制成，该另一种电绝缘材料特别是被选择成低介电常数，从而允许使所述层3a的厚度最小化，并且作为交换，使两个晶体管的沟道的高度最大化。因此，层3a可以有利地是低k电介质，例如，碳掺杂的多孔SiO2。
最后，鳍在第二电绝缘层3a上包括形成第一晶体管的沟道的第二单晶半导体层3b。所述沟道的高度hT2等于层3b的厚度。层3b例如是n掺杂的，并且优选是弱n掺杂的。层3b可以由硅或另一半导体制成，该另一半导体可以特别是被选择成使所述层中的电荷-载流子迁移率最大化。因此，如果晶体管是n型的，则层3b可以有利地由应变硅制成。
图2是根据本发明的一个实施方式的CFET器件的示意性剖面图。
相对于图1，图2的CFET器件还包括被包含在载体基板中的功能层。因此，载体基板1包括例如由块状硅或能够用作器件的机械载体的任何其它材料制成的基底基板1a，以及布置在基底基板1a与第一电绝缘层2a之间的功能层1b。
功能层1b特别地可以是：
-多晶硅层，其特别是在射频器件中执行电荷捕获功能；
-所谓的无COP单晶硅层，即，在晶格内没有或具有非常低的空穴(cavity)密度的层；
-外延半导体层，其可以可选地被掺杂(例如，碳掺杂的Si、磷掺杂的Si、硼掺杂的Si或者甚至是SiGe)。
为了附图的简单起见，示出了单个鳍F，但是不言而喻，CFET器件原则上包括大量的鳍，所述鳍从载体基板彼此平行地延伸。
图3A至图3F示意性地例示了用于制造适合生产上述CFET器件的双SOI基板的方法的各种步骤。
经由SmartCutTM类型的双层转移来制造这种双SOI基板必须满足特定于CFET器件生产的某些技术限制。
特别是，必须在单个步骤中进行对双SOI基板中允许限定各个鳍的沟槽进行蚀刻，以便确保器件的对准及其间隔。实际上，这种蚀刻可以进行到不超过90nm的深度(例如，介于60nm至90nm之间的厚度)。
此外，在设法使n沟道和p沟道的厚度最大化的情况下，为了使电流量最大化，单晶半导体层2b和3b的厚度通常必须为约25nm至40nm，在所述层中间的电绝缘层3a的厚度(就其本身而言)介于10nm至30nm之间。
因此，这些层的薄度需要层转移处理来满足特定的约束，以便确保缺陷与CFET器件的预期性能兼容。
特别是，电绝缘层3a的薄厚度要求所述电绝缘层必须接合至的层(即，第一单晶半导体层2b)的表面具有小于0.1nm RMS的粗糙度(RMS为均方根的缩写)和尽可能低的50nm大小的缺陷的密度。
此外，旨在形成n沟道或p沟道的各个单晶半导体层的厚度的变化必须极小，相对于目标厚度大约±1.5nm。借助于(诸如，通常用于抛光半导体表面的)化学机械抛光(CMP)处理无法获得如此小的可变性，所述半导体表面特别是在SmartCutTM方法中用作受体基板。
为了解决这些困难，已经提出在第一层转移步骤中实现通常用于形成FDSOI基板的方法(FDSOI是全耗尽SOI的缩写)，该方法包括高温热处理，高温热处理使所转移的层的表面平滑以实现所需的粗糙度。该粗糙度等同于利用化学机械抛光获得的粗糙度，但是允许在所转移的层的厚度上实现所需的可变性。
读者可以特别参考W.Schwarzenbach等人的文章(ECS Trans.53，p.39(2013))以获得针对30μmx30μm的面积根据缺陷空间频率变化的功率谱密度(PSD)的曲线图。
然而，相对于用于形成平面FDSOI基板的已知方法，在该选项中，去除通常在制造FDSOI基板的方法中包括的逐步清洁处理可能是有利的，并且在W.Schwarzenbach等人的参考文献(IEEE ICICDT proceeding,2011)中已经描述，假设CFET器件所需的厚度可变性高于平面FDSOI基板中寻求的可变性(相对于目标厚度约±0.5nm)，因此逐步清洁处理似乎是多余的。去除该清洁步骤允许制造方法的成本最小化，同时保留了第一半导体层2b所需的质量。
关于第二层转移步骤，其可以在与第一步骤相同的条件下进行，或者实际上可以采用用于形成PDSOI基板的方法(PDSOI是部分耗尽SOI(partially-depleted SOI)的缩写)。
根据第一选项，申请人已经证明，使用O.Kononchuck等人的文章(Solid StatePhenomena,vol 131-133,pp 113-118,2008)中描述的物理方法，长程平滑热处理不会导致电绝缘层2a的氧化物溶解。
图3A至图3C示意性地例示了第一层转移步骤。
参照图3A，提供了第一单晶半导体供体基板20，在第一单晶半导体供体基板20中形成了弱化区21，所述弱化区21旨在在其中限定旨在形成CFET器件的层2b的第一薄表面层。
如本身已知的，可以通过在供体基板20中的限定深度处植入诸如氢和/或氦之类的原子物质来形成所述弱化区。
有利地，供体基板20可以事先被覆盖有电绝缘层，该电绝缘层旨在形成CFET器件的层2a中的至少一些。
参照图3B，第一供体基板20被接合到载体基板1，第一电绝缘层2a在接合界面处。尽管在图3B中未例示，但是载体基板可以覆盖有电绝缘层，该电绝缘层旨在与在第一供体基板20的表面处可选地存在的电绝缘层组合形成CFET器件的层2a中的至少一些。
参照图3C，第一供体基板20沿着弱化区21分离，从而将层2b转移到载体基板上。
如上所述，在如此形成的第一SOI基板上进行对转移的层2b进行精加工的处理，以便修复或去除与分离步骤有关的缺陷，并使所述层具有所需的最终粗糙度和厚度特性。这样的处理特别是包括在通常介于1000℃至1200℃之间的高温下且持续通常介于10分钟至120分钟之间的相对较长的时长的热处理。该热处理具有使表面平滑的效果，直到实现小于0.1nm RMS的粗糙度为止。
图3D至图3F示意性地例示了第二层转移步骤。
参照图3D，提供了第二单晶半导体供体基板30，在第二单晶半导体供体基板30中形成了旨在在其中限定旨在形成CFET器件的层3b的第一薄表面层的弱化区31。尽管第二供体基板已经以不同于第一供体基板20的附图标记来标记，但这可能是同一基板的问题，第一供体基板在分离之后已经被处理以便去除与植入相关的缺陷。然而，有利地，第一供体基板和第二供体基板的材料(例如，在组成、晶体取向、掺杂和/或应变方面)是不同的，并且根据它们旨在形成的沟道的性质来选择。
如本身已知的，可以通过在供体基板30中的限定深度处植入诸如氢和/或氦之类的原子物质来形成所述弱化区。
有利地，供体基板30可以事先被覆盖有电绝缘层，该电绝缘层旨在形成CFET器件的层3a中的至少一些。
参照图3E，第一供体基板30被接合到在第一层转移步骤结束时获得的SOI基板，第一电绝缘层3a在接合界面处。
参照图3F，第二供体基板30沿着弱化区31分离，从而将层2b转移到SOI基板上。
如上所述，根据一个实施方式(用于制造FDSOI基板的方法的类型)，在如此形成的双SOI基板上进行对所转移的层3b进行精加工的处理，以便修复或去除与分离步骤有关的缺陷，并使所述层具有所需的最终粗糙度和厚度特性。这样的处理特别是包括在通常介于1000℃至1200℃之间的高温下并且通常介于10分钟至120分钟之间的相对较长的时长的热处理。该热处理具有使表面平滑的效果，直到实现小于0.1nm RMS的粗糙度为止。
根据另一实施方式(用于制造PDSOI基板的方法的类型)，在如此形成的双SOI基板上进行对所转移的层3b进行精加工的处理，以便修复或去除与分离步骤有关的缺陷，并使所述层具有所需的最终粗糙度和厚度特性。这样的处理特别示包括在通常介于1100℃至1250℃之间的高温下并且通常短于一分钟的相对较短的时长的热处理。这些热处理具有使表面平滑的效果，直到实现小于0.5nm RMS的粗糙度为止。
接下来，通过刻蚀槽直到第一电绝缘层2a而在双SOI基板中形成沟槽，以限定一个或更多个鳍，如图1所示。在该蚀刻期间，层2a有利地起到蚀刻停止层的作用。
在某些执行形式中，如图2所示，在载体基板1中包括功能层1b可能是有利的。
在这种情况下，在双SOI基板制造中实现的热预算可能至关重要。具体地，如果功能层1b包括多晶硅，则施加高温热处理以使半导体层2b平滑可能导致层1b的多晶硅的再结晶，从而使其失去全部或部分电荷捕获特性。在另一示例中，如果掺杂了功能层1b，则施加高温热处理以使半导体层2b平滑可能导致掺杂剂在SOI基板内扩散，从而阻止了e-DRAM存储器的集成。
在这种情况下，有利的是使用层转移处理来形成层2b，该层转移处理允许利用有限的热预算获得非常低的粗糙度和非常低的缺陷。这样的处理可以在以下条件下实现：供体基板20将优选地承载两层材料，一层用作选择性蚀刻处理的载体，第二层形成层2b。这两层可以有利地通过外延产生。可以通过在严格大于上述两个层的厚度的限定深度处植入诸如氢和/或氦之类的原子物质来形成弱化区。有利地，供体基板20可以事先被覆盖有电绝缘层，该电绝缘层旨在形成CFET器件的层2a中的至少一些。
参照图3B，第一供体基板20被接合到载体基板1，第一电绝缘层2a在接合界面处。尽管在图3B中未例示，但是载体基板可以覆盖有电绝缘层，该电绝缘层旨在与在第一供体基板20的表面处可选地存在的电绝缘层组合形成CFET器件的层2a中的至少一些。
参照图3C，第一供体基板20沿着弱化区21分离，从而将层2b转移到载体基板。
然后在如此形成的第一SOI基板上进行包括选择性蚀刻的精加工处理，该选择性蚀刻在预先产生的两层中的各个层上停止。这样的精加工处理不包括在高于500℃的温度下的任何处理。其允许在其端部实现小于0.1nm RMS的粗糙度的表面。
关于在第二层转移步骤中转移的层3b，与热预算有关的相同约束应用(但是，如上所述)，PDSOI方法足以利用不会劣化功能层1b的特性的热处理来获得层3b所需的质量。
在层2b是硅锗层的情况下(特别是在该层旨在形成p型晶体管的沟道的情况下)，通过在SOI基板上外延形成所述SiGe层可能是有利的。具体地，厚度的可变性约为3％的30nm的外延SiGe层允许满足CFET器件的可变性标准。通过在SOI基板上外延产生的这种绝缘体上硅锗(SiGeOI)基板可以在第二层转移步骤中用作受体基板。该第二层转移步骤可以有利地被设计成将应变硅层3b(旨在形成n型晶体管的沟道)转移到SiGeOI基板。
根据一个实施方式，第二供体基板可以包括SiGe种子层和在该种子层上形成的外延Si层，该SiGe在硅的生长期间施加其晶格参数，从而在所述硅中产生应变。接下来，以本身已知的方式，在硅锗层中形成旨在限定待转移层3b的弱化区，然后将第二供体基板通过电绝缘层3a接合至SiGeOI基板。所述电绝缘层可以特别是在旨在形成弱化区的植入之前已形成在应变硅上。
根据一个实施方式，第二供体基板可以由未应变的硅制成。以本身已知的方式，在硅中形成旨在限定待转移层3b的弱化区，然后将第二供体基板通过电绝缘层3a接合至SiGeOI基板。所述电绝缘层可以特别是在旨在形成弱化区的植入之前已形成在第二供体基板上。旨在分开鳍的沟槽的形成还具有将SiGe层2b的应变(由于其通过在SOI基板上外延形成而通常具有渐进应变)中的至少一些应变转移至硅层3b的效果。在如此获得的CFET器件中，然后使SiGe层2b松弛，而使硅层3b应变。
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Claims (17)

1.一种制造CFET器件的方法，其特征在于，所述方法包括以下步骤：
-形成双绝缘体上半导体基板，所述双绝缘体上半导体基板从其基部到其表面依次包括：载体基板(1)、第一电绝缘层(2a)、第一单晶半导体层(2b)、第二电绝缘层(3a)和第二单晶半导体层(3b)；
-从所述基板的所述表面到所述第一电绝缘层(2a)形成沟槽，以形成至少一个鳍(F)，
-在各个鳍(F)中，在所述第一半导体层(2b)中形成第一晶体管的沟道，而在所述第二半导体层(3b)中形成与所述第一晶体管相反类型的第二晶体管的沟道，
形成所述双绝缘体上半导体基板的步骤包括：
-第一层转移步骤，以便将所述第一电绝缘层(2a)和所述第一单晶半导体层(2b)转移到所述载体基板(1)，从而形成第一绝缘体上半导体基板，所述第一层转移步骤包括在足够高的温度下进行热处理以使所述第一单晶半导体层平滑化至小于0.1nm RMS的粗糙度，
-在所述热处理之后的第二层转移步骤，以便将所述第二电绝缘层(3a)和所述第二单晶半导体层(3b)转移到所述第一绝缘体上半导体基板上的所述第一单晶半导体层。
2.根据权利要求1所述的方法，其中，所述沟槽是通过蚀刻形成的，所述第一电绝缘层(2a)形成用于所述蚀刻的停止层。
3.根据权利要求1和2中任一项所述的方法，其中，所述第一单晶半导体层(2b)和所述第二单晶半导体层(3b)的厚度介于25nm至40nm之间。
4.根据权利要求1至3中任一项所述的方法，其中，所述第二电绝缘层(3a)的厚度介于10nm至30nm之间。
5.根据权利要求1至4中任一项所述的方法，其中，所述第一半导体层(2b)和所述第二半导体层(3b)由相反类型的硅掺杂制成。
6.根据权利要求1至4中任一项所述的方法，其中，所述第一半导体层(2b)和所述第二半导体层(3b)由具有不同晶体取向的硅制成。
7.根据权利要求1至4中任一项所述的方法，其中，所述第一半导体层(2b)和所述第二半导体层(3b)由不同的材料制成。
8.根据权利要求1至4和7中任一项所述的器件，其中，形成有n型晶体管的沟道的半导体层由应变硅制成。
9.根据权利要求1至4以及7和8中任一项所述的方法，其中，形成有p型晶体管的沟道的半导体层由硅锗制成。
10.根据权利要求1至9中任一项所述的方法，其中，所述第一电绝缘层(2a)和/或所述第二电绝缘层(3a)由氧化硅(SiO2)制成。
11.根据权利要求1至9中任一项所述的方法，其中，所述第一电绝缘层(2a)和/或所述第二电绝缘层(3a)由不同的材料制成。
12.根据权利要求1至9和11中任一项所述的方法，其中，所述第一电绝缘层(2a)由高k材料制成。
13.根据权利要求1至9、11和12中任一项所述的方法，其中，所述第二电绝缘层(2b)由低k材料制成。
14.根据权利要求1至13中任一项所述的方法，其中，所述方法包括通过外延在所述载体基板(1)上生长半导体层(1b)。
15.根据权利要求1至13中任一项所述的方法，其中，所述载体基板(1)包括至少一个无COP的CZ硅层(1b)。
16.根据权利要求1至14中任一项所述的方法，其中，所述第一单晶半导体层(2b)的平滑热处理在介于1000℃至1200℃之间的温度下进行持续介于10分钟至120分钟之间的时间。
17.根据权利要求1至16中任一项所述的方法，所述方法还包括在介于1100℃至1250℃之间的温度下进行持续短于一分钟的时间的热处理，所述热处理用于对所述第二单晶半导体层(3b)进行精加工。
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