KR101395161B1 - 진성 반도체층을 갖는 웨이퍼 - Google Patents

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Abstract

웨이퍼의 제조 방법이 개시된다. 본 웨이퍼의 제조 방법은, 반도체 기판 위에 도핑된 층을 제공하는 단계, 상기 도핑된 층 위에 제 1 반도체층을 제공하는 단계, 상기 제 1 반도체층 위에 매립된 산화물층을 제공하는 단계 및 상기 매립된 산화물층 위에 제 2 반도체층을 제공하는 단계를 포함한다.

Description

진성 반도체층을 갖는 웨이퍼{Wafer with intrinsic semiconductor layer}
본 발명은 완전 공핍 CMOS 디바이스들에 관한 것으로서, 특히 동일한 기판 조각(piece) 위에, 역 바이어싱 능력을 갖는 완전히 공핍된 SOI 트랜지스터들을 공동 집적한(co-integrated) 임베디드 DRAM 디바이스들의 제조를 위한 웨이퍼들에 관한 것으로서, 웨이퍼들은 진성 반도체층 등을 포함한다.
반도체 온 절연체(Semiconductor-On-Insulator; SeOI), 특히, 실리콘 온 절연체(Silicon-On-Insulator; SOI) 반도체 디바이스들은 예를 들어 상보형 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 기술의 정황에서, 현재 및 미래의 반도체 제조에 관심이 증가하고 있다.
임베디드 DRAM 디바이스들은 고성능 CMOS 일렉트로닉스들(high-performance CMOS electronics)에서 점점 더 중요해 지고 있는데, 그 이유는 종래의 SRAM들에 비해 패키지 밀도(package density)가 크게 증가될 수 있기 때문이다. 게다가 외부 SRAM/DRAM 아키텍쳐들에 비해 고대역폭 뿐만 아니라 고집적 저잡음 및 전력 소비가 달성될 수 있다. 또한, 평면의 완전 공핍 SOI 트랜지스터들(planar fully depleted SOI transistors)은 트랜지스터 디바이스들의 스케일링(scaling)에 대해 비용 효율적인 접근방식을 나타낸다. 평면의 완전 공핍 SOI 트랜지스터들은 유리하게는 임계 전압을 조정하여 누설 전력 및/또는 부스트 성능들(boost performances)을 감소시키기 위해 역 바이어싱을 허용한다. 역 바이어스에 의해, Vt는 동적으로 변경될 수 있다. 예를 들어 5 내지 50 nm 범위의 두께를 갖는, 상대적으로 얇은 매립 산화물(Relatively thin buried oxide; BOX) 층들이 최적 역 바이어싱 이익을 제공하기 위해 필요하다.
BOX 바로 아래의 핸들(handle) 기판에 그리고 전체 DRAM 커패시터 트렌치를 포함하도록 약간 두꺼운, 통상적으로 수 마이크론의 미리 도핑된 n-층을 갖는 웨이퍼들에 기초하여 임베디드 DRAM들을 제조하는 것이 알려져 있다. 예를 들어, 1019 cm-3의 농도를 갖는 인 n+ 충은 커패시터 바닥판(capacitor bottom plate)으로서 기능할 수 있다. n+ 층은 eDRAM들의 스케일링의 면에서 중요하다. 그러나, 역 바이어스된 평면의 완전히 또는 부분적으로 공핍된 SOI 트랜지스터들을 포함하는 로직 부분이 임베디드 DRAM들과 함께 집적될 때 문제가 생기는 데, 그 이유는 미리 도핑된 n+ 층이 역 바이어싱 특징들의 제조를 크게 방해하기 때문이다. 역 바이어스 영역들은 이들이 높은 전류 누설 없이 상이한 전압들로 바이어스되도록 하기 위해 서로 전기적으로 절연되어야 한다. 그러한 절연을 달성하기 위해, 우리는 하나의 역 바이어스 영역으로부터 다른 역 바이어스 영역으로 전류 경로에 대해 역-바이어스된 정크션들(reverse-biased junctions)을 필요로 할 것이다. 우리는 전형적으로 요구 정크션들을 생성하는 핸들 기판의 상부 위에 N 및 P 층들을 가질 것이고 이후 다른 영역들로부터 하나의 영역을 절연하기 위해 STI 구조들에 의해 수직으로 절단할 것이다.
이와 같은 다층 구조는 잠재적으로 eDRAM에 요구되는 두꺼운 N+ 층으로 시작해서 제조될 것이지만, SOI 및 BOX 층들을 통해 주입될 높은 주입량을 필요로 할 수 있다. 이것은 바람직하지 않은 데, 그 이유는 그것이 결함들을 생성하고 또한 SOI 층을 도핑할 수 있기 때문이다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 임베디드 DRAM들 및 역 바이어싱 트랜지스터들 모두의 집적 제조를 위한 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 웨이퍼의 제조 방법은, 반도체 기판 위에 도핑된 층을 제공하는(예컨대 형성하는) 단계, 상기 도핑된 층 위에 제 1 반도체층을 제공하는(예컨대 형성하는) 단계, 상기 제 1 반도체층 위에 매립된 산화물층을 제공하는(예컨대 형성하는) 단계 및 상기 매립된 산화물층 위에 제 2 반도체층을 제공하는(예컨대 형성하는) 단계를 포함한다.
한편, 상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 웨이퍼는,반도체 기판, 상기 반도체 기판 위에 형성된 도핑된 층, 상기 반도체 기판 위에 형성된 제 1 반도체층, 상기 제 1 반도체층 위에 형성된 매립된 산화물층 및 상기 매립된 산화물층 위에 형성된 제 2 반도체층을 포함한다.
이렇게 제공된 웨이퍼는 임계 전압의 제어를 위해 역 바이어스된 SOI 트랜지스터들을 포함하는 로직 부분과 함께 집적된 임베디드 DRAM의 제조를 용이하게 한다. 이 기술과는 대조적으로, 진하게 도핑된 임베디드 도핑된 층의 제공에 의해 요구되는 역 바이어스 영역들의 형성하기 위한 준비를 위해 종래의 웨이퍼의 어떤 복잡한 처리도 필요하지 않다. 오히려, 제 1 (진성) 반도체 층의 제공은 N 또는 P 사이에서 역 바이어스 영역 도핑을 변경함으로써 Vt의 제 1 레벨을 조정하는 것을 가능하게 하는 로직 부분의 SOI 트랜지스터들을 위한 n 또는 p 도핑된 역 바이어싱 영역들로의 용이한 변환을 허용한다.
특별한 예들에 따르면, 기판은 (폴리- 또는 모노) 실리콘으로 만들어지거나 또는 (폴리- 또는 모노) 실리콘을 포함한다. 제 1 및 제 2 반도체층 모두는 실리콘을 포함하거나 실리콘으로 구성될 수 있다. 매립된 산화물층은 SiO2 화합물을 포함할 수 있다. 도핑된 층은 예를 들어 n+ 도핑된 실리콘, 예를 들어 인 도펀트들을 포함하는 실리콘일 수 있다. 이와 같은 인 도펀트들의 농도는 약 1018 내지 1020 cm-3의 범위에 있을 수 있고, 특히 약 1019 cm-3일 수 있다.
제공된 웨이퍼의 개개의 층들의 두께에 관한 한, 예를 들어 다음과 같은 선택들이 적합할 수 있다: 제 1 반도체층의 두께는 10 내지 300 nm, 특히, 50 to 150 nm의 범위에 있을 수 있다. 제 2 반도체층의 두께는 5 내지 100 nm, 특히, 5 내지 20 nm의 범위에 있을 수 있다. 만약 완전히 공핍된 SOI 트랜지스터가 웨이퍼의 로직 부분에 형성된다면 극히 얇은 제 2 반도체층(5 내지 15 nm)이 제공될 수 있다. 만약 부분적으로 공핍된 SOI 트랜지스터가 웨이퍼의 로직 부분에 형성된다면, 약간 더 두꺼운 제 2 반도체층(약 100 nm까지)이 제공될 수 있다. 매립된 산화물층의 두께는 5 내지 200 nm, 특히, 5 내지 25 nm의 범위에 있을 수 있고 도핑된 층의 두께는 1 내지 10 ㎛의 범위에 있을 수 있다.
본 발명의 일 실시 예에 따르면, 웨이퍼는 몇몇 웨이퍼 전사 공정(transfer process), 예를 들어 Smart Cutⓒ 공정을 포함하는 웨이퍼 전사 공정에 기초하여 제조될 수 있다. 도핑된 층 및 제 1 반도체층은 반도체 기판 위에 성장될 수 있고 제 2 반도체층은 도너 기판 위에 성장될 수 있고 웨이퍼는 매립된 산화물층에 의해 제 1 및 제 2 반도체층들을 접합하고 도너 기판을 분리하여 얻어질 수 있다.
몇몇 상세에 있어서, 본 발명의 일 실시 예에 따른 웨이퍼의 제조는 반도체 기판 위에 에피택셜 도핑된 층을 성장시키는 단계 및 도핑된 층 위에 제 1 반도체 에피택셜 층을 성장시키는 단계를 포함한다. 매립된 산화물층 위에 제 2 반도체층을 형성하는 전술한 단계는 도너 웨이퍼를 얻기 위해 도너 기판 위에 제 2 반도체층을 성장시키는 단계, 도너 기판 위에 성장된 제 2 반도체층 위에 제 1 산화물층을 형성하는 단계 및/또는 도핑된 층 위에 성장된 에피택셜 제 1 반도체층 위에 제 2 산화물층을 형성하는 단계 및 도너 웨이퍼를 제 1 및/또는 제 2 중간 매립층에 의해 도핑된 층 위에 성장된 에피택셜 제 1 반도체층에 접합하는 단계, 제 1 및/또는 제 2 산화물층은 매립된 산화물층을 형성하고, 및 도너 기판을 분리하는 단계를 포함할 수 있다(이하의 상세한 설명도 참조하라). 이와 같은 방식으로, 원하는 웨이퍼가 반도체 층들의 중요한 결함들을 회피하여 신뢰성 있게 형성될 수 있다.
웨이퍼의 제조 방법은 또한 n 또는 p 도펀트들에 의해 적어도 제 1 반도체층의 영역을 도핑하는 단계를 더 포함할 수 있다. 예를 들어, 기판 위에 제 1 반도체층의 성장 중 제 1 반도체층의 일부 사전도핑(predoping)이 수행될 수 있다. 약 1018 cm-3 농도로 사전도핑이 수행될 수 있다. 추가의 도핑이 역 바이어스 트랜지스터들을 포함하는 로직 부분과 함께 임베디드 DRAM이 제공된 웨이퍼에 기초하여 제조될 때 나중 처리 단계들에서 수행될 수 있다.
본 발명의 웨이퍼의 상기한 예들은 웨이퍼의 제 1 영역의 임베디드 DRAM 디바이스 및 웨이퍼의 제 2 영역의 역 바이어스 트랜지스터를 포함하는 반도체 디바이스의 제조에 사용될 수 있다. 특히, 상기 예들 중 하나에 따른 방법에 의해 얻어진 웨이퍼를 제공하는 단계, 제 2 반도체층으로부터 적어도 부분적으로 도핑된 층으로 연장하는 커패시터 트렌치를 형성하는 것을 포함하는 웨이퍼의 제 1 영역(DRAM 부분)에 임베디드 DRAM 디바이스를 형성하는 단계 및 쉘로우 트렌치 분리(shallow trench isolation)에 의해 제 1 영역으로부터 분리되는 웨이퍼의 제 2 영역(로직 부분)에 역 바이어스 트랜지스터를 형성하고 역 바이어싱 영역을 제 1 반도체층에 형성하는 단계를 포함하는 반도체 디바이스의 제조 방법이 제공된다. 역 바이어싱 영역을 형성하는 단계는 특히 웨이퍼가 상기 예들 중 하나에 따라 제공된 후 웨이퍼의 제 1 반도체층을 도핑하는 것을 포함할 수 있다.
이러한 방법에 의해 제 1 (진성) 반도체 층 아래의 상대적으로 진하게 도핑된 층의 형태의 DRAM을 위한 커패시터 바닥판 및 제 1 (진성) 반도체 층에 형성된 SOI 트랜지스터를 위한 역 바이어싱 영역 모두를 포함하는 임베디드 DRAM 디바이스가 용이하게 제조될 수 있다.
게다가, 본원에는, 상기 예들 중 하나에 따라 제공되는 웨이퍼 및 그 웨이퍼 위에 집적되는, 제 2 반도체층으로부터 적어도 부분적으로 도핑된 층 내로 연장하는 커패시터 트렌치 및 제 2 반도체층에 채널 영역을 가지는 제어 FET를 포함하는 임베디드 DRAM 디바이스 및 제 2 반도체층의 채널 영역 및 제 1 반도체층의 도핑된 역 바이어싱 영역 및 도핑된 역 바이어스 영역을 바이어싱하기 위한 컨택트를 포함하는 역 바이어스된 SOI 트랜지스터를 포함하는 반도체 디바이스가 제공된다.
본 발명의 일 실시 예에 따르면, 제공된 반도체 디바이스에 있어서 제 1 반도체층은 매립된 산화물층에 인접한 상측 영역에서 도핑되고 도핑된 층에 인접한 하측 영역에서는 도핑되지 않는다. 제 1 반도체층의 상측 표면 영역을 도핑함으로써, 단지 반도체 디바이스의 로직 부분에서 2개의 상이한 트랜지스터들을 역 바이어싱하기 위해 제공될 수 있는 2개의 각각의 컨택트들 사이의 하측 영역에서 충분히 높은 저항성(resistivity)이 보장된다.
반도체 디바이스는 서로로부터 그리고 제 2 반도체층으로부터 적어도 부분적으로 도핑된 층 또는 반도체 기판으로 연장하는 쉘로우 트렌치 분리들에 의해 임베디드 DRAM 디바이스로부터 분리되는 다수의 역 바이어스 SOI 트랜지스터들을 포함할 수 있다. 제어 FEF 및 역 바이어스 트랜지스터들 모두는 완전히 공핍된 또는 부분적으로 공핍된 트랜지스터 디바이스들로서 제공될 수 있다.
본 발명의 추가의 특징들 및 이점들이 도면들을 참조하여 설명될 것이다. 설명에 있어서, 본 발명의 최선의 실시예들을 예시하는 것을 의미하는 첨부 도면들이 참조된다. 이와 같은 실시예들은 본 발명의 전체 범위를 나타내는 것이 아니라는 것이 이해된다.
도 1은 본 발명에 일 실시 예에 따른 진성 반도체층(intrinsic semiconductor layer)을 포함하는 웨이퍼를 제조하는 방법의 예를 나타내는 도면,
도 2는 도 1에 도시된 웨이퍼에 기초하여 제조되는 로직 부분(logic part)의 역 바이어스된 SOI 트랜지스터들이 집적된 임베디드 DRAM 디바이스를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 구체적으로 설명하기로 한다.
도 1은 본 발명에 일 실시 예에 따른 진성 반도체층(intrinsic semiconductor layer)을 포함하는 웨이퍼를 제조하는 방법의 예를 나타내는 도면이다. 도 1을 참조하면 도너 기판(1)에 있어서, 핵 형성층(nucleation layer; 2)은 이온들의 주입(implantation)에 의해 형성된다. 이온들의 주입은 주입된 이온들의 주 농도에서 약화된 영역(weakened zone)을 초래한다. 주입 에너지는 약 5 keV 내지 20 keV의 범위에 있을 수 있고 주입량(implantation dose)은 예를 들어 5 x 1016 내지 1017 이온들/cm2의 범위에 있도록 선택될 수 있다. 실리콘 층(3)은 도너 기판(1) 위에 형성된다. 이어서, 산화물층(4)은 실리콘 층(3)의 상부에 형성된다. 다른 기판(5), 예를 들어, 실리콘 기판(5)이 제공된다. 도핑된 층(6), 예를 들어, 1019 cm-3의 농도의 인 도펀트들로 도핑된 실리콘층이 실리콘 기판(5) 위에 형성된다. 실리콘 층(7)이 도핑된 층(6) 위에 형성된다. 예를 들어, 실리콘 층(7)은 에피택시(epitaxy)에 의해 성장될 수 있고 약간의 도펀트가 에피택셜 성장 중 첨가될 수 있다. 이후, 다른 산화물층(8)이 상부에 형성된다.
이후 도너 기판(1) 및 실리콘 기판(5)을 포함하는 구조는, 도 1에 화살표로 나타낸 것과 같이, 산화물층들(4, 8)의 자유면들(free surfaces)에서 서로 접합된다. 다음에, 응력들, 예를 들어, 열 및/또는 기계적 응력들이 도너 기판(1) 및 핵 형성층(2)을 분리하기 위해 접합된 구조에 가해진다. 이를 위해, Smart Cutⓒ공정이 채용될 수 있고, 즉 열 처리가 예를 들어 약 500 ℃ 내지 600 ℃의 온도에서, 약 30분에서 약 3시간까지의 시간동안 행해진다. 대안으로, 이 기술 분야에서 또한 알려진 레이저 리프트-오프 기술(laser lift-off technique)이 도너 기판(1)을 분리하기 위해 적용될 수 있다.
분리 및 연마(grinding) 및/또는 화학-기계적 폴리싱(chemical-mechanical polishing)과 같은 표면 처리 후, 결과적으로 도 1의 하측 도면에 도시된 웨이퍼가 얻어진다. 실리콘 기판(5) 위에는 도핑된 층(6)이 배열된다. 도핑된 층(6) 위에는 제 1 (진성) 실리콘 층(7)이 배열된다. 실리콘 층(7) 위에는 접합된 산화물층들(4, 8)로부터 생긴 매립된 산화물층(9)이 배열된다. 매립된 산화물층(9) 위에는 제 2 실리콘 층(3)이 배열된다. 웨이퍼의 개개의 층들의 예시적인 두께들은 다음과 같다. 도핑된 층(6)은 수 ㎛, 예를 들어, 2 내지 5 ㎛의 두께를 가질 수 있다. (진성) 실리콘 층(7)은 약 50 nm의 두께를 가질 수 있다. 매립된 산화물층(9)은 5 내지 25 nm의 두께를 가질 수 있고 상부 실리콘 층(3)은 5 내지 20 nm의 두께를 가질 수 있다.
도 2에는 도 1에 도시된 웨이퍼에 의해 제조된 DRAM들을 어드레싱하기 위한 로직 부분(B)의 SOI 트랜지스터들이 집적된 DRAM 부분(A)에서의 임베디드 DRAM 디바이스가 도시된다. 왼쪽에는 DRAM 부분(A)이 도시되어 있고, 도 2의 오른쪽에는 로직 부분(B)이 도시되어 있다. DRAM 부분(A)에 있어서, 커패시터 백 플레이트(capacitor back plate)로서 기능하는 도핑된 층(6)으로 연장하는 커패시터 딥 트렌치(capacitor deep trench; 10)가 도시되어 있다. 제어 FET(11)는 상부 실리콘 층(3)에 형성된 채널 영역을 갖는 DRAM 부분(A)에 형성된다. 제어 FET(11)는 완전히 공핍된(depleted) 또는 부분적으로 공핍된 디바이스로서 실현될 수 있다. 상측 실리콘 층(3)의 두께는 적절히 선택된다.
DRAM 부분(A) 및 로직 부분(B)은 쉘로우 트렌치 분리(shallow trench isolation; 12)에 의해 서로 분리된다. 로직 부분(B)에 형성된 트랜지스터들(13)은 또한 쉘로우 트렌치 분리(12)에 의해 서로 분리된다. 실리콘 층(7)의 영역들은 트랜지스터들(13)을 위한 역 바이어싱(back-biasing) 영역들을 형성하기 위해 도핑된 영역들로 용이하게 변환될 수 있다. 예를 들어, 로직 부분(B)의 좌측 트랜지스터(13) 아래의 실리콘 층(7)의 영역은 약 1018 cm-3의 농도로 n 도핑될 수 있고 한편 로직 부분(B)의 우측 트랜지스터(13) 아래의 실리콘 층(7)의 영역은 우리가 상측 실리콘 층(3)에 형성된 트랜지스터 채널들에 유도하기 원하는 Vt 시프트(shift)에 의존하여 약 1018 cm-3의 농도로 p 도핑될 수 있다. 게다가 도 2는 역 바이어싱을 위한 컨택트들(14)을 나타낸다. 로직 부분(B)에서의 N 역 바이어싱 영역들은 n+ 도핑된 층(6)을 통해 서로 접속된다. 2개의 역바이싱 컨택트들 사이에 충분한 전기 저항을 보장하기 위해, 진성 실리콘(7)의 일부분은 도핑되지 않거나 p 도핑된 채로 유지할 필요성이 있다. 따라서, 진성 실리콘 층(7)은 약 100 내지 300 nm의 두께로 제공될 수 있다.
쉘로우 트렌치 분리기들(shallow trench isolators)(12)이 도핑된 층(6) 내로 부분적으로 확장될 수 있다는 것이 주목된다. 이들은 또한 도핑된 층(6)을 통해 기판(5) 내로 확장하여 제공될 수 있고 그럼으로써 n+ 도핑된 층(6)을 절단할 수 있다. 상이한 임베디드 DRAM 블록들은 기판(5)에 도달하는 이와 같은 쉘로우 트렌치 분리기들(12)에 의해 분리될 수 있다.
모든 앞에서 논의된 실시예들은 제한들로 의도되지 않고 본 발명의 특징들 및 이점들을 설명하는 예들로서 작용한다. 상기 특징들의 일부 또는 전부는 또한 상이한 방식들로 결합될 수 있다는 것이 이해된다.
1 : 도너 기판 2 : 핵 형성층
3 : 실리콘 층 4 : 산화물층
5 : 기판 6 : 도핑된 층
7 : 실리콘 층 8 : 산화물층
9 : 매립된 산화물층
10 : 커패시터 딥 트렌치(capacitor deep trench)
11 : 제어 FET 12 : 샐로 트렌치 분리
13 : 트랜지스터 14 : 컨택트
A : DRAM 부분 B : 로직 부분

Claims (17)

  1. 반도체 디바이스의 제조 방법에 있어서,
    웨이퍼를 제공하는 단계로서,
    - 반도체 기판 위에 도핑된 층을 제공하는 단계;
    - 상기 도핑된 층 위에 제 1 반도체층을 제공하는 단계;
    - 상기 제 1 반도체층 위에 매립된 산화물층(buried oxide layer)을 제공하는 단계; 및
    - 상기 매립된 산화물층 위에 제 2 반도체층을 제공하는 단계;를 포함하는 웨이퍼를 제공하는 단계;
    상기 웨이퍼의 제 1 영역에 임베디드(embedded) DRAM 디바이스를 형성하는 단계; 및
    상기 제 1 영역과는 다른 상기 웨이퍼의 제 2 영역에 역 바이어스된 트랜지스터(back-biased transistor)를 형성하는 단계를 포함하며,
    상기 웨이퍼의 상기 제 1 영역에 상기 임베디드 DRAM 디바이스를 형성하는 단계는,
    상기 제 2 반도체층으로부터 적어도 부분적으로 상기 도핑된 층 내로 연장하는 커패시터 트렌치(capacitor trench)를 형성하는 단계;를 포함하고,
    쉘로우 트렌치 분리기(shallow trench isolator)에 의해 상기 제 1 영역으로부터 분리되는 상기 웨이퍼의 상기 제 2 영역에 상기 역 바이어스된 트랜지스터를 형성하는 단계는,
    상기 제 1 반도체층에 역 바이어싱 영역(back-biasing region)을 형성하는 단계;를 포함하며,
    상기 제 1 반도체층에 상기 역 바이어싱 영역을 형성하는 단계는,
    이미 제공된 웨이퍼의 상기 제 1 반도체층의 적어도 일부를 n 또는 p 도펀트들에 의해 도핑하는 단계를 포함하는 것을 특징으로 하는, 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도핑된 층 및 상기 제 1 반도체층은 상기 반도체 기판 위에서 성장되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 웨이퍼는 상기 매립된 산화물층에 의해 상기 제 1 및 상기 제 2 반도체층들을 접합하고 도너 기판(donator substrate)을 분리하여 얻어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제 3 항에 있어서,
    상기 매립된 산화물층은 상기 제 1 반도체층 또는 상기 도너 기판 위에 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 2 반도체층은 상기 도너 기판 위에 성장되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 도핑된 층은 상기 반도체 기판 위에 성장된 에피택셜(epitaxial) 도핑된 층이고,
    상기 제 1 반도체층은 상기 도핑된 층 위에 성장된 에피택셜 층이며,
    상기 매립된 산화물층 위에 상기 제 2 반도체층을 형성하는 단계는,
    도너 웨이퍼를 얻기 위해 도너 기판 위에 상기 제 2 반도체층을 성장시키는 단계;
    상기 도너 기판 위에 성장된 상기 제 2 반도체층 위에 제 1 산화물층을 형성하는 단계;
    상기 도핑된 층 위에 성장된 상기 에피택셜 제 1 반도체층 위에 제 2 산화물층을 형성하는 단계;
    상기 제 1 산화물층과 상기 제 2 산화물층을 접합시킴으로써, 상기 도핑된 층 위에 성장된 상기 제 1 반도체층에 상기 도너 웨이퍼를 접합하는 단계; 및
    상기 도너 기판을 분리하는 단계;를 포함하며,
    상기 제 1 산화물층 및 제 2 산화물층은 상기 매립된 산화물층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    n 또는 p 도펀트들에 의해 적어도 상기 제 1 반도체층의 영역을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 반도체 디바이스에 있어서,
    웨이퍼로서
    반도체 기판;
    상기 반도체 기판 위에 형성된 도핑된 층;
    상기 반도체 기판 위에 형성된 제 1 반도체층;
    상기 제 1 반도체층 위에 형성된 매립된 산화물층; 및
    상기 매립된 산화물층 위에 형성된 제 2 반도체층;을 포함하는 웨이퍼;
    상기 제 2 반도체층으로부터 적어도 부분적으로 상기 도핑된 층 내로 연장하는 커패시터 트렌치 및 상기 제 2 반도체층에 채널 영역을 가지는 제어 FET를 포함하는 임베디드 DRAM 디바이스; 및
    상기 제 2 반도체층의 채널 영역 및 상기 제 1 반도체층의 도핑된 역 바이어싱 영역 및 상기 도핑된 역 바이어싱 영역을 접촉시키기(contacting) 위한 컨택트(contact)를 포함하는 역 바이어스된 SOI 트랜지스터;를 포함하는 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 반도체 기판, 상기 제 1 반도체층 및 상기 제 2 반도체층 중 적어도 하나는 실리콘을 포함하거나 실리콘으로 구성되는 것을 특징으로 하는 반도체 디바이스.
  13. 제 11 항에 있어서,
    상기 도핑된 층은 n 도펀트들을 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제 1 반도체층의 두께는 10 내지 300 nm 범위에 있고,
    상기 제 2 반도체층의 두께는 5 내지 100 nm 범위에 있고,
    상기 매립된 산화물층의 두께는 10 내지 200 nm 범위에 있고,
    상기 도핑된 층의 두께는 1 내지 10 ㎛ 범위에 있는 것을 특징으로 하는 반도체 디바이스.
  15. 삭제
  16. 제 11 항에 있어서,
    상기 제 1 반도체층은 상기 매립된 산화물층에 인접한 상측 영역에서 도핑되고 상기 도핑된 층에 인접한 하측 영역에서는 도핑되지 않는 것을 특징으로 하는 반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 제 2 반도체층으로부터 적어도 부분적으로 상기 도핑된 층 내로 또는 상기 도핑된 층을 통해 상기 반도체 기판 내로 연장하는 쉘로우 트렌치 분리기들에 의해 서로로부터 그리고 상기 임베디드 DRAM 디바이스로부터 분리되는 다수의 역 바이어스된 SOI 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 디바이스.
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