JP2021508180A - 半導体デバイスの製造方法と集積半導体デバイス - Google Patents

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Abstract

半導体デバイスの製造方法と集積半導体デバイスであって、この方法は、第一領域（１）と第二領域（２）とを有するエピタキシャル層（１０１）を用意し、第一領域（１）にて少なくとも二つの第二ドープタイプのディープウェル（１０２１）を形成し、第二領域（２）にて少なくとも二つの第二ドープタイプのディープウェル（１０２２）を形成することと、第二ドープタイプのディープウェル（１０２１、１０２２）の間に第一誘電体アイランド（１０３１）を形成し、第二ドープタイプのディープウェル（１０２１、１０２２）上に第二誘電体アイランド（１０３２）を形成することと、第一領域（１）中の第一誘電体アイランド（１０３１）両側に第一ドープタイプのチャネル（１０５）を形成することと、第一誘電体アイランド（１０３）上にゲート構造（１０６）を形成することと、第二誘電体アイランド（１０３２）をマスクとして、隔離された第一ドープタイプのソース領域（１１０）を形成することと、を含み、第一領域（１）では、第一ドープタイプのチャネル（１０５）は横方向に第一ドープタイプのソース領域（１１０）まで伸びている。【選択図】図２

Description

本発明は半導体製造の分野に関し、具体的には、半導体デバイスの製造方法と集積半導体デバイスに関する。
従来の半導体デバイスはエンハンスメント型とディプリーション型のものがある。例えば、垂直二重拡散金属酸化物電界効果デバイス（ＶＤＭＯＳ）は、エンハンスメント型ＶＤＭＯＳデバイスとディプリーション型ＶＤＭＯＳデバイスを含み、スイッチング特性が良く、消費電力が低いという優位性を持ち、ＬＥＤの駆動や電源アダプタ等へ幅広く適用されている。しかし、従来によるこれらの半導体デバイスは個別パッケージングを採用するものが多いため、プロセスコストが増加し、チップ面積が大きくなりすぎてしまう等の欠点があった。
本発明の各実施例に係る半導体デバイスの製造方法と集積半導体デバイスを提供することを目的とする。
半導体デバイスの製造方法であって、
第一ドープタイプの半導体基板を用意し、前記第一ドープタイプの半導体基板の表面において第一領域と第二領域とを有する第一ドープタイプのエピタキシャル層を形成することと、
前記第一領域と前記第二領域のそれぞれにて第二ドープタイプのディープウェルを少なくとも二つ形成することと、
前記第一ドープタイプのエピタキシャル層上に第一誘電体アイランドと第二誘電体アイランドとを含む複数の誘電体アイランドを形成し、前記第一誘電体アイランドの一部が前記第一領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、他の部分が前記第二領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、そして前記第一誘電体アイランドは前記隣接する二つの前記第二ドープタイプのディープウェルのいずれにも接触せず、前記第二誘電体アイランドの一部が前記第一領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、他の部分が前記第二領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、前記第一領域と前記第二領域内の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルが第一ドープタイプのソース領域を形成する予定の領域となることと、
前記第一領域中の前記第一誘電体アイランド両側のエピタキシャル層のそれぞれにおいて、前記第一領域における第一ドープタイプのソース領域を形成する予定の領域まで伸びる第一ドープタイプのチャネルを形成することと、
前記第一ドープタイプのエピタキシャル層上において、前記第一領域と前記第二領域に位置する第一誘電体アイランドのそれぞれを覆うように、前記第二誘電体アイランド及び前記第一領域と前記第二領域のそれぞれに位置する前記した第一ドープタイプのソース領域を形成する予定の領域を露出させるゲート構造を形成することと、
前記ゲート構造と前記第二誘電体アイランドをマスクとして第一ドープタイプのソース領域のためのイオン注入を行って、前記第一領域と前記第二領域のそれぞれにおいて第一ドープタイプのソース領域を形成することと、
を少なくとも含み、
前記第一ドープタイプと前記第二ドープタイプは互いに逆となるものである、半導体デバイスの製造方法。
本発明は、上記のような半導体デバイスの製造方法で製造された半導体デバイスを含む集積半導体デバイスをさらに提供する。
ここで開示しているそれらの発明の実施例及び／又は例示をより良好に述べて説明するために、一つ又は複数の図面を参照とすることができる。図面を述べるための添付の詳細又は例示は、開示される発明やここに記載する実施例及び／又は例示、並びに、ここで理解されるこれらの発明の最適な態様のいずれかの範囲を制限するものとして理解されるべきではない。
本発明の一実施例における半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。 本発明の一実施例における半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。 本発明の一実施例における半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。 本発明の一実施例における半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。 本発明の一実施例における半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。 本発明の一実施例における半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。 本発明の一実施例における半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。 本発明の一実施例における半導体デバイスの製造方法のフローチャートである。
以下、本発明を理解しやすくするために、関連図面に合わせて本発明をより全体的に記載する。図面に示されるのは本発明の好ましい実施例である。しかし、本発明は数多くの異なる態様で実現されてもよく、本発明に記載する実施例に限られるものではない。逆に、これらの実施例は、本発明の開示をより詳細かつ全体的にするためのものである。
別途定義していない限り、本願に使用されるすべての技術と科学用語は当業者に一般に理解される意味と同じである。本願の明細書に使用される用語は具体的な実施例を述べるためのものに過ぎず、本願を制限することを旨とするものではない。本願に使用される「及び／又は」という用語は一つ又は複数の関連項目の任意の及びすべての組合せを含んでいる。
本発明を十分に理解するために、下記において、本発明による解決手段を詳しく説明するために詳細なステップ及び構造を示す。本発明の好適な実施例は以下のとおりに詳述されるが、これらの詳述以外、本発明はその他の実施の形態を有してもよい。
以下、ＶＤＭＯＳ半導体デバイスの製造過程を例示として、本発明による半導体デバイスの製造方法と集積半導体デバイスについて例示的に説明するが、本実施例においてＶＤＭＯＳ半導体デバイスの製造過程を例示として説明するのはあくまでも例示的なものであり、ディプリーション型デバイスが集積されたあらゆる半導体デバイスの製造方法が本発明に適用されることは理解されたい。
実施例１
以下、図１Ａ〜１Ｇと図２を参照し、本発明による半導体デバイスの製造方法と半導体デバイスについて例示的に説明する。そのうち、図１Ａ〜１Ｇは本発明による一実施例にかかる半導体デバイスの製造方法において形成される半導体デバイスの構造模式図であり、図２は本発明による一実施例にかかる半導体デバイスの製造方法のフローチャートである。
まず図２に示すように、ステップＳ１において、第一ドープタイプの半導体基板を用意し、前記第一ドープタイプの半導体基板の表面において第一領域と第二領域とを有する第一ドープタイプのエピタキシャル層を形成する。
図１Ａに示されるように、第一ドープタイプの半導体基板１００を用意する。具体的には、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ又はその他のＩＩＩ／Ｖ化合物による半導体の少なくとも一つであってもよく、さらにこれらの半導体で構成される多層構造等を含み、あるいは、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）、歪みシリコンゲルマニウム・オン・インシュレータ（Ｓ−ＳｉＧｅＯＩ）、シリコンゲルマニウム・オン・インシュレータ（ＳｉＧｅＯＩ）及びゲルマニウム・オン・インシュレータ（ＧｅＯＩ）等であってもよい。
本明細書中の第一ドープタイプと第二ドープタイプはＰ型又はＮ型を広く指すものであり、第一ドープタイプと第二ドープタイプは互いに逆となるものであることは了解されたい。例えば、第一ドープタイプが、Ｐ型、低ドープＰ−型、高ドープＰ＋型の一つとされる場合、第二ドープタイプは、Ｎ型、低ドープＮ−型、高ドープＮ＋型の一つとされる。又は逆に、第一ドープタイプが、Ｎ型、低ドープＮ−型、高ドープＮ＋型の一つとされる場合、第二ドープタイプは、Ｐ型、低ドープＰ−型、高ドープＰ＋型の一つとされる。例示的には、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、好ましくは、そのドープ濃度は１×１０１４／ｃｍ３〜２×１０１４／ｃｍ３とされる。
前記第一ドープタイプの半導体基板において、第一領域と第二領域とを有する第一ドープタイプのエピタキシャル層を形成する。
図１Ａに示すように、前記第一ドープタイプの半導体基板１００の表面において、第一領域１と第二領域２とを有する第一ドープタイプのエピタキシャル層１０１を形成する。前記第一ドープタイプのエピタキシャル層１０１を形成する方法としては、イオンドープ気相エピタキシャル成長等の当業者がよく知っているあらゆる方法を含む。本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのドープエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされている。
例示的には、前記第一ドープタイプのエピタキシャル層１０１の厚さと抵抗率はデバイスの耐電圧に影響するものであり、第一ドープタイプのエピタキシャル層１０１の厚さを増加させるほど、抵抗率が大きくなり、デバイスの耐電圧が高くなる。本実施例では、形成されるＶＤＭＯＳ半導体デバイスの耐電圧を６５０Ｖにしようとする場合、前記第一ドープタイプのエピタキシャル層１０１の厚さを４５μｍ〜６５μｍ、抵抗率を１５Ω・ｃｍ〜２５Ω・ｃｍとする。
例示的には、前記第一ドープタイプのエピタキシャル層は、前記第一領域１と前記第二領域２との間に位置する第三領域３をさらに含む。例示的には、前記第一領域においてディプリーション型デバイスを形成し、前記第二領域においてエンハンスメント型デバイスを形成し、前記第三領域３において前記第一領域１と第二領域２にて形成される半導体デバイスを隔離するための隔離構造を形成する。
次に、ステップＳ２において、前記第一領域と前記第二領域のそれぞれにて第二ドープタイプのディープウェルを少なくとも二つ形成する。
図１Ｂに示すように、前記第一ドープタイプのエピタキシャル層１０１において、前記第一領域１に位置する少なくとも二つの第二ドープタイプのディープウェル１０２１と前記第二領域２に位置する少なくとも二つの第二ドープタイプのディープウェル１０２２とを含む第二ドープタイプのディープウェル１０２を形成する。本実施例では、図１Ｂに示されるように、第一ドープタイプのエピタキシャル層１０１は第三領域３をさらに含み、このステップでは、第三領域３に位置する少なくとも一つの第二ドープタイプのディープウェル１０２３をさらに形成する。
前記第二ドープタイプのディープウェルを形成する方法は、前記第一ドープタイプのドープエピタキシャル層上に、前記した第二ドープタイプのディープウェルを形成する予定の領域を露出させるパターン化マスク層を形成することと、第二ドープタイプのウェル領域のためのイオン注入を実行し、前記第一ドープタイプのエピタキシャル層に第二ドープタイプのディープウェルを形成することと、前記パターン化マスク層を除去することと、を含む。
本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのドープエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされ、前記第二ドープタイプのディープウェルはＰウェルとされ、前記第二ドープタイプのウェル領域のためにイオン注入されるイオンはホウ素イオンとされ、注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は５．０Ｅ１３／ｃｍ２〜５．０Ｅ１４／ｃｍ２とされている。
例示的には、前記第二ドープタイプのウェル領域のためのイオン注入を完了した後、第二ドープタイプのウェル領域の焼きなましを実行することをさらに含む。例示的には、前記第二ドープタイプのウェル領域の焼きなましは、温度範囲が１１００℃〜１２００℃とされ、時間範囲が６０ｍｉｎ〜３００ｍｉｎとされる。
次に、ステップＳ３において、前記第一ドープタイプのエピタキシャル層上に第一誘電体アイランドと第二誘電体アイランドとを含む複数の誘電体アイランドを形成し、前記第一誘電体アイランドの一部が前記第一領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、他の部分が前記第二領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、そして前記第一誘電体アイランドは、前記隣接する二つの前記第二ドープタイプのディープウェルのいずれにも接触せず、前記第二誘電体アイランドの一部が前記第一領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、他の部分が前記第二領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、前記第一領域と前記第二領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルが第一ドープタイプのソース領域を形成する予定の領域となる。
図１Ｃに示すように、前記第一ドープタイプのエピタキシャル層１０１に第一誘電体アイランド１０３１と第二誘電体アイランド１０３２とを含む複数の誘電体アイランド１０３を形成する。そのうち、前記第一誘電体アイランド１０３１は、前記第一領域１における隣接する二つの第二ドープタイプのディープウェル１０２１間の領域上、及び、前記第二領域２における隣接する二つの第二ドープタイプのディープウェル１０２２間の領域上に位置する。そして、前記第一領域１では、前記第一誘電体アイランド１０３１は、前記隣接する二つの第二ドープタイプのディープウェル１０２１に接触せず、前記第二領域２では、前記第一誘電体アイランド１０３１は前記隣接する二つの第二ドープタイプのディープウェル１０２２に接触していない。前記第二誘電体アイランド１０３２は、第一領域１中の第二ドープタイプのディープウェル１０２１上及び第二領域２中の第二ドープタイプのディープウェル１０２２上に位置する。前記第二ドープタイプのディープウェルは前記第二誘電体アイランドにより覆われる領域１１０ａを含む。領域１１０ａは形成する予定の第一ドープタイプのソース領域同士の間に位置する。即ち、領域１１０ａ両側の第二ドープタイプのディープウェル領域は、第一ドープタイプのソース領域を形成する予定の領域となる。
第一誘電体アイランドを前記第一領域と前記第二領域における隣接する二つの第二ドープタイプのディープウェル間の領域上に形成することによって、ディプリーション型デバイスのチャネルの形成中において、第一誘電体アイランドをマスクとしてイオン注入を実行すると、チャネルイオンが第一誘電体アイランド下の領域に入ることは阻害され、誘電体アイランド下の第一ドープタイプのエピタキシャル層のチャネルイオン濃度が最も低くなり、それにより、ディプリーション型デバイスは降伏電圧がより高くなり、降伏耐性が大きく向上する。
第二誘電体アイランドを前記第一領域と前記第二領域中の第二ドープタイプのディープウェルにおける形成する予定の第一ドープタイプのソース領域間の領域上に形成することで、第一ドープタイプのソース領域の形成中において、第二誘電体アイランドをマスクとしてセルフアラインにより第一ドープタイプのソース領域を形成可能になり、プロセス過程においてフォトマスクやフォトリソグラフィでイオン注入マスクを得る工程が省かれ、プロセスコストが低下する。また、前記第一ドープタイプのソース領域を形成することは後でさらに説明する。
例示的には、前記誘電体アイランドを形成する工程は、堆積により前記第一ドープタイプのエピタキシャル層上に誘電体アイランド材料層を形成することと、前記誘電体アイランド材料層上において前記誘電体アイランドを形成する予定の領域を覆うパターン化マスク層を形成することと、前記パターン化マスク層をマスクとして前記誘電体アイランド材料層をエッチングして、前記誘電体アイランドを形成することと、前記マスク層を除去することと、を含む。
例示的には、前記誘電体アイランド材料層はシリカ又は高ｋ誘電材料層とされる。例示的には、前記誘電体アイランド材料層はシリカ層とされる。前記した誘電体アイランド材料層を形成することは、熱酸化や化学気相堆積、分子線エピタキシャル成長等の誘電体アイランド材料層を形成可能なあらゆる方法を含む。前記したパターン化マスク層を形成し、前記パターン化マスク層をマスクとして前記誘電体アイランド材料層をエッチングすることは、当業者に周知のいずれの方法が採用されてもよく、ここでは贅言しない。
本実施例では、第一ドープタイプのエピタキシャル層において第一領域と第二領域とを隔離するための第三領域を形成する。例示的には、前記誘電体アイランドの形成中において、第三領域中の第二ドープタイプのディープウェルを覆うフィールド酸化物を共に形成する。図１Ｃに示すように、第三領域３において第三領域中の第二ドープタイプのディープウェルを覆うフィールド酸化物１０４が形成されることによって、第三領域に位置する完全な隔離構造が形成される。誘電体アイランドの形成中においてフィールド酸化物を形成することで、プロセスフローを簡略化することが可能になる。例示的には、前記誘電体アイランド１０３とフィールド酸化物１０４の厚さ範囲は５０００〜１００００オングストロームとされ、前記誘電体アイランド１０３の長さ範囲は２μｍ〜５μｍとされる。
次に、ステップＳ４において、前記第一領域中の前記第一誘電体アイランド両側のエピタキシャル層のそれぞれにおいて、前記第一領域における第一ドープタイプのソース領域を形成する予定の領域まで伸びる第一ドープタイプのチャネルを形成する。
図１Ｄに示されるように、第一ドープタイプのエピタキシャル層１０１の第一領域１において、第一誘電体アイランド１０３１両側に位置する、前記第一領域１中の前記第二ドープタイプのディープウェル１０２１におけるソース領域を形成する予定の領域まで伸びる第一ドープタイプのチャネル１０５を形成する。
例示的には、前記第一ドープタイプのエピタキシャル層の第一領域において前記第一誘電体アイランド両側に位置する第一ドープタイプのチャネルを形成することは、まず、第一ドープタイプのエピタキシャル層上に、前記第一誘電体アイランド両側に位置する、第一ドープタイプのチャネルを形成する予定の領域を露出させるパターン化マスク層を形成することと、前記パターン化マスク層と第一誘電体アイランドをマスクとしてチャネルのためのイオン注入を実行して、前記第一誘電体アイランド両側に位置する第一ドープタイプのチャネルを形成することと、前記パターン化マスク層を除去することと、を含む。
前記チャネルのためにイオン注入されるイオンはリンイオンとされ、注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は５．０Ｅ１２／ｃｍ２〜５．０Ｅ１３／ｃｍ２とされている。
ディプリーション型デバイスのチャネルの形成中において第一誘電体アイランドをマスクとしてイオン注入を実行すると、イオンが第一誘電体アイランド下の領域に入ることは阻害され、誘電体アイランド下の第一ドープタイプのエピタキシャル層のチャネルイオン濃度が最も低くなり、それにより、ディプリーション型デバイスは降伏電圧がより高くなり、降伏耐性が大きく向上する。
例示的には、誘電体アイランドを形成した後、前記第一領域において前記誘電体アイランド両側に位置する第一ドープタイプのチャネルを形成する前に、デバイスの閾値電圧を調整するために閾値電圧（Ｖｔ）調整用注入を実行することをさらに含み、前記Ｖｔ調整用注入は前記誘電体アイランド及び／又は前記フィールド酸化物をマスクとして行われる。例示的には、前記Ｖｔ調整のために注入されるイオンはリンイオンとされ、注入用のエネルギ範囲は１００Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は１．０Ｅ１２／ｃｍ２〜１．０Ｅ１３／ｃｍ２とされている。例示的には、前記Ｖｔ調整用注入を実行した後、二回目の焼きなましを行うことをさらに含み、前記二回目の焼きなましは温度範囲が１１００℃〜１２００℃とされ、時間範囲が６０ｍｉｎ〜１８０ｍｉｎとされる。
次に、ステップＳ５において、前記第一ドープタイプのエピタキシャル層上において、前記第一領域と前記第二領域に位置する第一誘電体アイランドのそれぞれを覆うように、前記第二誘電体アイランド及び前記第一領域と前記第二領域のそれぞれに位置する前記した第一ドープタイプのソース領域を形成する予定の領域を露出させるゲート構造を形成する。
例示的には、前記ゲート構造は下から上へ順次積層されたゲート誘電体層とゲート材料層とを含む。
図１Ｅに示すように、まず、第一ドープタイプのエピタキシャル層１０１上において、前記第一領域１に形成されるゲート構造１０６１と前記第二領域２に形成されるゲート構造１０６２とを含むゲート構造１０６を形成する。前記ゲート構造１０６はゲート誘電体層１０７とゲート材料層１０８とを含み、前記ゲート構造１０６における前記第一領域１に位置するゲート構造１０６１は、前記第一領域１に位置する前記第一誘電体アイランド１０３１を覆いながら、第二誘電体アイランド１０３２及び前記第一領域１に位置する第二ドープディープウェル１０２１における第一ドープタイプのソース領域を形成する予定の領域を露出させ、前記ゲート構造１０６における前記第二領域２に位置するゲート構造１０６２は前記第二領域２に位置する前記第一誘電体アイランド１０３１を覆いながら、第二誘電体アイランド１０３２及び前記第二領域２に位置する第二ドープタイプのディープウェル１０２２における第一ドープタイプのソース領域を形成する予定の領域を露出させている。ゲート構造で第一誘電体アイランドを覆うことによって、エンハンスメント型デバイスの場合、数式Ｃｏｘ＝εｏｘ／ｔｏｘから分かるように、第一誘電体アイランドの存在によりゲート誘電体層の厚さが増え、ゲート容量の低下や、デバイスのスイッチング損失の低減が図られている。
例示的には、前記ゲート誘電体層はシリカ材料とされ、前記ゲート材料層はポリシリコン材料とされる。ゲート構造を形成する方法は当業者に周知のいずれの方法であってもよく、例えば堆積やフォトリソグラフィ、エッチング等のプロセスを含み、ここでは贅言しない。例示的には、前記ゲート誘電体層の厚さ範囲は５００〜１５００オングストロームとされ、前記ゲート材料層の厚さ範囲は２０００〜１００００オングストロームとされる。
例示的には、本実施例では、第一ドープタイプのエピタキシャル層は、第一領域と第二領域とを隔離する第三領域をさらに含み、前記第三領域では、前記ゲート材料層は前記フィールド酸化物の一部を覆っている。
次に、ステップＳ６において、前記ゲート構造と前記第二誘電体アイランドをマスクとして第一ドープタイプのソース領域のためのイオン注入を行って、前記第一領域と前記第二領域のそれぞれにおいて前記第一ドープタイプのソース領域を形成する。
図１Ｅに示すように、前記ゲート構造１０６と前記誘電体アイランド１０３をマスクとして第一ドープタイプのソース領域のためのイオン注入を実行して、前記第一領域１中の第二ドープタイプのディープウェル１０２１と第二領域２中の第二ドープタイプのディープウェル１０２２においてゲート構造両側に位置する第一ドープタイプのソース領域１１０を形成し、前記第一領域１中の第二ドープタイプのディープウェル１０２１に位置する前記第一ドープタイプのソース領域１１０は前記第一ドープタイプのチャネル１０５に接触し、同一の第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域１１０同士は第二誘電体アイランド１０３２下に位置する一部の第二ドープタイプのディープウェル１０２の領域１１０ａにより離間される。
前記第一ドープタイプのソース領域を形成する方法としては、前記ゲート構造と前記第二誘電体アイランドをマスクとしてイオン注入を実行することが採用される。第二誘電体アイランドは、第一領域中の第二ドープタイプのディープウェルと第二領域中の第二ドープタイプのディープウェルに形成されて、第一ドープタイプのソース領域同士間の領域を覆っているため、第一ドープタイプのソース領域の形成中において、第二誘電体アイランドをマスクとしてセルフアラインにより第一ドープタイプのソース領域を形成可能になり、プロセス過程においてはフォトマスクは省かれ、プロセスコストが低下している。本実施例では、前記第一ドープタイプのソース領域１１０を形成するイオン注入にはリンイオンが採用され、注入用のエネルギ範囲は５０Ｋｅｖ〜１５０Ｋｅｖとされ、注入量範囲は５．０Ｅ１５／ｃｍ２〜１．０Ｅ１６／ｃｍ２とされている。
例示的には、第一ドープタイプのソース領域を形成した後、第一ドープタイプのソース領域下に位置する第二ドープタイプのウェル領域を形成する。第一ドープタイプのソース領域下に第二ドープタイプのウェル領域を形成することによって、寄生トランジスタのベース領域の抵抗は顕著に低下し、寄生トランジスタがオンとなるリスクは大きく低減され、デバイスの作動安定性の顕著な向上が図られている。
図１Ｅに示すように、第一ドープタイプのソース領域１１０下に第二ドープタイプのウェル領域１０９が形成されている。前記第二ドープタイプのウェル領域を形成する方法としては、前記ゲート構造と前記第二誘電体アイランドをマスクとしてイオン注入を行う。本実施例では、前記第二ドープタイプのウェル領域１０９を形成するイオン注入にはホウ素イオンが採用され、注入用のエネルギ範囲は１５０Ｋｅｖ〜３００Ｋｅｖとされ、その注入量範囲は１．０Ｅ１５／ｃｍ２〜５．０Ｅ１５／ｃｍ２とされている。
例示的には、前記第一ドープタイプのソース領域を形成した後、ソースを形成することをさらに含む。例示的には、前記したソースを形成することは、前記第一ドープタイプのエピタキシャル層上に、前記ゲート構造と前記第一ドープタイプのソース領域を覆いながら前記第二誘電体アイランドを露出させる誘電体層を形成することと、前記第二誘電体アイランドと一部の前記誘電体層を除去して、前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域の一部及び前記第二誘電体アイランド下に位置する領域を露出させる開口を形成することと、前記第一ドープタイプのエピタキシャル層上に前記開口を充填する前記ソースを形成することと、を含み、前記ソースは第一領域ソースと第二領域ソースとを含み、前記第一領域ソースは前記第一領域に位置する前記第二ドープタイプのディープウェル及び前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域に接触し、前記第二領域ソースは前記第二領域に位置する前記第二ドープタイプのディープウェル及び前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域に接触し、前記第一領域ソースと第二領域ソースは接触していない。
例示的には、ソースを形成する前に、第二ドープタイプのウェル領域と第二ドープタイプのソース領域を形成することをさらに含む。以下、図１Ｆと図１Ｇを参照し、第二ドープタイプのソース領域を形成した後にソースを形成する過程について述べる。
まず、図１Ｆに示すように、第一ドープタイプのエピタキシャル層１０１上に、前記ゲート構造（ゲート誘電体層１０７とゲート材料層１０８とを含む）と前記第一ドープタイプのソース領域１１０を覆いながら前記第二誘電体アイランド１０３２を露出させる誘電体層を形成する。前記誘電体層はシリカや窒化ケイ素等の誘電材料層であってもよい。前記誘電体層を形成する方法は、堆積やフォトリソグラフィ、エッチング等の当業者がよく知っているプロセスを含み、ここでは贅言しない。例示的には、第三領域３の第一ドープタイプのエピタキシャル層１０１上にフィールド酸化物１０４が形成されている場合、前記誘電体層は前記第三領域３に位置する第一ドープタイプのエピタキシャル層上のフィールド酸化物１０４をも覆う。
次に、図１Ｆに示すように、前記第二誘電体アイランド１０３２と一部の前記誘電体層を除去して、前記第二誘電体アイランド１０３２の下に位置する領域１１０ａ及び前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域１１０の一部を露出させる開口を形成する。前記した第二誘電体アイランドと一部の前記誘電体層を除去する方法としては、エッチング等の当業者がよく知っているプロセスが採用され、ここでは贅言しない。
次に、図１Ｆに示すように、イオン注入を実行することで、前記第一領域中の第二ドープタイプのディープウェル１０２１と第二領域中の第二ドープタイプのディープウェル１０２２における前記第一ドープタイプのソース領域１１０同士間に位置する、前記第一ドープタイプのソース領域に接続される第二ドープタイプのソース領域１１２を形成する。
前記した第二ドープタイプのソース領域を形成するイオン注入は、残りの誘電体層１１１をマスクとするものである。本実施例では、誘電体層を部分的に除去した後、ソースを形成する前に第二ドープタイプのソース領域を形成しており、第一ドープタイプのソース領域を形成するイオン注入よりも第二ドープタイプのソース領域を形成するイオン注入は注入量が低く、それにより、第二ドープタイプのソース領域を形成する場合、露出した第一ドープタイプのソース領域が反転することがない。前記第二ドープタイプのソース領域は、前記ソースと前記ディープウェルとの接触を強化するためのものとなる。
この過程では、第二ドープタイプのソース領域を形成する前に誘電体層を部分的に除去して、第一誘電体アイランド下に位置する領域及び一部の第一ドープタイプのソース領域を露出させる開口を形成するように、誘電体アイランドと誘電体層を一括して除去したので、第二ドープタイプのソース領域を形成する場合には、第二ドープタイプのソース領域のためのイオン注入量を制御することで直接第一ドープタイプのソース領域にて形成するため、イオン注入のためのマスクを別途用意する必要がなくなり、プロセスがより簡略化し、プロセスコストの節約が図られている。
本実施例では、前記した第二ドープタイプのソース領域を形成するイオン注入にはホウ素イオン又は二フッ化ホウ素イオンが採用され、注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は５．０Ｅ１４／ｃｍ２〜５．０Ｅ１５／ｃｍ２とされている。
ここで、誘電体層の部分的な除去後かつソースの形成前に第二ドープタイプのソース領域を形成するのはあくまでも例示的なものであり、第二ドープタイプのソース領域を形成可能なあらゆる手段が本発明に適用されることは理解されたい。
図１Ｆに示すように、イオン注入を実行して、前記第二ドープタイプのソース領域１１２下に位置する別の第二ドープタイプのウェル領域を形成し、前記別の第二ドープタイプのウェル領域は前記した第一ドープタイプのソース領域１１０下に位置する第二ドープタイプのウェル領域１０９に接続するものとなるから、第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２の下に位置する完全な第二ドープタイプのウェル領域１０９１が形成される。前記した別の第二ドープタイプのウェル領域を形成するイオン注入では、誘電体層１１１をマスクとしてホウ素イオンを注入しており、注入用のエネルギ範囲は１５０Ｋｅｖ〜３００Ｋｅｖとされ、注入量範囲は１．０Ｅ１５／ｃｍ２〜１．０Ｅ１６／ｃｍ２とされている。例示的には、別の第二ドープタイプのウェル領域のためのイオン注入を完了した後に焼きなましを行う。前記焼きなましは温度範囲が８００℃〜１０００℃とされ、時間範囲が３０ｍｉｎ〜９０ｍｉｎとされる。第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２の下に形成される第二ドープタイプのウェル領域１０９１によれば、寄生トランジスタのベース領域の抵抗は顕著に低下し、寄生トランジスタがオンとなるリスクは大きく低減され、デバイスの作動安定性の顕著な向上が図られている。
最後に、図１Ｇに示すように、第一領域ソース１１３１と第二領域ソース１１３２とを含むソース１１３を形成し、第一領域ソース１１３１は前記第一領域１中の前記第一ドープタイプのドープソース領域１１０と第二ドープタイプのソース領域１１２に接触し、第二領域ソース１１３２は前記第二領域２中の前記第一ドープタイプのドープソース領域１１０と第二ドープタイプのソース領域１１２に接触し、前記第一領域ソース１１３１と第二領域ソース１１３２は接触していない。前記ソースには一般的なアルミニウムや銅の一つ又は複数による合金が採用される。
前記ソース１１３を形成することは、ソース材料層を堆積しパターン化を行って前記ソースを形成することを含む。前記した誘電体層のエッチング、ソース材料層の堆積やパターン化は当業者に周知のプロセスであり、ここでは贅言しない。
ソースを形成した後、ドレインを形成することをさらに含む。例示的には、前記したドレインを形成することは、まず、前記第一ドープタイプの半導体基板の裏面を薄くすることと、次に、前記第一ドープタイプの半導体基板の裏面にて堆積によりドレインを形成することと、を含む。前記ドレインには一般的なアルミニウムや銅の一つ又は複数による合金が採用される。図１Ｇに示されるように、第一ドープタイプの半導体基板１００の裏面にドレイン１１４を形成する。
以上、本発明による半導体デバイスの製造方法について例示したが、前記方法は、半導体デバイスの製造過程において誘電体アイランドを形成するものであり、ディプリーション型デバイスに関してチャネルを形成する場合、誘電体アイランドの存在によりチャネルイオンの注入が阻害され、誘電体アイランド下のイオン濃度が低くなり、デバイスはオン状態での降伏耐性が大きく向上する。一方、エンハンスメント型デバイスを形成する場合、ゲート誘電体層の厚さが向上し、ゲート容量が低下し、デバイスのスイッチング損失は低減されるようになる。さらには、誘電体アイランドはソース領域の形成中においてマスクとされており、フォトリソグラフィ工程とフォトマスクが省かれ、プロセスコストが低下することで、デバイスの安定性や降伏耐性が向上し、そしてゲート容量を低下させて電力損失を低減でき、プロセスコストの節約が図られている。本実施例では、第一ドープタイプのソース領域同士間に第二ドープタイプのソース領域を形成し、第一ドープタイプのソース領域下に第二タイプのウェル領域を形成するのはあくまでも例示的なものであり、本発明を記載した実施例の範囲に制限することは意図していないことは理解されたい。本発明の保護範囲は添付される特許請求の範囲及びその等価の範囲により決まる。
実施例２
本発明は、実施例１に記載の方法で製造された半導体デバイスを含む集積半導体デバイスをさらに提供する。
以下、図１Ｇを参照して、本発明による集積半導体デバイスの構造について例示する。前記集積半導体デバイスは第一ドープタイプの半導体基板１００を含む。第一ドープタイプの半導体基板１００として、具体的には、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ又はその他のＩＩＩ／Ｖ化合物による半導体の少なくとも一つであってもよく、さらにこれらの半導体で構成される多層構造等を含み、あるいは、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）、歪みシリコンゲルマニウム・オン・インシュレータ（Ｓ−ＳｉＧｅＯＩ）、シリコンゲルマニウム・オン・インシュレータ（ＳｉＧｅＯＩ）及びゲルマニウム・オン・インシュレータ（ＧｅＯＩ）等であってもよい。
本明細書中の第一ドープタイプと第二ドープタイプはＰ型又はＮ型を広く指すものであり、第一ドープタイプと第二ドープタイプは互いに逆となるものであることは了解されたい。例えば、第一ドープタイプが、Ｐ型、低ドープＰ−型、高ドープＰ＋型の一つとされる場合、第二ドープタイプは、Ｎ型、低ドープＮ−型、高ドープＮ＋型の一つとされる。又は逆に、第一ドープタイプが、Ｎ型、低ドープＮ−型、高ドープＮ＋型の一つとされる場合、第二ドープタイプは、Ｐ型、低ドープＰ−型、高ドープＰ＋型の一つとされる。例示的には、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、そのドープ濃度は１×１０１４／ｃｍ３〜２×１０１４／ｃｍ３とされる。
前記第一ドープタイプの半導体基板１００の表面には、第一領域１と第二領域２とを含む第一ドープタイプのエピタキシャル層１０１が形成されている。本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのドープエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされている。例示的には、前記第一ドープタイプのエピタキシャル層１０１の厚さと抵抗率はデバイスの耐電圧に影響するものであり、第一ドープタイプのエピタキシャル層１０１の厚さを増加させるほど、抵抗率が大きくなり、デバイスの耐電圧が高くなる。本実施例では、形成されるＶＤＭＯＳ半導体デバイスの耐電圧を６５０Ｖにしようとする場合、前記第一ドープタイプのエピタキシャル層１０１の厚さを４５μｍ〜６５μｍ、抵抗率を１５Ω・ｃｍ〜２５Ω・ｃｍとする。
例示的には、前記第一領域１は、ディプリーション型デバイスを形成するためのものであり、前記第二領域２は、エンハンスメント型デバイスを形成するためのものであり、前記第一ドープタイプのエピタキシャル層は、前記第一領域と前記第二領域との間に位置する第三領域をさらに含む。図１に示すように、前記第一ドープタイプのエピタキシャル層１０１は、前記第一領域１と前記第二領域２との間に位置する第三領域３をさらに含む。例示的には、前記第三領域３において、前記第一領域１に形成されるディプリーション型デバイスと前記第二領域２に形成されるエンハンスメント型デバイスを隔離する隔離構造が形成されている。
以下では、第一ドープタイプのエピタキシャル層に第一領域と第二領域と第三領域が含まれるケースを例示するが、第一領域にはディプリーション型デバイスが設けられ、第二領域にはエンハンスメント型デバイスが設けられ、第三領域には第一領域中のディプリーション型デバイスと第二領域中のエンハンスメント型デバイスを隔離するための隔離構造が設けられる。本実施例では、第一領域にディプリーション型デバイスを設け、第二領域にエンハンスメント型デバイスを設け、第一領域と第二領域との間の第三領域に第一領域中のディプリーション型デバイスと第二領域中のエンハンスメント型デバイスを隔離する隔離構造を設けるのはあくまでも例示的なものであり、第三領域にその他のタイプのデバイスを形成し、あるいは、第一領域と第二領域との間に第三領域を設けずにその他のタイプのデバイスを設けることで形成される半導体デバイスはいずれも本発明に適用されることは理解されたい。
図１Ｇに示すように、本発明に記載の集積半導体デバイスは、前記第一ドープタイプのエピタキシャル層１０１に形成される第二ドープタイプのディープウェル１０２をさらに含み、第二ドープタイプのディープウェル１０２は、前記第一領域１に位置する少なくとも二つの第二ドープタイプのディープウェル１０２１と、前記第二領域２に位置する少なくとも二つの第二ドープタイプのディープウェル１０２２とを含む。本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのドープエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされ、前記第二ドープタイプのディープウェルはＰウェルとされている。本発明の実施例では、第三領域が形成されているエピタキシャル層において、前記第三領域には少なくとも一つの前記第二ドープタイプのディープウェルがさらに形成されている。図１Ｇに示されるように、前記第三領域３には、隔離構造の一部となる少なくとも一つの前記第三ドープタイプのディープウェル１０２３が形成されている。
図１Ｇに示すように、本発明に記載の集積半導体デバイスは、第一領域１と第二領域２に形成されるゲート構造１０６をさらに含み、前記ゲート構造１０６は、前記第一領域１に形成されるゲート構造１０６１と、前記第二領域２に形成されるゲート構造１０６２とを含む。前記ゲート構造１０６はゲート誘電体層１０７とゲート材料層１０８とを含み、前記第一領域１中のゲート構造１０６１は、第一領域１における隣接する前記第二ドープタイプのディープウェル１０２１を部分的に覆い、前記第二領域２中のゲート構造１０６２は、第二領域２における隣接する前記第二ドープタイプのディープウェル１０２２を部分的に覆い、前記ゲート構造１０６の下にそれぞれ誘電体アイランド１０３１が形成され、第一領域１に位置する一部の誘電体アイランド１０３１は、第一領域１における隣接する二つの前記第二ドープタイプのディープウェル１０２１間の領域を覆い、第二領域２に位置する一部の誘電体アイランド１０３１は、第二領域２における隣接する二つの前記第二ドープタイプのディープウェル１０２２間の領域を覆い、そして前記誘電体アイランド１０３１は、その隣接する両側の第二ドープタイプのディープウェル１０２（１０２１又は１０２２）に接触していない。ゲート構造下に誘電体アイランドを設けることによって、ディプリーション型デバイスを形成する場合、誘電体アイランド下の第一ドープタイプのエピタキシャル層のチャネルイオン濃度が最も低くなり、それにより、ディプリーション型デバイスは降伏電圧がより高くなり、降伏耐性が大きく向上する。一方、エンハンスメント型デバイスの場合、数式Ｃｏｘ＝εｏｘ／ｔｏｘから分かるように、第一誘電体アイランドの存在によりゲート誘電体層の厚さが増え、ゲート容量の低下や、デバイスのスイッチング損失の低減が図られている。
前記ゲート構造１０６及びその材料は当業者に周知のいかなる材料であってもよい。一例として、前記ゲート誘電体層はシリカ材料とされ、前記ゲート材料層はポリシリコン材料とされる。一例として、前記ゲート誘電体層の厚さ範囲は５００〜１５００オングストロームとされ、前記ゲート材料層の厚さ範囲は２０００〜１００００オングストロームとされる。
本実施例では、第一ドープタイプのエピタキシャル層は、第一領域と第二領域を隔離するための第三領域をさらに含む。例示的には、前記半導体デバイスは第三領域中の第二ドープタイプのディープウェルを覆うフィールド酸化物をさらに含む。例示的には、前記フィールド酸化物は前記誘電体アイランドと同様な材料層とされる。図１Ｃに示すように、第三領域の第一ドープタイプのエピタキシャル層３上には第三領域中の第二ドープタイプのディープウェルを覆うフィールド酸化物１０４が形成されている。前記フィールド酸化物１０４で前記第三領域３中の前記第二ドープタイプのディープウェル１０２３を覆うことによって、密閉した隔離構造が形成される。例示的には、前記フィールド酸化物は前記誘電体アイランドと同様な材料層であるシリカ材料とされる。例示的には、前記誘電体アイランド１０３とフィールド酸化物１０４の厚さ範囲は５０００〜１００００オングストロームとされ、前記誘電体アイランド１０３の長さ範囲は２μｍ〜５μｍとされる。
図１Ｇに示すように、本発明に記載の集積半導体デバイスは、前記ゲート構造１０６両側に形成される、前記第二ドープタイプのディープウェル１０２（１０２１又は１０２２）に位置する第一ドープタイプのソース領域１１０をさらに含み、同一の前記第二ドープタイプのディープウェル１０２（１０２１又は１０２２）に位置する前記第一ドープタイプのソース領域１１０は前記第二ドープタイプのディープウェル１０２（１０２１又は１０２２）の領域の一部により離間されている。
図１Ｇに示すように、本発明に記載の半導体デバイスは、前記第一領域１中の前記誘電体アイランド１０３１両側に位置する、前記第一ドープタイプのソース領域１１０まで伸びる第一ドープタイプのチャネル１０５をさらに含む。
例示的には、図１Ｇに示されるように、前記集積半導体デバイスは、前記第一領域１中の第二ドープタイプのディープウェル１０２１と第二領域２中の第二ドープタイプのディープウェル１０２２のそれぞれに設けられる第二ドープタイプのソース領域１１２をさらに含み、前記第二ドープタイプのソース領域１１２は前記第一ドープタイプのソース領域１１０同士間に位置し、ソースとディープウェルとの接触を強化するためのものとなる。
例示的には、図１Ｇに示されるように、前記集積半導体デバイスは、前記第一領域１中の第二ドープタイプのディープウェル１０２１と前記第二領域２中の第二ドープタイプのディープウェル１０２２のそれぞれに設けられる第二ドープタイプのウェル領域１０９１をさらに含み、前記第二ドープタイプのウェル領域１０９１は前記第一ドープタイプのソース領域１１０と前記第二ドープタイプのソース領域１１２の下に位置する。第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２の下に形成される第二ドープタイプのウェル領域１０９１によれば、寄生トランジスタのベース領域の抵抗は顕著に低下し、寄生トランジスタがオンとなるリスクは大きく低減され、デバイスの作動安定性の顕著な向上が図られている。
例示的には、図１Ｇに示されるように、前記集積半導体デバイスは、前記第一ドープタイプのエピタキシャル層上に形成される、第一領域ソース１１３１と第二領域ソース１１３２とを含むソース１１３をさらに含む。前記第一領域ソース１１３１は、前記第一領域１中の第二ドープタイプのディープウェル１０２１及び前記第二ドープタイプのディープウェル１１２１に位置する第一ドープタイプのソース領域１１０に接触し、前記第二領域ソース１１３２は、前記第二領域２中の第二ドープタイプのディープウェル１０２２及び前記第二ドープタイプのディープウェル１０２２に位置する第一ドープタイプのソース領域１１０に接触し、そして、前記第一領域ソース１１３１と第二領域ソース１１３２は接触していない。それにより、独立したディプリーション型半導体デバイスのソースとエンハンスメント型半導体デバイスのソースが形成される。本実施例では、第一領域１中の第二ドープタイプのディープウェル１０２１と第二領域２中の第二ドープタイプのディープウェル１０２２に第二ドープタイプのソース領域１１２が形成され、前記第一領域ソース１１３１は、前記第一領域１中の第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触し、前記第二領域ソース１１３２は、前記第二領域２中の第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触している。
例示的には、図１Ｇに示されるように、前記集積半導体デバイスは、前記第一ドープタイプの半導体基板１００の裏面に形成されるドレイン１１４をさらに含む。それにより、ディプリーション型ＶＤＭＯＳデバイスとエンハンスメント型ＶＤＭＯＳデバイスとが集積された完全な集積ＶＤＭＯＳデバイスが形成される。本実施例においてＶＤＭＯＳデバイスを例示として説明するのはあくまでも例示的なものであり、本発明の範囲を制限する意図がなく、当業者は必要に応じてＩＧＢＴデバイス等を作ることができることは理解されたい。
また、デバイスの応用分野の拡大や効率の向上を図るために、必要に応じて複数種類の半導体デバイスを一体に集積してもよく、例えば、上記した集積半導体デバイスに対して一つ又は複数のダイオードやトリオード、抵抗器、コンデンサ、ＪＦＥＴ、電流誘導ＶＤＭＯＳ、ＣＭＯＳ等の半導体デバイスをさらに集積してもよい。
上記した実施例の各技術的特徴は任意的に組み合せてもよく、説明を簡単にするために、上記実施例の各技術的特徴のあり得る組合せのすべてについて述べていないが、矛盾しない限り、それらのすべては本明細書に記載の範囲に属するはずである。
上記した実施例は本発明の幾つかの実施の形態のみを示しており、その説明が具体的かつ詳細なものであるが、それにより本発明の範囲を制限するものとして理解されるべきではない。当業者にとっては、本発明の思想から逸脱することなく、若干の変形や改良を行うことも可能であり、それらのすべては本発明の保護範囲に属することは了解されたい。このため、本発明の保護範囲は請求項に依存するものとなる。
本願は、２０１７年１２月２８日で中国特許庁に対して出願された、出願番号が２０１７１１４６５１６６．０で、発明の名称が「半導体デバイスの製造方法と集積半導体デバイス」である中国特許出願の優先権を主張し、その内容のすべてを援用してここに組み込んだ。
本発明は半導体製造の分野に関し、具体的には、半導体デバイスの製造方法と集積半導体デバイスに関する。
前記第二ドープタイプのディープウェルを形成する方法は、前記第一ドープタイプのエピタキシャル層上に、前記した第二ドープタイプのディープウェルを形成する予定の領域を露出させるパターン化マスク層を形成することと、第二ドープタイプのディープウェルのためのイオン注入を実行し、前記第一ドープタイプのエピタキシャル層に第二ドープタイプのディープウェルを形成することと、前記パターン化マスク層を除去することと、を含む。
本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのドープエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされ、前記第二ドープタイプのディープウェルはＰウェルとされ、前記第二ドープタイプのディープウェルのためにイオン注入されるイオンはホウ素イオンとされ、注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は５．０Ｅ１３／ｃｍ２〜５．０Ｅ１４／ｃｍ２とされている。
例示的には、前記第二ドープタイプのディープウェルのためのイオン注入を完了した後、第二ドープタイプのディープウェルの焼きなましを実行することをさらに含む。例示的には、前記第二ドープタイプのディープウェルの焼きなましは、温度範囲が１１００℃〜１２００℃とされ、時間範囲が６０ｍｉｎ〜３００ｍｉｎとされる。
図１Ｅに示すように、まず、第一ドープタイプのエピタキシャル層１０１上において、前記第一領域１に形成されるゲート構造１０６１と前記第二領域２に形成されるゲート構造１０６２とを含むゲート構造１０６を形成する。前記ゲート構造１０６はゲート誘電体層１０７とゲート材料層１０８とを含み、前記ゲート構造１０６における前記第一領域１に位置するゲート構造１０６１は、前記第一領域１に位置する前記第一誘電体アイランド１０３１を覆いながら、第二誘電体アイランド１０３２及び前記第一領域１に位置する第二ドープタイプのディープウェル１０２１における第一ドープタイプのソース領域を形成する予定の領域を露出させ、前記ゲート構造１０６における前記第二領域２に位置するゲート構造１０６２は前記第二領域２に位置する前記第一誘電体アイランド１０３１を覆いながら、第二誘電体アイランド１０３２及び前記第二領域２に位置する第二ドープタイプのディープウェル１０２２における第一ドープタイプのソース領域を形成する予定の領域を露出させている。ゲート構造で第一誘電体アイランドを覆うことによって、エンハンスメント型デバイスの場合、数式Ｃｏｘ＝εｏｘ／ｔｏｘから分かるように、第一誘電体アイランドの存在によりゲート誘電体層の厚さが増え、ゲート容量の低下や、デバイスのスイッチング損失の低減が図られている。
最後に、図１Ｇに示すように、第一領域ソース１１３１と第二領域ソース１１３２とを含むソース１１３を形成し、第一領域ソース１１３１は前記第一領域１中の前記第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触し、第二領域ソース１１３２は前記第二領域２中の前記第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触し、前記第一領域ソース１１３１と第二領域ソース１１３２は接触していない。前記ソースには一般的なアルミニウムや銅の一つ又は複数による合金が採用される。
前記第一ドープタイプの半導体基板１００の表面には、第一領域１と第二領域２とを含む第一ドープタイプのエピタキシャル層１０１が形成されている。本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされている。例示的には、前記第一ドープタイプのエピタキシャル層１０１の厚さと抵抗率はデバイスの耐電圧に影響するものであり、第一ドープタイプのエピタキシャル層１０１の厚さを増加させるほど、抵抗率が大きくなり、デバイスの耐電圧が高くなる。本実施例では、形成されるＶＤＭＯＳ半導体デバイスの耐電圧を６５０Ｖにしようとする場合、前記第一ドープタイプのエピタキシャル層１０１の厚さを４５μｍ〜６５μｍ、抵抗率を１５Ω・ｃｍ〜２５Ω・ｃｍとする。
図１Ｇに示すように、本発明に記載の集積半導体デバイスは、前記第一ドープタイプのエピタキシャル層１０１に形成される第二ドープタイプのディープウェル１０２をさらに含み、第二ドープタイプのディープウェル１０２は、前記第一領域１に位置する少なくとも二つの第二ドープタイプのディープウェル１０２１と、前記第二領域２に位置する少なくとも二つの第二ドープタイプのディープウェル１０２２とを含む。本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされ、前記第二ドープタイプのディープウェルはＰウェルとされている。本発明の実施例では、第三領域が形成されているエピタキシャル層において、前記第三領域には少なくとも一つの前記第二ドープタイプのディープウェルがさらに形成されている。図１Ｇに示されるように、前記第三領域３には、隔離構造の一部となる少なくとも一つの前記第二ドープタイプのディープウェル１０２３が形成されている。
例示的には、図１Ｇに示されるように、前記集積半導体デバイスは、前記第一ドープタイプのエピタキシャル層上に形成される、第一領域ソース１１３１と第二領域ソース１１３２とを含むソース１１３をさらに含む。前記第一領域ソース１１３１は、前記第一領域１中の第二ドープタイプのディープウェル１０２１及び前記第二ドープタイプのディープウェル１０２１に位置する第一ドープタイプのソース領域１１０に接触し、前記第二領域ソース１１３２は、前記第二領域２中の第二ドープタイプのディープウェル１０２２及び前記第二ドープタイプのディープウェル１０２２に位置する第一ドープタイプのソース領域１１０に接触し、そして、前記第一領域ソース１１３１と第二領域ソース１１３２は接触していない。それにより、独立したディプリーション型半導体デバイスのソースとエンハンスメント型半導体デバイスのソースが形成される。本実施例では、第一領域１中の第二ドープタイプのディープウェル１０２１と第二領域２中の第二ドープタイプのディープウェル１０２２に第二ドープタイプのソース領域１１２が形成され、前記第一領域ソース１１３１は、前記第一領域１中の第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触し、前記第二領域ソース１１３２は、前記第二領域２中の第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触している。

Claims (20)

  1. 半導体デバイスの製造方法であって、
    第一ドープタイプの半導体基板を用意し、前記第一ドープタイプの半導体基板の表面において第一領域と第二領域とを有する第一ドープタイプのエピタキシャル層を形成することと、
    前記第一領域と前記第二領域のそれぞれにて第二ドープタイプのディープウェルを少なくとも二つ形成することと、
    前記第一ドープタイプのエピタキシャル層上に第一誘電体アイランドと第二誘電体アイランドとを含む複数の誘電体アイランドを形成し、前記第一誘電体アイランドの一部が前記第一領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、他の部分が前記第二領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、そして前記第一誘電体アイランドは前記隣接する二つの前記第二ドープタイプのディープウェルのいずれにも接触せず、前記第二誘電体アイランドの一部が前記第一領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、他の部分が前記第二領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、前記第一領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルと前記第二領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルが第一ドープタイプのソース領域を形成する予定の領域となることと、
    前記第一領域中の前記第一誘電体アイランド両側のエピタキシャル層のそれぞれにおいて、前記第一領域における第一ドープタイプのソース領域を形成する予定の領域まで伸びる第一ドープタイプのチャネルを形成することと、
    前記第一ドープタイプのエピタキシャル層上において、前記第一領域と前記第二領域に位置する第一誘電体アイランドのそれぞれを覆うように、前記第二誘電体アイランド及び前記第一領域と前記第二領域のそれぞれに位置する前記した第一ドープタイプのソース領域を形成する予定の領域を露出させるゲート構造を形成することと、
    前記ゲート構造と前記第二誘電体アイランドをマスクとして第一ドープタイプのソース領域のためのイオン注入を行って、前記第一領域と前記第二領域のそれぞれにおいて第一ドープタイプのソース領域を形成することと、
    を少なくとも含み、
    前記第一ドープタイプと前記第二ドープタイプは互いに逆となるものであることを特徴とする、半導体デバイスの製造方法。
  2. 前記誘電体アイランドの厚さ範囲は５０００〜１００００オングストロームであることを特徴とする、請求項１に記載の製造方法。
  3. 前記誘電体アイランドの長さ範囲は２μｍ〜５μｍであることを特徴とする、請求項１に記載の製造方法。
  4. 前記第一ドープタイプのソース領域を形成した後にソースを形成することをさらに含み、つまり、
    前記第一ドープタイプのエピタキシャル層上に、前記ゲート構造と前記第一ドープタイプのソース領域を覆いながら前記第二誘電体アイランドを露出させる誘電体層を形成することと、
    前記第二誘電体アイランドと一部の前記誘電体層を除去して、前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域の一部及び前記第二誘電体アイランド下に位置する領域を露出させる開口を形成することと、
    前記第一ドープタイプのエピタキシャル層上に前記開口を充填する前記ソースを形成することと、
    をさらに含み、
    前記ソースは、第一領域ソースと第二領域ソースとを含み、前記第一領域ソースは、前記第一領域に位置する前記第二ドープタイプのディープウェル及び前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域に接触し、前記第二領域ソースは、前記第二領域に位置する前記第二ドープタイプのディープウェル及び前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域に接触し、前記第一領域ソースと第二領域ソースは接触していないことを特徴とする、請求項１に記載の製造方法。
  5. 前記第一ドープタイプのソース領域を形成した後、前記ソースを形成する前に、前記第一ドープタイプのソース領域下に第二ドープタイプのウェル領域を形成することをさらに含むことを特徴とする、請求項４に記載の製造方法。
  6. 前記第二誘電体アイランドと一部の前記誘電体層を除去して開口を形成した後、前記ソースを形成する前に、残りの前記誘電体層をマスクとして第二ドープタイプのソース領域のためのイオン注入を実行して、前記第一ドープタイプのソース領域同士間の領域に第二ドープタイプのソース領域を形成し、前記第一ドープタイプのソース領域のためのイオン注入よりも前記第二ドープタイプのソース領域のためのイオン注入は注入量が小さいことを特徴とする、請求項４に記載の製造方法。
  7. 前記第二ドープタイプのソース領域を形成した後、前記ソースを形成する前に、前記第二ドープタイプのソース領域下に、両側の前記第二ドープタイプのウェル領域を接続する別の第二ドープタイプのウェル領域を形成することを特徴とする、請求項６に記載の製造方法。
  8. 前記第一ドープタイプのエピタキシャル層は、前記第一領域と前記第二領域との間に位置する第三領域をさらに含み、前記第一領域と前記第二領域のそれぞれに少なくとも二つの第二ドープタイプのディープウェルが形成されるとともに、前記第三領域に少なくとも一つの前記第二ドープタイプのディープウェルが形成されることを特徴とする、請求項１に記載の製造方法。
  9. 前記第一ドープタイプのエピタキシャル層上に複数の誘電体アイランドを形成するとともに、前記第三領域に位置する前記第二ドープタイプのディープウェルを覆うフィールド酸化物を形成することを特徴とする、請求項８に記載の製造方法。
  10. 前記第一ドープタイプのエピタキシャル層の厚さは４５μｍ〜６５μｍであることを特徴とする、請求項１に記載の製造方法。
  11. 前記第一ドープタイプのエピタキシャル層の抵抗率は１５Ω・ｃｍ〜２５Ω・ｃｍであることを特徴とする、請求項１に記載の製造方法。
  12. 前記第二ドープタイプのウェル領域のためのイオン注入の後、第二ドープタイプのウェル領域の焼きなましを実行することをさらに含み、前記第二ドープタイプのウェル領域の焼きなましは温度範囲が１１００℃〜１２００℃であり、時間範囲が６０ｍｉｎ〜３００ｍｉｎであることを特徴とする、請求項１に記載の製造方法。
  13. 前記誘電体アイランドを形成した後、前記第一ドープタイプのチャネルを形成する前に、デバイスの閾値電圧を調整するための閾値電圧調整用注入をさらに含むことを特徴とする、請求項１に記載の製造方法。
  14. 前記ゲート構造は、下から上へ順次積層されたゲート誘電体層とゲート材料層とを含むことを特徴とする、請求項１に記載の製造方法。
  15. 前記ゲート誘電体層の厚さ範囲は５００〜１５００オングストロームであり、前記ゲート材料層の厚さ範囲は２０００〜１００００オングストロームであることを特徴とする、請求項１に記載の製造方法。
  16. 前記ソースを形成した後、前記第一ドープタイプの半導体基板の裏面にドレインを形成することをさらに含むことを特徴とする、請求項１に記載の製造方法。
  17. 前記した第一ドープタイプのソース領域のためのイオン注入では、イオン注入用のエネルギ範囲は５０Ｋｅｖ〜１５０Ｋｅｖであり、注入量範囲は５．０Ｅ１５／ｃｍ２〜１．０Ｅ１６／ｃｍ２であることを特徴とする、請求項１に記載の製造方法。
  18. 前記した第二ドープタイプのソース領域のためのイオン注入では、イオン注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖであり、注入量範囲は５．０Ｅ１４／ｃｍ２〜５．０Ｅ１５／ｃｍ２であることを特徴とする、請求項６に記載の製造方法。
  19. 前記半導体デバイスはＶＤＭＯＳデバイスを含み、前記第一領域に位置する半導体デバイスはディプリーション型ＶＤＭＯＳデバイスであり、前記第二領域に位置する半導体デバイスはエンハンスメント型ＶＤＭＯＳデバイスであることを特徴とする、請求項１〜請求項１８のいずれか一つに記載の製造方法。
  20. 請求項１〜請求項１９のいずれか一つに記載の製造方法で製造された半導体デバイスを含むことを特徴とする集積半導体デバイス。
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