JP2023518495A - 半導体デバイスの製造方法、半導体デバイス - Google Patents
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Abstract
Description
第1導電型半導体基板を提供し、前記半導体基板に第2導電型ディープウェルを形成するステップと、
前記ディープウェルに、第1導電型チャネル領域、第1導電型ウェル領域、第2導電型ウェル領域を形成するステップであって、前記第1導電型ウェル領域と前記チャネル領域は前記ディープウェルの一部の領域によって仕切られ、前記ドリフト領域は前記チャネル領域と前記第1導電型ウェル領域との間に位置するステップと、
前記ディープウェルに、前記ドリフト領域の下方に位置することで、前記チャネル領域、前記第1導電型ウェル領域とともに前記ドリフト領域を取り込む第1導電型イオン注入領域を形成するステップと、
前記ディープウェルに、前記チャネル領域に位置する第2導電型ソース領域と、前記ドリフト領域に位置する前記ドレイン領域とを形成するステップと、を含む半導体デバイスの製造方法を提供する。
第1導電型半導体基板と、
前記半導体基板の上面から前記半導体基板の内部に向かって延びる第2導電型ディープウェルと、
前記ディープウェルに位置する第1導電型チャネル領域と、
前記ディープウェルに位置する第1導電型ウェル領域と、
前記ディープウェルに位置し、且つ前記チャネル領域と前記第1導電型ウェル領域との間に位置し、前記チャネル領域と間隔を空けて設けられ、前記第1導電型ウェル領域に隣接して設けられる第2導電型ドリフト領域と、
前記ディープウェルに位置し、且つ前記ドリフト領域の下方に位置し、前記チャネル領域、前記第1導電型ウェル領域とともに前記ドリフト領域を取り込む第1導電型イオン注入領域と、
前記ディープウェル上に位置するゲート構造と、
前記チャネル領域に位置する第2導電型ソース領域と、
前記ドリフト領域に位置する第2導電型ドレイン領域と、を備える半導体デバイスをさらに提供する。
例示的なオン抵抗を低減させる高圧NMOSデバイス構造は、エピタキシャル・埋め込み層注入のプロセスを利用してNPNP構造を形成し、N型ドリフト領域がP型領域に包まれるため、より良好なドリフト領域の空乏効果が得られ、そのため、ドリフト領域濃度をより濃くすることができ、これにより、デバイスのオン抵抗をより低くすることができる。しかし、追加のエピタキシャルプロセス及び埋め込み層プロセスを必要とするため、プロセスのコストを増加させるだけでなく、プロセスの難易度も増加させる。
第1導電型半導体基板を提供し、前記半導体基板に第2導電型ディープウェルを形成するステップと、
前記ディープウェルに、第1導電型チャネル領域、第1導電型ウェル領域、第2導電型ウェル領域を形成するステップであって、前記第1導電型ウェル領域と前記チャネル領域は前記ディープウェルの一部の領域によって仕切られ、前記ドリフト領域は前記チャネル領域と前記第1導電型ウェル領域との間に位置するステップと、
前記ディープウェルに、前記ドリフト領域の下方に位置することで、前記チャネル領域、前記第1導電型ウェル領域とともに前記ドリフト領域を取り込む第1導電型イオン注入領域を形成するステップと、
前記ディープウェルに、前記チャネル領域に位置する第2導電型ソース領域と、前記ドリフト領域に位置する第2導電型ドレイン領域とを形成するステップと、を含む。
本発明は半導体デバイスをさらに提供し、該デバイスは、
第1導電型半導体基板と、
前記半導体基板に位置する第2導電型ディープウェルと、
前記ディープウェルに位置する第1導電型チャネル領域と、
前記ディープウェルに位置する第1導電型ウェル領域と、
前記ディープウェルに位置し、前記チャネル領域と前記第1導電型ウェル領域との間に位置する第2導電型ドリフト領域と、
前記チャネル領域に位置するソース領域と、
前記ドリフト領域に位置するドレイン領域と、を備え、
ここでは、前記ドリフト領域の下方に位置し、前記チャネル領域、前記第1導電型ウェル領域とともに前記ドリフト領域を取り囲む第1導電型イオン注入領域をさらに備える。
第1導電型半導体基板を提供し、前記第1導電型半導体基板に第2導電型ディープウェルを形成するステップと、
前記第2導電型ディープウェルに、第1導電型チャネル領域、第1導電型ウェル領域、第2導電型ドリフト領域を形成するステップであって、前記第1導電型ウェル領域と前記第1導電型チャネル領域は前記第2導電型ディープウェルの一部の領域によって仕切られ、前記第2導電型ドリフト領域は前記第1導電型チャネル領域と前記第1導電型ウェル領域との間に位置するステップと、
前記第2導電型ディープウェルに、前記第2導電型ドリフト領域の下方に位置することで、前記第1導電型チャネル領域、前記第1導電型ウェル領域とともに前記第2導電型ドリフト領域を取り込む第1導電型イオン注入領域を形成するステップと、
前記第2導電型ディープウェルに、前記第1導電型チャネル領域に位置する第2導電型ソース領域と、前記第2導電型ドリフト領域に位置する前記第2導電型ドレイン領域とを形成するステップと、を含む半導体デバイスの製造方法を提供する。
第1導電型半導体基板と、
前記第1導電型半導体基板の上面から前記第1導電型半導体基板の内部に向かって延びる第2導電型ディープウェルと、
前記第2導電型ディープウェルに位置する第1導電型チャネル領域と、
前記第2導電型ディープウェルに位置する第1導電型ウェル領域と、
前記第2導電型ディープウェルに位置し、且つ前記第1導電型チャネル領域と前記第1導電型ウェル領域との間に位置し、前記第1導電型チャネル領域と間隔を空けて設けられ、前記第1導電型ウェル領域に隣接して設けられる第2導電型ドリフト領域と、
前記第2導電型ディープウェルに位置し、且つ前記第2導電型ドリフト領域の下方に位置し、前記第1導電型チャネル領域、前記第1導電型ウェル領域とともに前記第2導電型ドリフト領域を取り込む第1導電型イオン注入領域と、
前記第1導電型チャネル領域に位置する第2導電型ソース領域と、
前記第2導電型ドリフト領域に位置する第2導電型ドレイン領域と、を備える半導体デバイスをさらに提供する。
第1導電型半導体基板を提供し、前記半導体基板に第2導電型ディープウェルを形成するステップと、
前記ディープウェルに、第1導電型チャネル領域、第1導電型ウェル領域、第2導電型ドリフト領域を形成するステップであって、前記第1導電型ウェル領域と前記チャネル領域は前記ディープウェルの一部の領域によって仕切られ、前記ドリフト領域は前記チャネル領域と前記第1導電型ウェル領域との間に位置するステップと、
前記ディープウェルに、前記ドリフト領域の下方に位置することで、前記チャネル領域、前記第1導電型ウェル領域とともに前記ドリフト領域を取り込む第1導電型イオン注入領域を形成するステップと、
前記ディープウェルに、前記チャネル領域に位置する第2導電型ソース領域と、前記ドリフト領域に位置する第2導電型ドレイン領域とを形成するステップと、を含む。
Claims (15)
- 半導体デバイスの製造方法であって、
第1導電型半導体基板を提供し、前記半導体基板に第2導電型ディープウェルを形成するステップと、
前記ディープウェルに、第1導電型チャネル領域、第1導電型ウェル領域、第2導電型ドリフト領域を形成するステップであって、前記第1導電型ウェル領域と前記チャネル領域は前記ディープウェルの一部の領域によって仕切られ、前記ドリフト領域は前記チャネル領域と前記第1導電型ウェル領域との間に位置するステップと、
前記ディープウェルに、前記ドリフト領域の下方に位置することで、前記チャネル領域、前記第1導電型ウェル領域とともに前記ドリフト領域を取り込む第1導電型イオン注入領域を形成するステップと、
前記ディープウェルに、前記チャネル領域に位置する第2導電型ソース領域と、前記ドリフト領域に位置する第2導電型ドレイン領域とを形成するステップと、を含むことを特徴とする半導体デバイスの製造方法。 - 前記ディープウェルにドリフト領域を形成する前記ステップと、前記ディープウェルに第1導電型イオン注入領域を形成する前記ステップとは、1セットのマスクブランク及び/又は同一のマスク層を共用することを特徴とする請求項1に記載の製造方法。
- 同一のイオン注入ステップで前記第1導電型チャネル領域と前記第1導電型ウェル領域を形成することを特徴とする請求項1に記載の製造方法。
- 前記ディープウェルに、前記第1導電型ウェル領域の前記チャネル領域から離れる側に設けられる第2導電型ウェル領域を形成するステップをさらに含むことを特徴とする請求項1に記載の製造方法。
- 前記ディープウェルのドープ濃度が深さ方向における深さの増加するにつれて高くなることを特徴とする請求項1に記載の製造方法。
- 非エピタキシャルなプロセスプラットフォームで行うことを特徴とする請求項1に記載の製造方法。
- 前記ディープウェルに第2導電型ソース領域と第2導電型ドレイン領域を形成する前記ステップの前に、ゲート構造を形成するステップをさらに含むことを特徴とする請求項1に記載の製造方法。
- 半導体デバイスであって、
第1導電型半導体基板と、
前記半導体基板の上面から前記半導体基板の内部に向かって延びる第2導電型ディープウェルと、
前記ディープウェルに位置する第1導電型チャネル領域と、
前記ディープウェルに位置する第1導電型ウェル領域と、
前記ディープウェルに位置し、且つ前記チャネル領域と前記第1導電型ウェル領域との間に位置し、前記チャネル領域と間隔を空けて設けられ、前記第1導電型ウェル領域に隣接して設けられる第2導電型ドリフト領域と、
前記ディープウェルに位置し、且つ前記ドリフト領域の下方に位置し、前記チャネル領域、前記第1導電型ウェル領域とともに前記ドリフト領域を取り込む第1導電型イオン注入領域と、
前記チャネル領域に位置する第2導電型ソース領域と、
前記ドリフト領域に位置する第2導電型ドレイン領域と、を備えることを特徴とする半導体デバイス。 - 前記ディープウェル上に位置するゲート構造をさらに備えることを特徴とする請求項8に記載の半導体デバイス。
- 前記半導体デバイスは横型二重拡散金属酸化物半導体電界効果トランジスタであることを特徴とする請求項8に記載の半導体デバイス。
- 前記半導体基板は非エピタキシャルな基板であることを特徴とする請求項8に記載の半導体デバイス。
- 前記ディープウェルに位置する第2導電型ウェル領域をさらに備え、前記第2導電型ウェル領域は、前記第1導電型ウェル領域の前記チャネル領域から離れる側に設けられることを特徴とする請求項8に記載の半導体デバイス。
- 前記第1導電型ウェル領域に位置する第1導電型ウェル領域引き出し領域と、前記第2導電型ウェル領域に位置する第2導電型ウェル領域引き出し領域とをさらに備えることを特徴とする請求項12に記載の半導体デバイス。
- 前記ドリフト領域と前記第1導電型ウェル領域との間に位置する第1のセパレータ構造と、前記第1導電型ウェル領域と前記第2導電型ウェル領域との間に位置する第2セパレータ構造とを備えるセパレータ構造をさらに備えることを特徴とする請求項12に記載の半導体デバイス。
- 前記ディープウェルのドープ濃度が深さ方向における深さの増加するにつれて高くなることを特徴とする請求項8に記載の半導体デバイス。
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