KR102426239B1 - 듀얼 게이트 유전체 트랜지스터 - Google Patents

듀얼 게이트 유전체 트랜지스터 Download PDF

Info

Publication number
KR102426239B1
KR102426239B1 KR1020220044153A KR20220044153A KR102426239B1 KR 102426239 B1 KR102426239 B1 KR 102426239B1 KR 1020220044153 A KR1020220044153 A KR 1020220044153A KR 20220044153 A KR20220044153 A KR 20220044153A KR 102426239 B1 KR102426239 B1 KR 102426239B1
Authority
KR
South Korea
Prior art keywords
gate
active region
feature
gate stack
doped
Prior art date
Application number
KR1020220044153A
Other languages
English (en)
Other versions
KR20220047951A (ko
Inventor
칭-헝 카오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/102,126 external-priority patent/US20190148548A1/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220047951A publication Critical patent/KR20220047951A/ko
Application granted granted Critical
Publication of KR102426239B1 publication Critical patent/KR102426239B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

반도체 구조물은, 반도체 기판; 상기 반도체 기판 상에 있으며, 격리 피처(isolation feature)에 의해 분리된 제1 활성 영역 및 제2 활성 영역; 및 상기 반도체 기판 상에 형성된 전계 효과 트랜지스터를 포함한다. 상기 전계 효과 트랜지스터는, 상기 반도체 기판 상에 배치되고, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택; 및 상기 제1 활성 영역 상에 형성되고, 사이에 상기 게이트 스택이 개재된 소스 및 드레인을 포함한다. 반도체 구조물은 상기 제2 활성 영역 상에 형성되고 상기 전계 효과 트랜지스터에 대한 게이트 컨택트로서 구성된 도핑된 피처를 더 포함한다.

Description

듀얼 게이트 유전체 트랜지스터{DUAL GATE DIELECTRIC TRANSISTOR}
우선권
본 출원은 2017년 11월 16일자로 출원된 미국 가출원 제62/587,221호에 대한 우선권을 주장하며, 이는 본 명세서에 그 전체가 참고로 통합된다.
기술 분야
본 발명은 듀얼 게이트 유전체 트랜지스터에 관한 것이다.
집적 회로는 반도체 기판 상에 형성되고 기능 회로에 대하여 함께 구성되고 연결된 트랜지스터, 다이오드, 및/또는 저항과 같은 다양한 디바이스를 포함한다. 집적 회로는 코어 디바이스 및 I/O 디바이스를 더 포함한다. I/O 디바이스는 일반적으로 필드 적용 중에 고전압을 경험하고 고전압 애플리케이션을 견디도록 견고한 구조로 설계되어 있다. 기존의 고전압 트랜지스터 또는 I/O 트랜지스터에서, 게이트 구조물은 보다 큰 두께의 게이트 유전체 층으로 설계된다. 그러나, 더 두꺼운 게이트 유전체 층은 계면 상태의 품질을 저하시켜, 플리커 노이즈 및 랜덤 텔레그래프 신호(random telegraph signal; RTS) 노이즈와 같은 더 많은 노이즈를 필드 적용 중에 디바이스에 유발한다. 게이트 유전체 두께를 얇게 하면 고전압 성능을 저하시킨다. 따라서, 상기 문제점을 처리하기 위하여 고전압 애플리케이션 및 다른 애플리케이션에 대한 새로운 디바이스 구조 및 이의 제조 방법을 갖는 것이 바람직하다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1a는 일 실시예에서 본 개시 내용의 다양한 양태에 따라 구성된 반도체 디바이스 구조물의 평면도이다.
도 1b, 도 1c 및 도 1d는 일부 실시예에 따른 파선 AA’, BB’및 CC’를 따른 도 1a의 반도체 구조물의 단면도이다.
도 2는 일부 실시예에 따른 도 1a의 반도체 구조물의 트랜지스터 게이트의 개략도이다.
도 3은 일부 실시예에 따른 반도체 구조물을 제조하는 방법의 흐름도이다.
도 4a는 일 실시예에서 본 개시 내용의 다양한 양태에 따라 구성된 반도체 디바이스 구조물의 평면도이다.
도 4b, 도 4c 및 도 4d는 일부 실시예에 따른 제조 단계에서, 각각 파선 AA’ , BB’ 및 CC’를 따른 도 4a의 반도체 구조물의 단면도이다.
도 5a는 일 실시예에서 본 개시 내용의 다양한 양태에 따라 구성된 반도체 디바이스 구조물의 평면도이다.
도 5b, 도 5c 및 도 5d는 일부 실시예에 따른 제조 단계에서, 각각 파선 AA’, BB’및 CC’를 따른 도 5a의 반도체 구조물의 단면도이다.
도 6a는 일 실시예에서 본 개시 내용의 다양한 양태에 따라 구성된 반도체 디바이스 구조물의 평면도이다.
도 6b, 도 6c 및 도 6d는 일부 실시예에 따른 제조 단계에서, 각각 파선 AA’ , BB’및 CC’를 따른 도 6a의 반도체 구조물의 단면도이다.
도 7a는 일 실시예에서 본 개시 내용의 다양한 양태에 따라 구성된 반도체 장치 구조물의 평면도이다.
도 7b, 도 7c 및 도 7d는 일부 실시예에 따른 제조 단계에서, 각각 파선 AA’ , BB’및 CC’를 따른 도 7a의 반도체 구조물의 단면도이다.
도 8은 일부 실시예에 따른 제조 단계에서의 반도체 구조물의 단면도이다.
도 9는 일부 실시예에 따라 구성된 핀 활성 영역을 갖는 도 1의 반도체 구조물의 단면도이다.
도 10은 다른 실시예에서 본 개시 내용의 다양한 양태에 따라 구성된 반도체 디바이스 구조물의 평면도이다.
다음의 개시는 본 발명의 상이한 피처(feature)를 구현하기 위한 많은 다른 실시예들 또는 예들을 제공한다. 본 개시 내용을 간소화하기 위해 구성요소 및 배열의 특정예가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수도 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다. 이하의 개시 내용은 다양한 실시예의 상이한 피처를 구현하기 위한 많은 다른 실시예들 또는 예들을 제공한다고 이해하여야 한다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 기술하기 위해 설명의 편의상 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 예를 들어, 도면의 디바이스가 뒤집힌다면, 다른 요소 또는 피처의 "아래쪽" 또는 "아래"에 있는 것으로 기술된 요소는 다른 요소 또는 피처의 "위"에 배향될 것이다. 따라서, "아래쪽"이라는 예시적인 용어는 위와 아래의 방향 모두를 포괄할 수 있다. 디바이스는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
도 1a는 일 실시예에서 본 개시 내용의 다양한 양태에 따라 구성된 반도체 구조물(또는 워크 피스)(100)의 평면도이다. 도 1b, 도 1c, 및 도 1d는 일부 실시예에 따른, 각각 파선 AA’, BB’및 CC’에 따른 반도체 구조물(100)의 단면도이다. 반도체 구조물(100) 및 그 제조 방법은 도 1a 내지 도 1d를 참조하여 집합적으로 설명된다. 일부 실시예에서, 반도체 구조물(100)은 핀 활성 영역 상에 형성되고, 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)를 포함한다. 일부 실시예에서, 반도체 구조물(100)은 평탄한 핀 활성 영역 상에 형성되고, 통상의(plain) 전계 효과 트랜지스터(FET)를 포함한다. 반도체 구조물(100)은 n형 MOSFET, p형 MOSFET, n형 FET(nFET) 및 p형 FET(pFET) 양자 모두를 갖는 상보형 MOSFET일 수 있는 듀얼 게이트 유전체 FET를 포함한다. 설명을 위한 단지 하나의 예로서 제한적이지는 않지만, 듀얼 게이트 유전체 FET는 nFET이다.
반도체 구조물(100)은 기판(102)을 포함한다. 기판(102)은 벌크 실리콘 기판을 포함한다. 대안적으로, 기판(102)은 결정 구조 내에 실리콘 또는 게르마늄과 같은 기본 반도체; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수도 있다. 형성 가능한 기판(102)은 또한 실리콘-온-인슐레이터(silicon-on-insulatorl; SOI) 기판을 포함한다. SOI 기판은 산소 주입에 의한 분리(SIMOX), 웨이퍼 결합, 및/또는 다른 적절한 방법을 사용하여 제조된다.
기판(102)은 또한 기판(102) 상에 형성되고 기판(102) 상의 제1 활성 영역(106) 및 제2 활성 영역(108)과 같은 다양한 활성 영역을 규정하는 격리 피처(104)와 같은 다양한 격리 피처를 포함한다. 격리 피처(104)는 LOCOS(local oxidation of silicon) 및/또는 얕은 트렌치 격리(shallow trench isolation; STI)와 같은 격리 기술을 이용하여, 다양한 영역을 규정하고 전기적으로 격리한다. 격리 피처(104)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함한다. 격리 피처(104)는 임의의 적절한 공정에 의해 형성된다. 일 예로서, STI 피처를 형성하는 단계는, 기판의 일부를 노출시키는 리소그래피 공정을 사용하는 단계, 기판의 노출된 부분에 트렌치를 에칭하는 단계(예를 들어, 건식 에칭 및/또는 습식 에칭을 사용함), 상기 트렌치를 하나 이상의 유전체 재료로 채우는 단계(예를 들어, 화학적 기상 증착 공정을 사용함), 및 화학적 기계적 연마(CMP)와 같은 연마 공정에 의해 기판을 평탄화하고 유전체 재료(들)의 과도한 부분을 제거하는 단계를 포함한다. 일부 예에서, 상기 채워진 트렌치는 실리콘 질화물 또는 실리콘 산화물로 채워진 열 산화 라이너 층과 같은 다층 구조물을 가질 수도 있다.
활성 영역(예를 들어, 106 및 108)은 다양한 도핑된 피처가 형성되고, 다이오드, 트랜지스터, 및/또는 다른 적절한 디바이스와 같은 하나 이상의 디바이스로 구성되는 반도체 표면을 갖는 영역이다. 활성 영역은 기판(102)의 벌크 반도체 재료의 재료(예를 들어, 실리콘)와 유사한 반도체 재료, 또는 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC)와 같은 상이한 반도체 재료, 또는 상이한 반도체 재료 층(예를 들어, 캐리어 이동성을 증가시키는 변형 효과와 같은 성능 향상을 위해, 에피택셜 성장에 의해 기판(102) 상에 형성된 복수의 반도체 재료 층(예를 들어, 대안적으로 실리콘 층 및 실리콘 게르마늄 층)을 포함할 수도 있다. 제1 활성 영역(106) 및 제2 활성 영역(108)은 X 방향을 따라 서로 이격되고 격리 피처(104)에 의해 분리된다. X 방향은 기판(102)의 상부 표면을 규정하는 Y 방향에 직교한다. 상부 표면은 X 방향 및 Y 방향 모두에 직교하는 Z 방향을 따른 법선 방향을 갖는다.
일부 실시예에서, 활성 영역(106 및 108)은 기판(102) 위로 돌출된 핀 활성 영역과 같은 3차원 영역이다. 핀 활성 영역은 격리 피처(104)를 리세싱하기 위한 선택적 에칭 또는 기판(102)의 반도체와 동일하거나 상이한 반도체로 활성 영역을 성장시키기 위한 선택적 에피택셜 성장, 또는 이들의 조합에 의해 형성될 수도 있다.
반도체 기판(102)은, 다양한 디바이스 또는 상기 디바이스의 구성요소를 형성하도록 구성된 n형 도핑 웰, p형 도핑 웰, 소스 및 드레인, 다른 도핑된 피처, 또는 이들의 조합과 같은 다양한 도핑 피처를 더 포함한다. 본 실시예에서, 반도체 기판(102)은 제1 유형의 도핑된 웰(110)을 포함한다. 본 실시예에서, 도핑된 웰(110)은 p형 도펀트(따라서 p웰이라 칭함)로 도핑된다. 도핑된 웰(110)은 제1 활성 영역(106)으로부터 제2 활성 영역(108)까지 연장된다. 본 실시예에서, 도핑된 웰(110)은 평면도로 도 1a에 도시된 바와 같이 제1 활성 영역(106) 및 제2 활성 영역(108)을 둘러싼다. 도핑된 웰(110) 내의 도펀트(예를 들어, 붕소)는 이온 주입 또는 다른 적절한 기술에 의해 기판(102)에 도입될 수도 있다. 도핑된 웰(110)은 도핑된 웰(110)을 위한 영역을 규정하는 개구부를 갖는 패터닝된 마스크를 기판(102) 상에 형성하는 단계; 및 상기 패터닝된 마스크를 주입 마스크로서 사용하여 상기 기판(102)에 상기 도펀트를 도입하기 위하여 이온 주입을 수행하는 단계를 포함하는 절차에 의해 형성될 수도 있다. 패터닝된 마스크는 리소그래피에 의해 형성된 패터닝된 레지스트 층 또는 리소그래피 공정 및 에칭에 의해 형성된 패턴 하드 마스크일 수도 있다.
반도체 기판(102)은 또한 제1 유형 도펀트에 대향하는 제2 유형 도펀트의 도핑된 피처(112)를 포함한다. 본 예에서, 도핑된 피처(112)는 n형 도핑되고 인과 같은 n형 도펀트를 갖는다. 도핑된 피처(112)는 증가된 도전성을 위해 크게 도핑된다(본 예에서는 N+의 도핑된 피처로 지칭됨). 도핑된 피처(112)는 듀얼 게이트 유전체 FET의 일부이고, 게이트 스택(114)에 대한 컨택트로서 기능하도록 구성된다. 이에 대해서는 이후 단계에서 상세히 더 설명될 것이다.
도핑된 피처(112)는 기판(102)의 제2 활성 영역(108)에 형성된다. 특히, 도핑된 피처(112)는 게이트 스택(114)의 일 측에 있는 제1 영역으로부터 게이트 스택(114)의 아래에 있는 제2 영역까지 Y 방향을 따라 제2 활성 영역(108) 상에서 연속적으로 연장된다. 일부 실시예에서, 도핑된 피처(112)는 또한, 게이트 스택(114)의 아래에 있는 제2 영역으로부터 게이트 스택(114)의 대향 측에 있는 제3 영역까지 Y 방향을 따라 연속적으로 연장된다. 본 예에서, 도핑된 피처(112)는 도 1 및 도 1d에 도시된 바와 같이, 도핑된 웰(110) 내에 봉입된다. 일부 실시예에서, 도핑된 피처(112)는 평면도로 도 1a에 도시된 바와 같이, 격리 피처(104)까지 연장되고 제2 활성 영역(108)을 둘러싼다. 도핑된 피처(112) 내의 도펀트(예를 들어, 인)는 이온 주입 또는 도핑된 웰(110)의 기술과 유사한 다른 적절한 기술에 의해 기판(102)에 도입될 수도 있다. 예를 들어, 도핑된 피처(112)는 기판(102) 상에 도핑된 피처(112)를 위한 영역을 규정하는 개구를 갖는 패터닝된 마스크를 형성하는 단계; 및 상기 패터닝된 마스크를 주입 마스크로서 사용하여 상기 기판(102)에 상기 도펀트를 도입하는 이온 주입을 수행하는 단계를 포함하는 절차에 의해 형성될 수도 있다.
반도체 구조물(100)은 X 방향으로 배향된 긴 형상을 갖는 게이트 스택(114)을 더 포함한다. 게이트 스택(114)은 제1 활성 영역(106)으로부터 제2 활성 영역(108)까지 연속적으로 연장된다. 또한, 게이트 스택(114)은 제1 및 제2 활성 영역을 넘어 격리 피처(104)까지 연장된다. 게이트 스택(114)은 듀얼 게이트 유전체 층, 즉 제1 활성 영역(106)에 있는 제1 게이트 유전체 층(116) 및 제2 활성 영역(108)에 있는 제2 게이트 유전체 층(118)을 포함한다. 듀얼 게이트 유전체 층은 상이한 두께를 갖는다. 특히, 제1 게이트 유전체 층(116)은 제1 두께를 가지며, 제2 게이트 유전체 층(118)은 제1 두께보다 큰 제2 두께를 갖는다. 제1 및 제2 게이트 유전체 층은 독립적인 두께를 갖는 적절한 절차에 의해 개별적으로 형성될 수 있으므로, 디바이스 성능을 향상시키기 위해 개별적으로 조정(tune)될 수 있다. 각각의 게이트 유전체 층(116 및 118)은 실리콘 산화물과 같은 유전체 재료를 포함한다. 다른 실시예에서, 각각의 게이트 유전체 층은 대안적으로 또는 추가적으로, 회로 성능 및 제조 통합을 위한 다른 적절한 유전체 재료를 포함한다. 예를 들어, 각각의 게이트 유전체 층(116 및 118)은, 금속 산화물, 금속 질화물 또는 금속 산질화물과 같은 하이 k 유전체 재료 층을 포함한다. 다양한 예에서, 하이 k 유전체 재료 층은 금속 유기 화학 기상 증착(MOCVD), 물리적 기상 증착(PVD), 원자 층 증착(ALD), 또는 분자 빔 에피택시(MBE)와 같은 적절한 방법에 의해 형성된 금속 산화물 즉, ZrO2, Al2O3, 및 HfO2를 포함한다. 게이트 유전체 층(116 및 118)은 반도체 기판(102)과 하이 k 유전체 재료 사이에 개재된 계면 층을 더 포함할 수도 있다. 일부 실시예에서, 계면 층은 ALD, 열 산화 또는 자외선-오존 산화에 의해 형성된 실리콘 산화물을 포함한다.
게이트 스택(114)은 제1 및 제2 게이트 유전체 층 상에 배치된 게이트 전극(120)을 더 포함한다. 게이트 전극(120)은 알루미늄, 구리, 텅스텐, 금속 실리사이드, 금속 합금, 도핑된 폴리-실리콘, 다른 적절한 도전성 재료 또는 이들의 조합과 같은 금속을 포함한다. 게이트 전극(120)은 캡핑(capping) 층, 일 함수 금속층, 블로킹 층 및 충전 금속층(예를 들어, 알루미늄 또는 텅스텐)과 같이 설계된 복수의 도전성 필름을 포함할 수도 있다. 복수의 도전 필름은 nFET(또는 pFET)에 일 함수 매칭을 위해 설계된다. 일부 실시예에서, nFET에 대한 게이트 전극(120)은, 4.2eV 이하의 일 함수로 설계된 조성을 갖는 일 함수 금속을 포함한다. 다른 경우에, pFET에 대한 게이트 전극은 5.2eV 이상의 일 함수로 설계된 조성을 갖는 일 함수 금속을 포함한다. 예를 들어, nFET에 대한 일 함수 금속층은 탄탈륨, 티타늄 알루미늄, 티타늄 알루미늄 질화물 또는 이들의 조합을 포함한다. 다른 예에서, pFET에 대한 일 함수 금속층은 티타늄 질화물, 탄탈륨 질화물 또는 이들의 조합을 포함한다.
게이트 스택(114)은 다양한 증착 기술 및 게이트-최종(last) 공정과 같은 적절한 절차에 의해 형성되며, 여기서 더미 게이트가 먼저 형성되고, 소스 및 드레인을 형성한 후에 금속 게이트로 대체된다. 대안적으로, 게이트 스택(114)은 하이-k-최종 공정에 의해 형성되며, 여기서 소스 및 드레인의 형성 후에, 게이트 유전체 재료 층 및 게이트 전극은 각각 하이-k 유전체 재료 및 금속으로 대체된다. 하나의 게이트 스택(114) 및 이의 제조 방법은 일부 실시예에 따라 추가로 설명된다. 일 예에서, 제1 및 제2 게이트 유전체 층은 증착 및 패터닝을 포함하는 절차에 의해 개별적으로 형성된다. 다른 예에서, 제2 게이트 유전체 층은 제2 활성 영역(108) 상에 있지만 제1 활성 영역(106)에는 존재하지 않도록, 제2 게이트 유전체 층이 증착되고 패터닝된다(리소그래피 프로세스 및 에칭을 포함함). 그 후, 제1 게이트 유전체 층 및 게이트 전극이 순차적으로 증착되고, 리소그래피 공정 및 에칭에 의해 집합적으로 패터닝되어 게이트 스택(114)을 형성한다. 이 경우에, 제1 유전체 층은 제1 및 제2 활성 영역 상에 존재하고, 제2 활성 영역(108) 상의 게이트 유전체의 전체 두께는, 제1 게이트 유전체 층의 두께 + 제1 게이트 유전체 층의 두께이다. 게이트 유전체에 상이한 유전체 재료(예를 들어, 하이-k 유전체 재료)가 사용될 수 있으므로, 실리콘 산화물 또는 등가의 산화물 두께에 대해 두께가 평가된다. 제1 유전체 층(116) 및 제2 유전체 층(118)은 격리 피처(104) 넘어 까지 연장되어 쇼트(short) 문제를 제거할 수 있다. 예를 들어, 제1 유전체 층(116)은 제2 유전체 층(118)까지 연장될 수도 있다.
상기 게이트 전극(120)의 측벽에는 게이트 스페이서(122)가 더 형성될 수도 있다. 게이트 스페이서(122)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 유전체 재료 또는 이들의 조합을 포함한다. 게이트 스페이서(122)는 다층 구조를 가질 수도 있으며, 유전체 재료를 퇴적한 후 플라즈마 에칭과 같은 이방성 에칭에 의해 형성될 수도 있다.
반도체 구조물(100)은 제1 활성 영역(106) 상에 형성되고 게이트 스택(114)의 아래에 위치하는 채널(124)을 포함한다. 채널(124)은 이온 주입에 의해 적절한 임계 전압 또는 다른 파라미터에 대해 조정될 수도 있다. 채널(124)은 도핑된 웰(110)의 유형과 동일한 유형의 도펀트를 갖지만, 애플리케이션 및 디바이스 사양에 따라 더 큰 농도를 갖는다. nFET에 대한 본 예에서, 채널(124)은 p형 도펀트로 도핑된다.
반도체 구조물(100)은 게이트 스택(114)의 대향 측에서 제1 활성 영역(106)에 형성된 소스(126) 및 드레인(128)을 포함한다. N형 도핑 영역(126)은 소스로서 기능하고 다른 N형 도핑 영역(128)은 드레인으로서 기능한다. 소스(126) 및 드레인(128)은 nFET에 대해 인과 같은 N형 불순물로 도핑된다. 소스(126) 및 드레인(128)은 이온 주입 및/또는 확산에 의해 형성될 수도 있다. 소스 및 드레인을 형성하기 위해 다른 처리 단계들이 추가로 포함될 수도 있다. 예를 들어, 주입된 도펀트를 활성화시키기 위해 급속 가열 어닐링(rapid thermal annealing; RTA) 공정이 사용될 수도 있다. 소스 및 드레인은 다단계 주입에 의해 형성된 상이한 도핑 프로파일을 가질 수도 있다. 예를 들어, LDD(light doped drain) 또는 DDD(double diffused drain)와 같은 추가적인 도핑 피처가 포함될 수도 있다. 또한, 소스 및 드레인은 상승된 구조, 리세싱된 구조 또는 변형된 구조와 같은 상이한 구조를 가질 수도 있다. 예를 들어, 활성 영역이 핀 활성 영역인 경우, 소스 및 드레인의 형성은 소스 및 드레인 영역을 리세싱하기 위한 에칭; 인-시츄(in-situ) 도핑을 이용하여 에피택셜 소스 및 드레인을 형성하기 위한 에피택셜 성장; 및 활성화를 위한 어닐링을 포함할 수도 있다. 채널(124)은 소스(126)와 드레인(128) 사이에 개재된다.
특히, 소스(126) 및 드레인(128)은 고전압 애플리케이션과 같은 일부 애플리케이션에 대해 비대칭적으로 구성된다. 드레인(128)은, 고전압이 필드 애플리케이션 동안에 인가됨에 따라, 게이트 스택(114)으로부터 이격되어 있으며, 이에 따라 게이트와 드레인 사이의 영역에 고전압을 분산시켜 디바이스에 대한 고전압 손상을 감소시킬 수 있다. 소스(126)는 도 1c에 도시된 바와 같이, 소스의 에지가 게이트 스택(114)의 에지에 정렬되는 것과 같이 게이트 스택(114)의 가까이에 구성된다. 소스 및 드레인의 형성은 소스 및 드레인 영역을 규정하는 패터닝된 마스크의 형성, 및 소스 및 드레인을 형성하기 위한 주입 또는 에피택셜 성장을 포함할 수도 있다. 상기와 유사한 이유로, 드레인(128)에는 실리사이드가 없는 반면에, 소스(126)에는 컨택트 저항을 감소시키기 위해 상부 표면 상에 실리사이드 층(126A)을 더 포함할 수도 있다. 드레인(128)에는 실리사이드가 없다는 것은, 드레인, 드레인에 대한 컨택트(들)에 실리사이드가 없고, 드레인과 드레인에 대한 컨택트(들) 사이에 실리사이드가 없다는 것을 의미한다. 일 예에서, 소스 상의 실리사이드는, 소스 상에 금속(예를 들어, 니켈, 코발트, 티타늄 또는 다른 적절한 금속)을 퇴적하는 것; 상기 금속을 상기 소스의 실리콘과 반응시켜 금속 실리사이드를 형성하는 어닐링 공정을 수행하는 것; 및 미반응 금속을 제거하기 위한 에칭을 더 포함하는 자기 정렬 실리사이드 절차에 의해 형성될 수도 있다.
일부 실시예에서, 소스 및 드레인은 에피택셜 소스 및 드레인이다. 에피택셜 소스 및 드레인은 개선된 캐리어 이동도 및 디바이스 성능을 갖는 스트레이닝(straining) 효과를 위한 선택적 에피택셜 성장에 의해 형성될 수도 있다. 소스 및 드레인은, 하나 이상의 에피택셜 성장(에피택셜 공정)에 의해 형성되며, 이에 의해 실리콘(Si) 피처, 실리콘 게르마늄(SiGe) 피처, 실리콘 카바이드(SiC) 피처, 및/또는 다른 적절한 반도체 피처가 (예를 들어, 패터닝된 하드 마스크에 의해 규정되는) 소스 및 드레인 영역 내의 제1 활성 영역 상에 결정 상태로 성장된다. 대안적인 실시예에서, 에칭 공정은 에피택시 성장 전에 소스 및 드레인 영역 내의 제1 활성 영역(106)의 리세스 부분에 적용된다. 에칭 공정은 또한 예를 들어 게이트 측벽 피처의 형성 동안에, 소스/드레인 영역 상에 배치된 임의의 유전체 재료를 제거할 수도 있다. 적절한 에피택시 공정은 CVD 증착 기술(예를 들어, 기상 에피택시(VPE) 및/또는 초고진공 CVD(UHV-CVD), 분자빔 에피택시, 및/또는 다른 적절한 공정을 포함한다. 소스(126) 및 드레인(128)은, 인 또는 비소와 같은 n형 도펀트(또는 pFET의 경우 붕소 또는 BF2와 같은 p형 도펀트)를 포함하는 도핑 종을 도입함으로써 에피택시 공정 동안에 인시츄 도핑될 수도 있다. 소스 및 드레인이 인시츄 도핑되지 않으면, 소스 및 드레인에 대응하는 도펀트를 도입하기 위해 주입 프로세스(즉, 접합 주입 프로세스)가 수행된다. 일부 다른 실시예에서, 상승된 소스 및 드레인은 하나보다 많은 반도체 재료 층에 대한 에피택셜 성장에 의해 형성된다. 예를 들어, 실리콘 게르마늄 층은 소스 및 드레인 영역 내에서 기판 상에 에피택셜 성장되고, 실리콘 층은 실리콘 게르마늄 층 상에 에피택셜 성장된다.
반도체 구조물(100)은 다양한 도핑 영역 상에 형성된 130A, 130B 및 130C와 같은 컨택트 피처를 더 포함한다. 도 1a에 도시된 예로서, 2개의 컨택트 피처(130A)가 소스(126) 상에 형성되고; 2개의 컨택트 피처(130B)가 드레인(128) 상에 형성되고; 2개의 컨택트 피처(130C)가 게이트 스택(114)의 각각의 측에 있는 하나와 같이 도핑된 피처(112) 상에 형성된다. 본 실시예에서, 위에서 언급한 바와 같이, 실리사이드는 컨택트 피처(예를 들어, 130A 및 130C)와 대응하는 도핑된 피처(예를 들어, 소스(126) 및 도핑된 피처(112)) 사이에 형성되는 반면에 드레인(128)과 컨택트 피처(130B) 사이의 계면에는 존재하지 않는다. 컨택트 피처(130C)는 게이트 컨택트로서 기능하기 때문에, 게이트 스택(114)에는 임의의 컨택트 피처가 없다(게이트 전극(120) 상에 직접 랜딩되는 컨택트 피처가 없다).
이와 같이 형성된 반도체 구조물(100)은 각각 상이한 활성 영역(106 및 108) 상에 구성된 듀얼 게이트 유전체 층(116 및 118)을 갖는 FET(132)(또는 본 예에서는 nFET)로서 기능한다. 특히, 소스(126), 드레인(128), 게이트 스택(114) 및 (채널(124)과 같은) 다른 구성 요소는 nFET로 구성된다. 도핑된 피처(112) 및 컨택트 피처(130C)는 집합적으로 게이트 컨택트로서 기능하고, 상기 게이트 컨택트는 또한 게이트 신호용 신호 라인에 연결된다. 게이트 전극(120) 상에 직접 랜딩되는 어떤 컨택트 피처도 없다.
FET(132)의 이러한 구조는, 고전압 성능을 달성하고 전술한 노이즈/충전 문제를 극복한다. 일반적으로, FET는 그 게이트 유전체 층이 보다 우수한 고전압 성능을 가지도록 더 두껍게 되고, 노이즈/충전 문제를 극복하도록 더 얇아질 필요가 있다. 종래의 FET 구조는 양자를 만족시킬 수 없다. 개시된 FET(132)는 채널(124) 상에 직접 배치된 제1 게이트 유전체 층(116) 및 채널(124) 상에 배치되지 않은 제2 게이트 유전체 층(118)을 갖는다. 고전압 성능은 제1 게이트 유전체 층(116) 및 제2 게이트 유전체 층(118) 모두에 의해 결정되는 반면에, 노이즈/충전 문제는 채널 상에 직접 배치된 게이트 유전체 층(116)에만 관련된다. 따라서, 2개의 게이트 유전체 층은 양쪽 필요를 만족시키기 위해 개별적으로 조정될 수 있다. 이에 대해서는 아래에서 더 상세히 설명한다.
노이즈/충전 문제에 있어서, 캐리어로부터의 채널(124)에서의 전류(nFET 내의 전자 또는 pFET 내의 홀)는 채널(124) 바로 위의 제1 게이트 유전체 층(116)에 의해 트랩(trap) 및 디트랩되는 것을 피할 수 없어, 이에 의해 예를 들어 RTS(random telegraph signal) 및 플리커 노이즈(flicker noise)와 같은 노이즈를 생성한다. 충전(트래핑(trapping) 및 디트래핑) 효과는 제1 게이트 유전체 층(116)의 두께를 얇게함으로써 감소될 수 있다.
전압이 컨택트 피처(들)(130C)에 인가될 때, 전압은 제2 게이트 유전체 층(118)을 통해 게이트 전극(120)에 결합되고, 또한 제1 게이트 유전체 층(116)을 통해 채널(124)에 결합된다. 따라서, 게이트 전기 바이어스는 도 2에 개략도로서 도시된 바와 같이, 직렬의 2개의 커패시터 즉, 제1 게이트 유전체 층(116)과 연관된 제1 커패시터(C1) 및 제2 게이트 유전체 층(118)과 연관된 제2 커패시터(C2)를 통해 채널(124)에 결합된다. 제1 게이트 유전체 층(116)의 등가 산화물 두께가 T1이고 제2 게이트 유전체 층(118)의 등가 산화물 두께가 T2인 경우, 집합 게이트 유전체 층의 총 등가 산화물 두께는 T=T1+T2이다. 설명의 예로서, T2=4*T1이라고 가정하면, 전압 V=3.63V가 게이트 컨택트(130C)에 인가된다. 추가의 예에 있어서, T1은 약 10nm이고 T2는 약 40nm이다. 게이트 전극(120)에 대한 전압은 Vg=V*T1/(T1+T2)=V/5이다. 따라서, 전압 V는 듀얼 게이트 유전체 층으로 분배되고, 게이트 전극(120)으로의 전압은 실질적으로 감소된다. 따라서, 트랜지스터(132)는 전압 V의 큰 부분이 제2 게이트 유전체 층(118)에서 강하(drop)되기 때문에, 견고한 고전압 강도를 갖는다. 트랜지스터(132)는 다른 관점에서 보여질 수 있다. 도핑된 피처(112)는 이것이 구성될 때, 게이트 전극으로서 기능하며, 등가의 산화물 두께 T=T1+T2를 갖는 제1 게이트 유전체 층(116) 및 제2 게이트 유전체 층(118)을 통해 채널(124)에 결합된다. 제1 게이트 유전체 층(116)의 두께를 감소시키고, 제2 게이트 유전체 층(118)의 두께를 증가시킴으로써, 충전 효과가 감소되고 고전압 성능이 달성된다.
또한, 개시된 구조몰로부터 추가적인 이점이 있다. 게이트 전극 상에 직접 형성된 컨택트 피처가 없기 때문에, 후속하는 플라즈마 공정(예를 들어, 이온 주입, 플라즈마 에칭, 및 플라즈마 증착)에서 안테나 효과는 없다. 또한, 제조 중에 트랜지스터에 대한 플라즈마 유도 손상은 실질적으로 감소되거나 제거된다. 듀얼 유전체 트랜지스터(132)는 개선된 고전압 성능에 이익이 되는 두꺼운 게이트 유전체를 가지며, 또한 충전 효과를 감소/제거하고 플라즈마 유도 손상을 감소시키는 이점이 있는 얇은 게이트 유전체를 갖는다.
도 3은 듀얼 게이트 유전체 FET를 갖는 반도체 구조물(100)을 제조하는 방법(200)의 흐름도이다. 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 다양한 제조 단계에서의 반도체 구조물(100)의 평면도이다. 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 다양한 제조 단계에서의 파선 AA’에 따른 반도체 구조물(100)의 단면도이다. 도 3c, 도 4c, 도 5c, 도 6c 및 도 7c는 다양한 제조 단계에서의 파선 BB’에 따른 반도체 구조물(100)의 단면도이다. 도 3d, 도 4d, 도 5d, 도 6d 및 도 7d는 다양한 제조 단계에서 파선 CC’에 따른 반도체 구조물(100)의 단면도이다. 방법(200)은 도 3a 내지 도 7d 및 다른 도면를 참조하여 설명된다. 일부 상세한 설명이 도 1a 내지 도 1d에 제공되므로, 이러한 설명은 여기서는 반복되지 않을 것이다.
도 3의 블록 202 및 도 4a 내지 도 4d를 참조하면, 방법(200)은 반도체 기판(102)에 격리 피처(104)를 형성하는 동작을 포함하며, 이에 의해 격리 피처(104)에 의해 서로 분리된 제1 활성 영역(106) 및 제2 활성 영역(108)을 규정한다. 격리 피처의 형성은 리소그래피에 의해 패터닝된 마스크를 형성하는 단계; 패터닝된 마스크의 개구를 통해 기판(102)을 에칭하여 트렌치를 형성하는 단계; 하나 이상의 유전체 재료로 상기 트렌치를 채우는 단계; 및 CMP 공정을 수행하는 단계를 포함할 수도 있다. 일부 실시예에서, 활성 영역은 핀 활성 영역과 같은 3차원 영역일 수도 있다. 이 경우에, 동작(202)은 격리 피처(104)를 리세싱하기 위한 선택적 에칭, 또는 하나 이상의 반도체 재료를 이용한 활성 영역에 대한 선택적 에피택셜 성장을 더 포함할 수도 있다.
도 3의 블록 204 및 도 5a 내지 도 5d를 참조하면, 방법(200)은 제1 활성 영역(106) 및 제2 활성 영역(108) 모두에 도핑된 웰(110)을 형성하는 동작을 포함한다. 도핑된 웰(110)은 도 5b에 도시된 바와 같이, X 방향을 따라 도핑된 웰(110) 내에 제1 및 제2 활성 영역이 둘러싸이도록, 제1 활성 영역(106)에서 제2 활성 영역(108)까지 X 방향을 따라 연장된다. 본 실시예에서, 도핑된 웰(110)은 도 5a에 도시된 바와 같이 X 및 Y 방향을 따라 제1 및 제2 활성 영역을 완전히 둘러싼다. 도핑된 웰(110)은 이온 주입 또는 다른 적절한 기술에 의해 형성된다.
도 3의 블록 206 및 도 5a 내지 도 5d를 참조하면, 방법(200)은 이온 주입과 같은 적절한 기술에 의해 제2 활성 영역(108) 상에 도핑된 피처(112)를 형성하는 동작을 포함한다. 도핑된 피처(112)는 도 5b에 도시된 바와 같이 도핑된 웰(110) 내에 봉입된다. 도핑된 피처(112)는 게이트 스택(114)의 일 측에 있는 하나의 영역으로부터 게이트 스택(114)의 대향 측에 있는 다른 영역까지 제2 활성 영역(108) 상에서 연장된다. 도핑된 피처(112)는 n형 또는 p형과 같은 동일한 유형의 도펀트로 도핑된다. 도핑된 피처(112)는 그 구조를 가진 게이트 스택(114)에 대한 컨택트로서 기능하도록 감소된 저항 및 개선된 도전성을 위해 크게 도핑된다.
도 3의 블록 208 및 도 6a 내지 도 6d를 참조하면, 방법(200)은 기판(102) 상에 게이트 스택(114)을 형성하는 동작을 포함한다. 게이트 스택(114)은 제1 활성 영역(106) 상의 제1 등가 산화물 두께(T1)의 제1 게이트 유전체 층(116) 및 제2 활성 영역(108) 상의 제2 등가 산화물 두께(T2)의 제2 게이트 유전체 층(118)을 포함한다. 제2 두께(T2)는 제1 두께(T1)보다 크다. 게이트 유전체 층은 실리콘 산화물, 하이-k 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함할 수도 있다. 게이트 스택은 또한, 제1 활성 영역(106) 상의 제1 게이트 유전체 층(116)으로부터 제2 활성 영역(108) 상의 제2 게이트 유전체 층(118)까지 연장된 게이트 전극(120)을 포함한다. 게이트 전극(120)은 도핑된 폴리 실리콘, 금속, 금속 합금, 또는 금속 실리사이드와 같은 임의의 적절한 도전성 재료를 포함한다. 게이트 스택(114)은 또한 게이트 전극(120)의 측벽에 형성된 게이트 스페이서(122)를 포함할 수도 있다. 게이트 스페이서(122)는 실리콘 산화물 또는 실리콘 질화물과 같은 하나 이상의 유전체 재료를 포함한다. 게이트 스택(114)의 형성은 게이트-최종 공정, 하이-k-최종 공정 또는 다른 적절한 절차를 포함할 수도 있다.
도 3의 블록 210 및 도 4a 내지 도 4d를 참조하면, 방법(200)은 제1 활성 영역(106) 상에 소스(126) 및 드레인(128)을 형성하는 동작을 포함하며, 여기서 소스(126) 및 드레인(128)에는 게이트 스택(114)의 아래에 있는 채널(124)이 개재된다. 특히, 소스(126) 및 드레인(128)은 게이트 스택(114)의 대향 측에 비대칭적으로 구성된다. 도 7c에 도시된 바와 같이, 드레인(128)은 게이트 스택(114)으로부터 이격되어 있는 반면에 소스(126)는 게이트 스택의 에지에 정렬되어 있다.
도 3의 블록 212 및 도 1a 내지 도 1d를 참조하면, 방법(200)은, 소스(126)에 컨택트 피처(130A), 드레인(128)에 대한 컨택트 피처(130B); 및 도핑된 피처(112)에 대한 컨택트 피처(130C)와 같은 컨택트(또한 컨택트 피처로 지칭됨)를 형성하기 위한 동작을 포함한다. 컨택트 피처(130C) 및 도핑된 피처(112)는 집합적으로 게이트 컨택트로서 기능하도록 구성되기 때문에, 게이트 전극(120) 바로 위에 컨택트 피처가 존재하지 않는다는 것에 주목하여야 한다. 특히, 컨택트 피처(130B)는 실리사이드가 없으며, 다른 컨택트 피처(130A 및 130C)는 실리사이드를 더 포함할 수도 있다.
방법(200)은 전술한 동작의 이전, 도중 또는 이후에 다른 동작들을 추가적으로 포함할 수도 있다. 예를 들어, 방법(200)은 도 8에 단면도로 도시된 바와 같이, 다양한 피처들을 FET에 결합하고 또한 다양한 디바이스들을 집적 회로에 결합하기 위한 상호연결 구조물(802)을 형성하는 동작을 포함할 수도 있다. 특히, 컨택트 피처(130C)는 게이트 신호용 라인에 연결된다. 상호연결 구조물(802)은 수평 연결을 위한 금속 라인들을 갖는 복수의 금속층을 포함하고, 인접한 금속 층들 사이의 수직 연결을 위한 비아 피처들을 더 포함한다. 상호연결 구조물(802)은 그 내부에 내장된 다양한 도전 피처에 격리 기능을 제공하기 위해 층간 유전체(ILD)와 같은 유전체 재료를 더 포함한다. 설명을 위한 본 예에서, 상호연결 구조물(802)은 컨택트(예를 들어, 도 10의 130A, 130B 및 130C); 컨택트 위의 제1 금속 층 내의 금속 라인; 제1 금속 층 위의 제2 금속 층 내의 금속 라인; 제2 금속 층 위의 제3 금속 층 내의 금속 라인; 제1 금속 층과 제2 금속 층 사이의 비아 피처; 제2 금속 층과 제3 금속 층 사이의 비아 피처 등을 포함한다. 상호연결 구조물(802)은, 단일 대머신 공정, 듀얼 대머신 공정 또는 다른 적절한 공정과 같은 적절한 기술에 의해 형성될 수도 있다. 다양한 도전성 피처(컨택트 피처, 비아 피처 및 금속 라인)는 구리, 알루미늄, 텅스텐, 실리사이드, 다른 적절한 도전성 재료 또는 이들의 조합을 포함할 수도 있다. ILD는 실리콘 산화물, 로우-k 유전체 재료, 다른 적절한 유전 물질 또는 이들의 조합을 포함할 수도 있다. ILD는 복수의 층을 포함할 수도 있으며, 각각은 에칭 선택성을 제공하기 위한 에칭 정지 층(예를 들어, 실리콘 질화물)을 더 포함할 수 있다. 다양한 도전성 피처는 내부 확산, 접착 또는 다른 재료 통합 효과를 방지하기 위한 장벽을 제공하기 위해, 티타늄 질화물 및 티타늄과 같은 라이닝 층을 더 포함할 수도 있다.
다른 예에서, 동작(202)에 의한 격리 피처(104)의 형성 후에, 방법(200)은, 격리 피처(104)에 대한 선택적 에칭에 의해 핀 활성 영역(106 및 108)을 형성하는 동작, 활성 영역에 대한 선택적 에피택셜 성장, 이들의 조합을 더 포함할 수도 있다. 따라서, 도 9에 단면도로 도시된 바와 같이, 격리 피처(104) 위에 도면 부호 106 및 108과 같은 이와 같이 형성된 활성 영역이 돌출되어, 게이트 전극(120)이 상기 핀 활성 영역의 상부 표면 및 측부 표면에 배치되기 때문에, 디바이스 성능이 향상된 3차원 구조물을 제공한다.
비록 하나의 듀얼 게이트 유전체 FET(nFET)만이 반도체 구조물(100) 및 이의 제조 방법(200)에서 설명되었지만, 본 개시 내용의 범위를 벗어나지 않고 다른 실시예 또는 대안이 존재할 수도 있음을 이해할 수 있다. 예를 들어, 듀얼 게이트 유전체 FET는 n형 또는 p형(pFET)일 수 있거나 한 쌍의 nFET 및 pFET가 함께 집적된 상보형일 수 있다. 듀얼 게이트 유전체 FET가 p형인 경우, nFET에 대한 모든 상기 도펀트 유형은 반전된다. 예를 들어, 소스(126) 및 드레인(128)은 p형 도핑되고, 도핑된 웰(110) 및 채널(124)은 n형 도핑된다. 일부 대체 실시예에서, 도핑된 웰(110)은 제1 활성 영역(106)에만 형성될 수 있고 도핑된 피처(112)는 제2 활성 영역(108)에 형성될 수도 있다. 이 경우, 도핑된 피처(112) 및 제2 활성 영역(108)은 모두 평면도로서 도 10에 도시된 바와 같이, 도핑된 웰(110)의 외부에 구성된다.
본 개시 내용은 다양한 실시예에 따라 활성 영역 상에 듀얼 게이트 유전체 층 및 게이트 컨택트를 갖는 전계 효과 트랜지스터를 제공한다. 게이트 전극 바로 위에는 컨택트 피처가 없다. 다양한 이점들이 다양한 실시예들에 제시될 수도 있다. 개시된 듀얼 유전체 FET(dual dielectric FET; DDFET) 구조를 이용함으로써, 트랜지스터는 개선된 고전압 성능을 위해 듀얼 게이트 유전체 층을 갖는 두꺼운 게이트 유전체 이점을 유지하고, RTS 및 플리커 노이즈의 감소 또는 제거, 및 플라즈마 유도 손상의 감소를 포함하는 얇은 게이트 유전체 이점을 유지한다. 듀얼 유전체 FET는, nFET, pFET, 상보형 FET(nFET 및 pFET 쌍을 가짐), 또는 다른 적절한 구조로 형성될 수도 있다. 듀얼 유전체 트랜지스터는 I/O 디바이스, 고전압 애플리케이션, RF(radio-frequency) 애플리케이션, 아날로그 회로 및 노이즈가 현저히 감소되고 고전압 성능이 유지되는 다른 일반 애플리케이션에 사용될 수 있다. 특히, 개시된 구조 및 방법은 7 nm의 첨단 기술과 같은 보다 작은 피처 크기를 갖는 첨단 기술과 호환될 수 있다.
따라서, 본 개시 내용은 일부 실시예에 따른 반도체 구조물을 제공한다. 반도체 구조물은 반도체 기판; 상기 반도체 기판 상에 있으며, 격리 피처(isolation feature)에 의해 분리된 제1 활성 영역 및 제2 활성 영역; 상기 반도체 기판 상에 형성된 전계 효과 트랜지스터를 포함한다. 상기 전계 효과 트랜지스터는, 상기 반도체 기판 상에 배치되고, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택; 및 상기 제1 활성 영역 상에 형성되고, 사이에 상기 게이트 스택이 개재된 소스 및 드레인; 및 상기 제2 활성 영역 상에 형성되고 상기 전계 효과 트랜지스터에 대한 게이트 컨택트로서 구성된 도핑된 피처를 더 포함한다.
본 개시 내용은 또한 일부 실시예에 따른 반도체 구조물을 제공한다. 반도체 구조물은 반도체 기판; 상기 반도체 기판 상의 제1 활성 영역 및 제2 활성 영역 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 격리 피처에 의해 측방향으로 분리됨 - ; 상기 반도체 기판 상에 배치되고, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택; 상기 제1 활성 영역 상에 형성되고, 사이에 상기 게이트 스택이 개재되는 소스 및 드레인; 상기 제2 활성 영역 상에 형성되고, 상기 게이트 스택의 아래에 있는 제1 영역으로부터 상기 게이트 스택을 측방향으로 넘어 있는 제2 영역으로 연장되는 도핑된 피처를 포함한다. 상기 소스, 상기 드레인 및 상기 게이트 스택은 전계 효과 트랜지스터로서 구성되고, 상기 도핑된 피처는 상기 전계 효과 트랜지스터의 상기 게이트 스택에 대한 게이트 컨택트로서 구성된다.
본 개시 내용은 또한 일부 실시예에 따른 반도체 구조물을 제공한다. 반도체 구조물은 반도체 기판; 상기 반도체 기판 상의 제1 활성 영역 및 제2 활성 영역 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 격리 피처에 의해 측방향으로 분리됨 - ; 상기 반도체 기판 상에 배치되고, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택; 상기 제1 활성 영역 상에 형성되고 상기 게이트 스택의 아래에 있는 채널; 상기 제1 활성 영역 상에 형성되고, 사이에 채널이 개재되는 소스 및 드레인; 상기 제2 활성 영역 상에 형성되고, 상기 게이트 스택의 아래에 있는 제1 영역으로부터 상기 게이트 스택을 측방향으로 넘어 있는 제2 영역으로 연장되는 도핑된 피처를 포함한다. 상기 소스, 상기 드레인 및 상기 게이트 스택은 전계 효과 트랜지스터로서 구성되고, 상기 도핑된 피처는 상기 전계 효과 트랜지스터의 상기 게이트 스택에 대한 게이트 컨택트로서 구성된다.
본 개시 내용은 일부 실시예에 따른 방법을 제공한다. 이 방법은 반도체 기판 상에 격리 피처, 제1 활성 영역 및 제2 활성 영역을 형성하는 단계 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 격리 피처에 의해 측방향으로 분리됨 - ; 상기 반도체 기판 상에, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택을 형성하는 단계; 상기 제1 활성 영역 상에 있고 상기 게이트 스택의 아래에 있는 채널이 사이에 개재되며, 상기 제1 활성 영역 상에 있는 소스 및 드레인을 형성하는 단계; 및 상기 제2 활성 영역 상에 도핑된 피처를 형성하는 단계 - 상기 도핑된 피처는 상기 게이트 스택의 아래에 있는 제1 영역으로부터 상기 게이트 스택을 측방향으로 넘어 있는 제2 영역으로 연장됨 - 를 포함한다. 상기 소스, 상기 드레인, 상기 채널 및 상기 게이트 스택은, 전계 효과 트랜지스터로서 구성되고, 상기 도핑된 피처는 상기 전계 효과 트랜지스터의 상기 게이트 스택에 대한 게이트 컨택트로서 구성된다.
전술한 내용은 몇몇 실시예의 피처를 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 및/또는 동일한 이점을 성취하기 위해 다른 공정 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수도 있다는 것을 이해하여야 한다. 당업자들은 또한, 이러한 등가의 구성들이 본 개시 내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이 구성들이 본 개시 내용의 사상 및 범주로부터 벗어나지 않으면서 본 명세서의 다양한 변경, 치환, 및 대체를 행할 수도 있다는 것을 알아야 한다.
<부 기>
1. 반도체 구조물에 있어서,
반도체 기판과,
상기 반도체 기판 상에 있으며, 격리 피처(isolation feature)에 의해 분리된 제1 활성 영역 및 제2 활성 영역과,
상기 반도체 기판 상에 형성된 전계 효과 트랜지스터 - 상기 전계 효과 트랜지스터는,
상기 반도체 기판 상에 배치되고, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택; 및
상기 제1 활성 영역 상에 형성되고, 사이에 상기 게이트 스택이 개재된 소스 및 드레인을 포함함 - 와,
상기 제2 활성 영역 상에 형성되고 상기 전계 효과 트랜지스터에 대한 게이트 컨택트로서 구성된 도핑된 피처를 포함하는 것인 반도체 구조물.
2. 제1항에 있어서, 상기 도핑된 피처는 상기 게이트 스택의 제1 측에 있는 제1 영역으로부터 상기 게이트 스택의 제2 측에 있는 제2 영역까지 상기 제2 활성 영역 상에서 연장되고, 상기 제2 측은 상기 제1 측에 대향되는 것인 반도체 구조물.
3. 제2항에 있어서, 상기 게이트 스택은 상기 제1 활성 영역 상의 제1 게이트 유전체 층 및 상기 제2 활성 영역 상의 제2 게이트 유전체 층을 포함하고, 상기 제1 게이트 유전체 층은 제1 두께를 가지며, 상기 제2 게이트 유전체 층은 상기 제1 두께보다 큰 제2 두께를 가지는 것인 반도체 구조물.
4. 제3항에 있어서, 상기 게이트 스택은 상기 제1 및 제2 게이트 유전체 층 상에 배치된 게이트 전극을 더 포함하고, 상기 게이트 전극은 도전성 피처이고, 상기 제1 활성 영역 상의 상기 제1 게이트 유전체 층으로부터 상기 제2 활성 영역 상의 상기 제2 게이트 유전체 층까지 연속적으로 연장되며, 상기 게이트 전극 상에 직접적으로 랜딩되는 도전성 피처는 없는 것인 반도체 구조물.
5. 제2항에 있어서, 상기 도핑된 피처는 제1 유형 도펀트로 크게 도핑되는 것인 반도체 구조물.
6. 제5항에 있어서, 상기 제1 유형 도펀트와 반대되는 제2 유형 도펀트로 도핑되는 도핑된 웰을 더 포함하고, 상기 도핑된 웰은 상기 제1 활성 영역으로부터 상기 제2 활성 영역까지 연장되고, 상기 도핑된 웰은 도핑된 피처를 둘러싸는 것인 반도체 구조물.
7. 제6항에 있어서, 상기 소스 및 드레인은 상기 제1 유형 도펀트로 크게 도핑되는 것인 반도체 구조물.
8. 제2항에 있어서, 상기 전계 효과 트랜지스터는, 상기 드레인이 상기 제1 측에서 상기 게이트 스택으로부터 일정 거리로 이격되고, 상기 소스가 상기 제2 측에서 상기 게이트 스택의 에지에 구성되는 비대칭 구조를 가지는 것인 반도체 구조물.
9. 제8항에 있어서, 상기 소스 상에 형성된 실리사이드 층을 더 포함하고, 상기 드레인은 실리사이드가 없는 것인 반도체 구조물.
10. 제9항에 있어서,
상기 실리사이드 층 상에 형성되고 상기 소스에 대한 컨택트 피처로서 구성된 제1 도전성 피처와,
상기 드레인 상에 형성되고 상기 드레인에 대한 컨택트 피처로서 구성된 제2 도전성 피처를 더 포함하는 반도체 구조물.
11. 제2항에 있어서, 상기 제1 영역 및 상기 제2 영역 내의 상기 도핑된 피처 상에 랜딩되는 도전성 피처를 더 포함하고, 상기 도전성 피처는 상기 게이트 전극에 대한 신호용 신호 라인에 연결되는 것인 반도체 구조물.
12. 제1항에 있어서, 상기 제1 및 제2 활성 영역은 상기 격리 피처 위로 돌출된 핀 활성 영역인 것인 반도체 구조물.
13. 반도체 구조물에 있어서,
반도체 기판과,
상기 반도체 기판 상의 제1 활성 영역 및 제2 활성 영역 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 격리 피처에 의해 측방향으로 분리됨 - 과,
상기 반도체 기판 상에 배치되고, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택과,
상기 제1 활성 영역 상에 형성되고, 사이에 상기 게이트 스택이 개재되는 소스 및 드레인과,
상기 제2 활성 영역 상에 형성되고, 상기 게이트 스택의 아래에 있는 제1 영역으로부터 상기 게이트 스택을 측방향으로 넘어 있는 제2 영역으로 연장되는 도핑된 피처를 포함하며,
상기 소스, 상기 드레인 및 상기 게이트 스택은 전계 효과 트랜지스터로서 구성되고, 상기 도핑된 피처는 상기 전계 효과 트랜지스터의 상기 게이트 스택에 대한 게이트 컨택트로서 구성되는 것인 반도체 구조물.
14. 제13항에 있어서, 상기 제2 영역 내의 상기 도핑된 피처 상에 랜딩되고, 상기 게이트 스택에 대한 신호용 신호 라인에 연결되는 제1 도전성 피처와,
상기 소스 상에 형성되고 상기 소스에 대한 컨택트 피처로서 구성된 제2 도전성 피처와,
상기 드레인 상에 형성되고 상기 드레인에 대한 컨택트 피처로서 구성된 제3 도전성 피처를 더 포함하는 반도체 구조물.
15. 제13항에 있어서, 제1 유형 도펀트로 도핑되는 도핑된 웰을 더 포함하고, 상기 도핑된 웰은 상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 도핑된 피처를 측방향으로 둘러싸고, 상기 도핑된 피처는 제1 유형 도펀트와 반대되는 제2 유형 도펀트로 크게 도핑되는 것인 반도체 구조물.
16. 제15항에 있어서, 상기 전계 효과 트랜지스터는, 상기 드레인이 상기 게이트 스택의 상기 제1 측에서 상기 게이트 스택으로부터 일정 거리로 이격되고, 상기 소스가 상기 게이트 스택의 상기 제2 측에서 상기 게이트 스택의 에지에 구성되는 비대칭 구조를 가지는 것인 반도체 구조물.
17. 제15항에 있어서, 상기 소스와 상기 제2 도전성 피처 사이에 개재된 실리사이드 층을 더 포함하고, 상기 제3 도전성 피처는 상기 제3 도전성 피처와 상기 드레인 사이에서 실리사이드 없이 상기 드레인 상에 직접 랜딩되는 것인 반도체 구조물.
18. 제13항에 있어서, 상기 게이트 스택은 상기 제1 활성 영역 상의 제1 게이트 유전체 층 및 상기 제2 활성 영역 상의 제2 게이트 유전체 층을 포함하고, 상기 제1 게이트 유전체 층은 제1 두께를 가지며, 상기 제2 게이트 유전체 층은 상기 제1 두께보다 큰 제2 두께를 가지는 것인 반도체 구조물.
19. 제18항에 있어서, 상기 게이트 스택은 상기 제1 및 제2 게이트 유전체 층 상에 배치된 게이트 전극을 더 포함하고, 상기 게이트 전극은 도전성 피처이고 상기 제1 활성 영역 상의 상기 제1 게이트 유전체 층으로부터 상기 제2 활성 영역 상의 상기 제2 게이트 유전체 층으로 연속적으로 연장되는 것인 반도체 구조물.
20. 방법에 있어서,
반도체 기판 상에 격리 피처, 제1 활성 영역 및 제2 활성 영역을 형성하는 단계 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 격리 피처에 의해 측방향으로 분리됨 - 와,
상기 반도체 기판 상에, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택을 형성하는 단계와,
상기 제1 활성 영역 상에 있고 상기 게이트 스택의 아래에 있는 채널이 사이에 개재되며, 상기 제1 활성 영역 상에 있는 소스 및 드레인을 형성하는 단계와,
상기 제2 활성 영역 상에 도핑된 피처를 형성하는 단계 - 상기 도핑된 피처는 상기 게이트 스택의 아래에 있는 제1 영역으로부터 상기 게이트 스택을 측방향으로 넘어 있는 제2 영역으로 연장됨 - 를 포함하며,
상기 소스, 상기 드레인, 상기 채널 및 상기 게이트 스택은, 전계 효과 트랜지스터로서 구성되고, 상기 도핑된 피처는 상기 전계 효과 트랜지스터의 상기 게이트 스택에 대한 게이트 컨택트로서 구성되는 것인 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    반도체 기판과,
    상기 반도체 기판 상에 있으며, 격리 피처(isolation feature)에 의해 분리된 제1 활성 영역 및 제2 활성 영역 - 상기 격리 피처는 제1 부분, 제2 부분 및 제3 부분을 포함하고, 상기 제1 활성 영역은 상기 격리 피처의 상기 제1 부분과 상기 제2 부분 사이에 걸쳐(span) 있고, 상기 제2 활성 영역은 상기 격리 피처의 상기 제2 부분과 상기 제3 부분 사이에 걸쳐 있음 - 과,
    상기 반도체 기판 상에 형성된 전계 효과 트랜지스터 - 상기 전계 효과 트랜지스터는,
    상기 반도체 기판 상에 배치되고, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택; 및
    상기 제1 활성 영역 상에 형성되고, 사이에 상기 게이트 스택이 개재된 소스 및 드레인을 포함함 - 와,
    상기 제2 활성 영역 상에 형성되고 상기 전계 효과 트랜지스터에 대한 게이트 컨택트로서 구성된 도핑된 피처
    를 포함하고,
    상기 게이트 스택은 상기 제1 활성 영역 상의 제1 게이트 유전체 층 및 상기 제2 활성 영역 상의 제2 게이트 유전체 층을 포함하고,
    상기 제1 게이트 유전체 층은 상기 격리 피처의 상기 제1 부분으로부터 상기 제2 부분까지 연장되고,
    상기 제2 게이트 유전체 층은 상기 격리 피처의 상기 제3 부분으로부터 상기 제2 부분까지 연장되고,
    상기 제1 게이트 유전체 층은 제1 두께를 가지고,
    상기 제2 게이트 유전체 층은 상기 제1 두께보다 큰 제2 두께를 가지는 것인 반도체 구조물.
  2. 제1항에 있어서, 상기 도핑된 피처는 상기 게이트 스택의 제1 측에 있는 제1 영역으로부터 상기 게이트 스택의 제2 측에 있는 제2 영역까지 상기 제2 활성 영역 상에서 연장되고, 상기 제2 측은 상기 제1 측에 대향되는 것인 반도체 구조물.
  3. 제2항에 있어서, 상기 제1 영역 내에서 상기 도핑된 피처 상에 랜딩(landing)되는 제1 도전성 피처와 상기 제2 영역 내에서 상기 도핑된 피처 상에 랜딩되는 제2 도전성 피처를 더 포함하고,
    상기 제1 도전성 피처 및 상기 제2 도전성 피처는 상기 게이트 스택의 상기 제1 측 및 제2 측에 대칭적으로 구성되는 것인 반도체 구조물.
  4. 제3항에 있어서, 상기 게이트 스택은 상기 제1 및 제2 게이트 유전체 층 상에 배치된 게이트 전극을 더 포함하고, 상기 게이트 전극은 도전성 피처이고, 상기 제1 활성 영역 상의 상기 제1 게이트 유전체 층으로부터 상기 제2 활성 영역 상의 상기 제2 게이트 유전체 층까지 연속적으로 연장되며, 상기 게이트 전극 상에 직접적으로 랜딩되는 도전성 피처는 없는 것인 반도체 구조물.
  5. 제2항에 있어서, 상기 전계 효과 트랜지스터는, 상기 드레인이 상기 제1 측에서 상기 게이트 스택으로부터 일정 거리로 측방향으로 이격되고, 상기 소스가 상기 제2 측에서 상기 게이트 스택의 에지로 연장되는 비대칭 구조를 가지는 것인 반도체 구조물.
  6. 제5항에 있어서, 상기 소스 상에 형성된 실리사이드 층을 더 포함하고, 상기 드레인은 실리사이드가 없는 것인 반도체 구조물.
  7. 제4항에 있어서, 상기 제1 및 제2 도전성 피처는 상기 게이트 전극에 대한 신호용 신호 라인에 연결되는 것인 반도체 구조물.
  8. 제1항에 있어서, 상기 제1 및 제2 활성 영역은 상기 격리 피처 위로 돌출된 핀 활성 영역인 것인 반도체 구조물.
  9. 반도체 구조물에 있어서,
    반도체 기판과,
    상기 반도체 기판 상의 제1 활성 영역 및 제2 활성 영역 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 격리 피처에 의해 측방향으로 분리됨 - 과,
    상기 반도체 기판 상에 배치되고, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택 - 상기 게이트 스택은 게이트 전극, 제1 게이트 스페이서 및 제2 게이트 스페이서를 포함하고, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서는 상기 게이트 전극의 대향 측벽들 옆에 배치됨 - 과,
    상기 제1 활성 영역 상에 형성되고, 사이에 상기 게이트 스택이 개재되는 소스 및 드레인과,
    상기 제2 활성 영역 상에 형성되고, 상기 게이트 스택의 아래에 있는 제1 영역으로부터 상기 게이트 스택을 측방향으로 넘어 있는 제2 영역으로 연장되는 도핑된 피처
    를 포함하며,
    상기 소스, 상기 드레인 및 상기 게이트 스택은 전계 효과 트랜지스터로서 구성되고, 상기 도핑된 피처는 상기 전계 효과 트랜지스터의 상기 게이트 스택에 대한 게이트 컨택트로서 구성되고,
    상기 전계 효과 트랜지스터는, 상기 드레인이 상기 제1 게이트 스페이서로부터 일정 거리로 측방향으로 이격되고, 상기 소스가 평면도에서 상기 제2 게이트 스페이서의 바깥쪽 에지와 정렬되는 소스 에지를 갖도록 연장되는 비대칭 구조를 가지는 것인 반도체 구조물.
  10. 방법에 있어서,
    반도체 기판 상에 격리 피처, 제1 활성 영역 및 제2 활성 영역을 형성하는 단계 - 상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 격리 피처에 의해 측방향으로 분리됨 - 와,
    상기 반도체 기판 상에, 상기 제1 활성 영역으로부터 상기 제2 활성 영역으로 연장되는 게이트 스택을 형성하는 단계 - 상기 게이트 스택은 게이트 전극, 제1 게이트 스페이서 및 제2 게이트 스페이서를 포함하고, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서는 상기 게이트 전극의 대향 측벽들 옆에 배치됨 - 와,
    상기 제1 활성 영역 상에 있고 상기 게이트 스택의 아래에 있는 채널이 사이에 개재되며, 상기 제1 활성 영역 상에 있는 소스 및 드레인을 형성하는 단계와,
    상기 제2 활성 영역 상에 도핑된 피처를 형성하는 단계 - 상기 도핑된 피처는 상기 게이트 스택의 아래에 있는 제1 영역으로부터 상기 게이트 스택을 측방향으로 넘어 있는 제2 영역으로 연장됨 -
    를 포함하며,
    상기 소스, 상기 드레인, 상기 채널 및 상기 게이트 스택은, 전계 효과 트랜지스터로서 구성되고, 상기 도핑된 피처는 상기 전계 효과 트랜지스터의 상기 게이트 스택에 대한 게이트 컨택트로서 구성되고,
    상기 전계 효과 트랜지스터는, 상기 드레인이 상기 제1 게이트 스페이서로부터 일정 거리로 측방향으로 이격되고, 상기 소스가 평면도에서 상기 제2 게이트 스페이서의 바깥쪽 에지와 정렬되는 소스 에지를 갖도록 연장되는 비대칭 구조를 가지는 것인 방법.
KR1020220044153A 2017-11-16 2022-04-08 듀얼 게이트 유전체 트랜지스터 KR102426239B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201762587221P 2017-11-16 2017-11-16
US62/587,221 2017-11-16
US16/102,126 US20190148548A1 (en) 2017-11-16 2018-08-13 Dual Gate Dielectric Transistor
US16/102,126 2018-08-13
KR1020180141868A KR20190056341A (ko) 2017-11-16 2018-11-16 듀얼 게이트 유전체 트랜지스터

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020180141868A Division KR20190056341A (ko) 2017-11-16 2018-11-16 듀얼 게이트 유전체 트랜지스터

Publications (2)

Publication Number Publication Date
KR20220047951A KR20220047951A (ko) 2022-04-19
KR102426239B1 true KR102426239B1 (ko) 2022-07-28

Family

ID=66335427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220044153A KR102426239B1 (ko) 2017-11-16 2022-04-08 듀얼 게이트 유전체 트랜지스터

Country Status (2)

Country Link
KR (1) KR102426239B1 (ko)
DE (1) DE102018124855B4 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113095036B (zh) * 2021-03-30 2024-03-22 上海华力微电子有限公司 三维结构的天线效应的判断方法
US11798809B2 (en) 2021-06-17 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020048972A1 (en) 2000-10-25 2002-04-25 Fujitsu Limited Semiconductor device and method for fabricating the same
US20020093102A1 (en) 2000-11-02 2002-07-18 Martin Wendel Transistor with ESD protection
JP2002252334A (ja) 2001-02-13 2002-09-06 Samsung Electronics Co Ltd 半導体素子の製造方法
KR100938732B1 (ko) 2001-11-15 2010-01-26 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치 및 그 제조 방법
US20130126976A1 (en) 2011-11-17 2013-05-23 International Business Machines Corporation Selective partial gate stack for improved device isolation

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5596524A (en) 1995-04-21 1997-01-21 Advanced Micro Devices, Inc. CMOS memory cell with gate oxide of both NMOS and PMOS transistors as tunneling window for program and erase
US6762453B1 (en) * 2002-12-19 2004-07-13 Delphi Technologies, Inc. Programmable memory transistor
JP2005353984A (ja) 2004-06-14 2005-12-22 Seiko Epson Corp 不揮発性記憶装置
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7671401B2 (en) 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process
US7391647B2 (en) * 2006-04-11 2008-06-24 Mosys, Inc. Non-volatile memory in CMOS logic process and method of operation thereof
CN102420232B (zh) 2010-09-28 2014-08-13 中国科学院微电子研究所 一种闪存器件及其形成方法
US9553207B2 (en) 2013-09-25 2017-01-24 Synopsys, Inc. NVM device using FN tunneling with parallel powered source and drain
KR102061722B1 (ko) * 2013-10-15 2020-02-20 에스케이하이닉스 주식회사 반도체 장치
KR101785803B1 (ko) * 2015-05-29 2017-10-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020048972A1 (en) 2000-10-25 2002-04-25 Fujitsu Limited Semiconductor device and method for fabricating the same
US20020093102A1 (en) 2000-11-02 2002-07-18 Martin Wendel Transistor with ESD protection
JP2002252334A (ja) 2001-02-13 2002-09-06 Samsung Electronics Co Ltd 半導体素子の製造方法
KR100938732B1 (ko) 2001-11-15 2010-01-26 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치 및 그 제조 방법
US20130126976A1 (en) 2011-11-17 2013-05-23 International Business Machines Corporation Selective partial gate stack for improved device isolation

Also Published As

Publication number Publication date
KR20220047951A (ko) 2022-04-19
DE102018124855A1 (de) 2019-05-16
DE102018124855B4 (de) 2024-04-18

Similar Documents

Publication Publication Date Title
US10840346B2 (en) Raised epitaxial LDD in MuGFETs and methods for forming the same
US10553580B2 (en) Method of manufacturing semiconductor device
US9425286B2 (en) Source/drain stressor having enhanced carrier mobility and method for manufacturing same
US8999794B2 (en) Self-aligned source and drain structures and method of manufacturing same
CN106505103B (zh) 半导体装置及其制造方法
US20160190280A1 (en) Structure and formation method of semiconductor device structure with gate stack
US11804546B2 (en) Structure and method for integrated circuit
US11804547B2 (en) Gate structure and method with enhanced gate contact and threshold voltage
CN109801961B (zh) 半导体结构及其形成方法
WO2013078882A1 (zh) 半导体器件及其制造方法
KR102426239B1 (ko) 듀얼 게이트 유전체 트랜지스터
US11018239B2 (en) Semiconductor device and manufacturing method thereof
US20230215916A1 (en) Circuit Structure and Method for Reducing Electronic Noises
US20140264493A1 (en) Semiconductor Device and Fabricating the Same
US10230000B2 (en) Vertical-transport transistors with self-aligned contacts
US20240021727A1 (en) Gate Structure and Method with Enhanced Gate Contact and Threshold Voltage
US9875944B2 (en) Method to improve HCI performance for FinFET
CN106876393B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant