KR20210049910A - Cfet 디바이스를 제조하기 위한 프로세스 - Google Patents

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왈터 슈와젠바흐
루도빅 에카르넛
니콜라스 다발
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기욤 베스나드
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Abstract

본 발명은 CFET 디바이스를 제조하기 위한 프로세스에 관한 것이며, 그 프로세스는,
- 이중 절연체-상-반도체 기판을 형성하는 단계로서, 이중 절연체-상-반도체 기판은 기판의 베이스로부터 기판의 표면까지 연속적으로 캐리어 기판(1), 제1 전기 절연 층(2a), 제1 단결정 반도체 층(2b), 제2 전기 절연 층(3a), 및 제2 단결정 반도체 층(3b)을 포함하는, 단계;
- 적어도 하나의 핀(F)을 형성하기 위해, 그 기판의 표면으로부터 제1 전기 절연 층(2a)까지 트렌치들을 형성하는 단계; 및
- 각각의 핀(F)에서, 제1 반도체 층(2b)에 제1 트랜지스터의 채널을 형성하고, 제2 반도체 층(3b)에 제1 트랜지스터와 반대되는 타입의 제2 트랜지스터의 채널을 형성하는 단계;
를 포함하는 것을 특징으로 하며,
이중 절연체-상-반도체 기판을 형성하는 단계는,
- 제1 절연체-상-반도체 기판을 형성하기 위해, 제1 전기 절연 층(2a) 및 제1 단결정 반도체 층(2b)을 캐리어 기판(1)에 전달하기 위한 제1 층-전달 단계로서, 그 제1 층-전달 단계는 제1 단결정 반도체 층을 0.1 nm RMS 미만의 거칠기까지 평활화하기에 충분히 높은 온도의 열 처리를 포함하는, 단계; 및
- 그 열 처리 후에, 제2 전기 절연 층(3a) 및 제2 단결정 반도체 층(3b)을 제1 절연체-상-반도체 기판의 제1 단결정 반도체 층에 전달하기 위한 제2 층-전달 단계를 포함한다.

Description

CFET 디바이스를 제조하기 위한 프로세스
본 발명은 CFET 디바이스를 제조하기 위한 프로세스에 관한 것이다.
CFET 디바이스(CFET는 "상보형 전계-효과 트랜지스터(complementary field-effect transistor)"의 두문자어임)는 상보형 핀 전계-효과 트랜지스터(FinFET)들을 포함하는 구조로서 정의될 수 있다. 다시 말하면, 이는 상이한 타입들의 2개의 FinFET 트랜지스터들의 적층, 예컨대, p-타입 트랜지스터(소위 pFET) 상의 n-타입 트랜지스터(소위 nFET)의 적층으로 이루어진 3-차원 전자 디바이스이다.
이러한 적층체는 디바이스의 풋프린트(footprint)가 감소될 수 있게 하여 단위 면적당 트랜지스터들의 밀도가 증가될 수 있게 한다.
통상적으로, CFET 디바이스는 매립 희생 층을 포함하는 벌크 단결정 실리콘 기판으로부터 생산된다. 이 희생 층은, 예컨대, 실리콘-게르마늄(SiGe) 층일 수 있으며, 여기서, 트랜지스터들의 다양한 핀(fin)들이 정의될 수 있게 하는 수직 트렌치들이 에칭된다. 희생 층의 선택적 에칭은 이러한 2개의 n-타입 및 p-타입 FinFET 트랜지스터들의 수직 물리적 분리를 가능하게 한다.
상보형 FinFET 트랜지스터들의 소스 및 드레인 영역들을 형성하기 위해 의도된 활성 구역들은, 예컨대, 그렇게 형성된 구조의 두께 내의 선택적 주입에 의해, n-도핑 및 p-도핑될 수 있다.
더욱이, 대상 애플리케이션의 타입에 따라, 채널들은 n-도핑 또는 p-도핑될 수 있다. 이 도핑은 또한, 구조의 두께 내의 선택적 주입에 의해 수행될 수 있다.
핀들의 폭의 감소는, 통과될 수 있는 전류의 양이 증가될 수 있게 하기 위해, 활성 구역들, 특히 채널들의 높이의 증가를 수반해야만 한다.
그러나, 핀들의 제조에 있어서 특히 높이/폭 비에 관하여 기술적 한계들이 있고, 그에 따라, 용인 가능한 전기적 성능을 유지하면서 달성 가능한 단위 면적당 트랜지스터들의 밀도는 한계점에 이르게 된다.
본 발명의 하나의 목적은 CFET 디바이스들의 설계 및 제조를 개선하는 것이다.
이를 위해, 본 발명은 CFET 디바이스를 제조하기 위한 프로세스를 제안하며, 그 프로세스는,
·이중 절연체-상-반도체 기판(double semiconductor-on-insulator substrate)을 형성하는 단계로서, 이중 절연체-상-반도체 기판은 기판의 베이스로부터 기판의 표면까지 연속적으로 캐리어 기판, 제1 전기 절연 층, 제1 단결정 반도체 층, 제2 전기 절연 층, 및 제2 단결정 반도체 층을 포함하는, 단계;
·적어도 하나의 핀을 형성하기 위해, 그 기판의 표면으로부터 제1 전기 절연 층까지 트렌치들을 형성하는 단계;
·각각의 핀에서, 제1 반도체 층에 제1 트랜지스터의 채널을 형성하고, 제2 반도체 층에 제1 트랜지스터와 반대되는 타입의 제2 트랜지스터의 채널을 형성하는 단계;
를 포함하는 것을 특징으로 하며,
이중 절연체-상-반도체 기판을 형성하는 단계는,
·제1 절연체-상-반도체 기판을 형성하기 위해, 제1 전기 절연 층 및 제1 단결정 반도체 층을 캐리어 기판에 전달하기 위한 제1 층-전달 단계로서, 그 제1 층-전달 단계는 제1 단결정 반도체 층을 0.1 nm RMS 미만의 거칠기까지 평활화하기에 충분히 높은 온도의 열 처리를 포함하는, 단계; 및
·그 열 처리 후에, 제2 전기 절연 층 및 제2 단결정 반도체 층을 제1 절연체-상-반도체 기판의 제1 단결정 반도체 층에 전달하기 위한 제2 층-전달 단계를 포함한다.
기술적으로 적절할 때 단독으로 또는 조합으로 구현될 수 있는 이 프로세스의 유리하지만 선택적인 특징들에 따르면,
·트렌치들은 에칭에 의해 형성되고, 제1 전기 절연 층은 상기 에칭을 위한 정지 층을 형성한다;
·제1 및 제2 단결정 반도체 층들의 두께는 25 nm 내지 40 nm로 구성된다;
·제2 전기 절연 층의 두께는 10 nm 내지 30 nm로 구성된다;
·제1 단결정 반도체 층의 평활화 열 처리는 10분 내지 120분으로 구성된 시간 동안 1000 ℃ 내지 1200 ℃로 구성된 온도로 수행된다.
·프로세스는 1분 미만의 시간 동안 수행되는 1100 ℃ 내지 1250 ℃로 구성된 온도로 상기 제2 단결정 반도체 층을 마감하기 위한 열 처리를 더 포함한다.
그렇게 형성된 CFET 디바이스는 캐리어 기판, 및 캐리어 기판으로부터 연장되는 적어도 하나의 핀을 포함하며, 여기서, 그 핀에서, 반대되는 타입들의 2개의 중첩된 전계-효과 트랜지스터들이 배열되고, 그 디바이스는, 각각의 핀이 캐리어 기판으로부터 시작하여,
·제1 전기 절연 층;
·제1 트랜지스터의 채널을 형성하는 제1 단결정 반도체 층;
·제2 전기 절연 층;
·제2 트랜지스터의 채널을 형성하는 제2 단결정 반도체 층
을 포함하는 것을 특징으로 한다.
"중첩(superposed)"이란 트랜지스터들이 캐리어 기판의 주 표면에 수직인 방향으로 적층되는 것을 의미한다.
제1 및 제2 반도체 층과 관련하여, 아래의 실시예들은 기술적으로 관련될 때 선택적으로 조합되어 구상 가능하다:
·제1 및 제2 반도체 층들은 반대되는 타입들로 도핑된 실리콘으로 이루어진다;
·제1 및 제2 반도체 층들은 상이한 결정 배향들을 갖는 실리콘으로 이루어진다;
·제1 및 제2 반도체 층들은 상이한 재료들로 이루어진다;
·n-타입 트랜지스터의 채널이 내부에 형성되는 반도체 층은 스트레인드 실리콘(strained silicon)으로 이루어진다;
·p-타입 트랜지스터의 채널이 내부에 형성되는 반도체 층은 실리콘-게르마늄으로 이루어진다.
제1 및 제2 전기 절연 층과 관련하여, 아래의 실시예들은 기술적으로 관련될 때 선택적으로 조합되어 구상 가능하다:
·제1 및/또는 제2 전기 절연 층들은 실리콘 산화물(SiO2)로 이루어진다;
·제1 및 제2 전기 절연 층들은 상이한 재료들로 이루어진다;
·제1 전기 절연 층은 고 유전 상수의 재료("하이-k" 재료)로 이루어진다;
·제2 전기 절연 층은 저 유전 상수의 재료("로우-k" 재료)로 이루어진다.
실행의 하나의 형태에 따르면, 캐리어 기판은 다음의 층들로부터 선택된 적어도 하나의 부가적인 층을 포함한다:
·전하-트랩핑 층;
·에피택셜 반도체 층;
·무-COP CZ 실리콘 층(COP-free CZ silicon layer), 즉, COP 타입의 결정 결함들이 없는 층.
특정 실시예들에서, CFET 디바이스의 제조는,
·이중 절연체-상-반도체 기판을 형성하는 단계로서, 이중 절연체-상-반도체 기판은 기판의 베이스로부터 기판의 표면까지 연속적으로, 기능 층(이를테면, 폴리실리콘 층, 소위 무-COP 단결정 실리콘의 층, 또는 선택적으로 도핑될 수 있는 에피택셜 반도체 층)을 포함하는 캐리어 기판, 제1 전기 절연 층, 제1 단결정 반도체 층, 제2 전기 절연 층, 및 제2 단결정 반도체 층을 포함하는, 단계;
·적어도 하나의 핀을 형성하기 위해, 그 기판의 표면으로부터 제1 전기 절연 층까지 트렌치들을 형성하는 단계;
·각각의 핀에서, 제1 반도체 층에 제1 트랜지스터의 채널을 형성하고, 제2 반도체 층에 제1 트랜지스터와 반대되는 타입의 제2 트랜지스터의 채널을 형성하는 단계;
를 포함하는 것을 특징으로 하며,
이중 절연체-상-반도체 기판을 형성하는 단계는,
·제1 도너 기판으로부터 제1 절연체-상-반도체 기판을 형성하기 위해, 제1 전기 절연 층 및 제1 단결정 반도체 층을 캐리어 기판에 전달하기 위한 제1 층-전달 단계로서, 제1 도너 기판은 제1 단결정 반도체 층에 대하여 선택적으로 에칭되는 데 적합한 층(그 층들은 유리하게는 에피택시에 의해 생성될 수 있음), 및 2개의 전술된 층들의 두께보다 엄격하게 더 큰 제1 도너 기판 내의 깊이에 위치된 약화된 구역(유리하게는 원자 종의 주입에 의해 형성될 수 있음)을 포함하는, 단계;
·제1 단결정 반도체 층에 대하여 선택적으로 에칭되는 데 적합한 층의 선택적인 에칭 후에, 제2 전기 절연 층 및 제2 단결정 반도체 층을 제1 절연체-상-반도체 기판의 제1 단결정 반도체 층에 전달하기 위한 제2 층-전달 단계;
를 포함한다.
특히 유리하게는, 그 프로세스는 기능 층을 손상시키기 쉬운 서멀 버짓을 이용하지 않지만, 0.1 nm RMS 미만의 제1 단결정 반도체 층의 거칠기가 획득될 수 있게 한다.
본 발명의 다른 특징들 및 이점들은 첨부 도면을 참조하여 다음의 상세한 설명으로부터 알게 될 것이다.
도 1은 일 실시예에 따른 CFET 디바이스의 개략적인 단면도이다.
도 2는 다른 실시예에 따른 CFET 디바이스의 개략적인 단면도이며, 여기서, 캐리어 기판은 기능 층을 포함한다.
도 3a 내지 도 3f는 CFET 디바이스를 형성하는 데 적합한 이중 절연체-상-반도체 기판의 다양한 제조 단계들을 개략적으로 예시한다.
도면들을 더 명확하게 하기 위해, 다양한 도면들이 반드시 실척대로 도시된 것은 아니다.
도면들에서, 동일한 참조 부호들은 동일하거나 또는 동일한 기능을 수행하는 엘리먼트들을 참조하는 데 사용되었다.
본 발명은, CFET 디바이스를 형성하기 위해, 전술된 벌크 실리콘 기판을 절연체-상-반도체 기판(a semiconductor-on-insulator substrate)으로 대체하는 것을 제안하며, 절연체-상-반도체 기판은 캐리어 기판, 2개의 단결정 반도체 층들, 및 2개의 전기 절연 층들을 포함하며, 2개의 전기 절연 층들은 각각, 한편으로, 2개의 반도체 층들을 분리하고, 다른 한편으로, 캐리어 기판과 그 캐리어 기판에 가장 근접한 반도체 층을 분리한다.
이러한 절연체-상-반도체 기판은, 캐리어 기판과 반도체 층 사이의 중간에 하나의 단결정 반도체 층 및 하나의 전기 절연 층을 포함하는 종래의 SOI 기판(SOI는 절연체-상-실리콘의 두문자어임)에 대하여, 반도체 층들 및 전기 절연 층들의 2개의 쌍들의 존재로 인해, "이중 SOI(double SOI)"로 인정된다.
캐리어 기판은, 캐리어 기판이 디바이스 내에서 단독으로 기계적 캐리어 기능 또는 전기적 기능을 수행해야 하는지 여부에 따라, 반도체(예컨대, 실리콘) 또는 다른 재료로 이루어질 수 있다.
이러한 이중 SOI 기판은 캐리어 기판으로의 단결정 반도체 층의 2개의 연속적인 전달들에 의해 제조될 수 있다. 특히 SmartCutTM 프로세스를 사용하는 것이 가능하며, SmartCutTM 프로세스는,
- 캐리어 기판을 제공하는 단계,
- 제1 단결정 반도체 도너 기판을 제공하는 단계,
- 제1 얇은 표면층을 내부에 정의하기 위해, 그 도너 기판에 약화된 구역을 형성하는 단계(그 약화된 구역은 가능하게는 도너 기판 내의 정의된 깊이에 원자 종의 주입에 의해 형성됨),
- 캐리어 기판에 제1 도너 기판을 본딩하는 단계 ― 제1 전기 절연 층이 본딩 계면에 있음 ―,
- 약화된 구역을 따라 제1 도너 기판을 분리하여, 제1 얇은 층을 캐리어 기판으로 전달하게 하는 단계(SOI 획득),
- 분리 단계와 관련된 결함들을 복구 또는 제거하고 그 층에 요구되는 최종 거칠기 및 두께 특성들을 제공하기 위해, 제1 전달된 층에 대해 마감 프로세싱을 수행하는 단계,
- 가능하게는 제1 단결정 반도체 도너 기판과 동일하거나 또는 상이할 수 있는 제2 단결정 반도체 도너 기판을 제공하는 단계,
- 그 제2 도너 기판에 약화된 구역을 형성하고, 내부에 제2 얇은 표면 층을 정의하는 단계,
- 이전에 형성된 SOI에 제2 도너 기판을 본딩하는 단계 ― 제2 전기 절연 층은 전달된 제1 반도체 층과 제2 도너 기판 사이의 본딩 계면에 있음 ―,
- 약화된 구역을 따라 제2 도너 기판을 분리하여, 제2 얇은 층을 캐리어 기판으로 전달하게 하는 단계(이중 SOI 획득),
- 분리 단계와 관련된 결함들을 복구 또는 제거하고 그 층에 요구되는 최종 거칠기 및 두께 특성들을 제공하기 위해, 제2 전달된 층에 대해 마감 프로세싱을 수행하는 단계
를 포함한다.
이 프로세스의 구현의 세부사항들은 도 3a 내지 도 3f를 참조하여 아래에서 설명될 것이다.
단결정 반도체 층들 각각은 각각의 FinFET 트랜지스터의 활성 구역들(소스, 드레인, 및 채널)을 형성하도록 의도되며, 2개의 트랜지스터들은 반대되는 타입들로 이루어진다. 예컨대, pFET 트랜지스터의 활성 구역은 캐리어 기판에 가장 근접한 제1 단결정 반도체 층에 형성되고, nFET 트랜지스터의 활성 구역은 캐리어 기판으로부터 가장 멀리 있는 제2 단결정 반도체 층에 형성된다. 반대로, 다른 예에 따르면, nFET 트랜지스터의 활성 구역은 제1 단결정 반도체 층에 형성될 수 있고, pFET 트랜지스터의 활성 구역은 제2 단결정 반도체 층에 형성될 수 있다.
그 자체로 알려져 있는 방식으로, 평행한 핀들이 정의될 수 있게 하는 트렌치들을 형성하기 위해, 이중 SOI 기판에 대해 건식 에칭이 수행된다.
현재 텍스트에서, 핀의 "폭"(도 1에서 L로 표시됨)이란, 채널의 폭을 정의하는, 캐리어 기판의 주 표면(main surface)에 평행한 방향의 치수를 의미하며, "높이"(도 1에서 H로 표시됨)란 캐리어 기판의 주 표면에 수직인 방향, 즉, 이중 SOI 기판의 두께의 방향의 치수를 의미한다. 채널의 길이는 치수들 L 및 H에 수직인 방향으로 연장되고, 이 방향으로 분배된 소스와 드레인 사이의 거리에 의해 정의된다.
알려진 CFET 디바이스와 관련하여, 이중 SOI 기판의 사용은 다수의 이점들을 갖는다.
한편으로, n 및 p 채널들의 높이(도 1에서 hT1 및 hT2로 표시됨)는 이들이 형성되는 반도체 층들의 두께와 동일하다.; 따라서 이 높이는, 전달되는 반도체 층 및 전기 절연 층의 두께의 높은 정밀성 및 높은 균일성을 보장하는 층-전달 프로세스(layer-transfer process)의 품질로 인해 매우 정밀하게 제어된다. 마감 단계 후의 전달된 반도체 층들의 두께는 가능하게는, 예컨대, 4 내지 100 nm로 구성될 것이며, 이 두께의 제어는 목표되는 대상에 대해 +/- 0.5 nm로 이루어진다. 생성된 전기 절연 층들의 두께는 가능하게는, 예컨대, 10 내지 200 nm(특히 제1 전기 절연 층에 200 nm의 제한이 적용되고, 제2 전기 절연 층은 유리하게는 훨씬 더 얇음)로 구성될 것이며, 이 두께의 제어는 목표되는 대상에 대해 +/- 1 nm로 이루어진다. 전달/생성된 층들의 두께의 변동성의 제어는 트랜지스터들의 변동성에 대해 당업자에게 잘 알려져 있는 이의 효과들에 의해 정당화된다. 종래의 CFET 디바이스에서, 채널들의 높이는 잘 제어되지 않는 수평 에칭들에 의해 정의된다.
게다가, n 및 p 채널들은 물리적 경계를 형성할 뿐만 아니라 그 채널들을 전기적으로 절연시키는 층에 의해 분리된다. 마찬가지로, 캐리어 기판에 가장 근접한 트랜지스터의 채널은 그 캐리어 기판으로부터 물리적 및 전기적으로 절연된다.
게다가, 제1 전기 절연 층은 유리하게는 트렌치들의 형성 동안 에칭-정지 층을 형성한다.
더욱이, 이중 SOI 기판을 제조하기 위한 프로세스는 단결정 반도체 층들 및 전기 절연 층들의 재료들이 변화될 수 있게 하여, 이들이 필요한 성능에 적응될 수 있게 한다.
따라서, 일 실시예에서, 2개의 단결정 반도체 층들 둘 모두는 실리콘으로 이루어지지만 상이한 도핑 타입들을 갖는다. 바람직하게는, 2개의 층들은 저농도로 도핑되는데, 즉, 10e15 at/cm3 이하의 도펀트 농도로 도핑된다.
다른 실시예에서, 또는 이전의 것과 조합되는 방식으로, 단결정 반도체 층들 둘 모두는 실리콘으로 이루어지지만 상이한 결정 배향들을 갖는다. 이는 2개의 FinFET 트랜지스터들 각각 내의 캐리어들의 이동성이 최적화될 수 있게 하며, 구체적으로, n-타입 트랜지스터에 대해 최상의 캐리어 이동성을 확보하는 활성 구역의 결정 배향은 p-타입 트랜지스터에 대해 최상의 캐리어 이동성을 확보하는 최적의 결정 배향과 상이하다.
다른 실시예에서, 단결정 반도체 층들은 상이한 재료들로 이루어진다.
예컨대, nFET 트랜지스터의 경우, 실리콘은 유리하게는 스트레인드 실리콘(strained silicon)으로 대체될 수 있다. pFET 트랜지스터의 경우, 실리콘은 유리하게는 실리콘-게르마늄으로 대체될 수 있다. 이러한 대안적인 재료들은 각각의 트랜지스터의 채널의 전하-캐리어 이동성이 증가될 수 있게 한다.
각각의 반도체 층에 대한 재료를 선택하는 것은 이중 SOI 기판을 제조할 때 적합한 도너 기판을 사용하기만 하면 된다.
더욱이, n-도핑 또는 p-도핑은 캐리어 기판으로의 각각의 반도체 층의 전달 전에 수행될 수 있으며, 이는 도펀트들의 후속 주입으로 인한 디바이스의 손상을 방지할 수 있다.
일 실시예에서, 2개의 전기 절연 층들은 동일한 재료, 예컨대 실리콘 산화물(SiO2)로 이루어진다. 그 산화물 층들은 통상적으로 실리콘 기판의 열 산화에 의해 획득된다.
대안적으로, 2개의 전기 절연 층들은 상이한 재료들로 이루어진다.
따라서, 일 실시예에 따르면, 제1 전기 절연 층은 소위 "하이-k" 재료, 즉 고 유전 상수의 재료, 이를테면 예컨대, 비제한적으로, 하프늄 산화물 또는 지르코늄 산화물(특히, HfO2, HfON, HfSiO, HfSiON, ZrO2, HfZrO2, 또는 HfZrO)로 이루어질 수 있다. 실리콘 산화물과 관련하여, 이러한 재료는, 제1 단결정 반도체 층의 재료에 대한 더 높은 선택성으로 인해, 에칭-정지 기능을 더 잘 수행할 수 있다.
일 실시예에 따르면, 제2 전기 절연 층은 소위 "로우-k" 재료, 즉 저 유전 상수의 재료, 이를테면 예컨대, 비제한적으로, 탄소-도핑 및/또는 불소-도핑된 실리콘 산화물(특히, SiOC, SiOF, SiOCF, SiOCH) 뿐만 아니라 다공성 산화물 또는 유기 재료(예컨대, 폴리테트라플루오로에틸렌(PTFE), 폴리이미드, 파릴렌)로 이루어질 수 있다. 실리콘-산화물 층과 관련하여 그리고 주어진 전기-절연 성능에 대해, 그러한 재료의 층은 더 얇다(이들 2개의 재료들의 층들의 두께들 사이의 비는 이들의 유전율들 사이의 비에 대응함). 이 구성은 특히 유리한데, 이는, 위에서 언급된 바와 같이, 허용 가능한 트랜지스터 전기적 성능을 유지하면서, 핀들의 높이/폭 비 및 핀들 사이의 요구되는 간격에 의해 밀도의 증가가 제한되기 때문이다. 그에 따라, 핀들의 주어진 높이에 대해, 제2 전기 절연 층의 두께(도 1에서 e로 표시됨)의 감소는 활성 구역들, 특히, 더 높은 높이(hT1, hT2)를 가질 수 있고 그에 따라 전류와 관련하여 더 양호한 성능을 가질 수 있는 채널들에 유익하다. 예컨대, 30 nm 높이의 2개의 채널들을 분리하는 20 nm의 SiO2 층은 10 nm의 탄소-도핑된 다공성 SiO2 층으로 대체될 수 있고, 그에 따라, 2개의 채널들에 대한 높이의 이득은 총 10 nm이고, 즉, 각각의 채널의 높이가 거의 20%만큼 증가된다.
전기 절연 층들 및 단결정 반도체 층들에 대하여 위에서 설명된 다양한 재료 옵션들은 디바이스의 특이성들 및 필요한 성능에 따라 당업자에 의해 자유롭게 조합될 수 있다.
이중 SOI 기판의 다른 이점은 캐리어 기판 자체가 기능화될 수 있다는 것이다. 다시 말하면, 캐리어 기판은 트랜지스터들에 대한 기계적 캐리어 기능을 단독으로 수행하는 것이 아니라, 디바이스의 동작에서 특정 역할을 하는 하나 이상의 층들, 또는 디바이스가 시스템-온-칩 디바이스로 복수의 기능들을 수행할 수 있게 하는 하나 이상의 전자 컴포넌트들을 포함할 수 있다. 캐리어 기판의 이러한 기능화는 캐리어 기판의 선택을 통해 이중 SOI 기판의 제조 동안 또는 특히 제조 전에 달성될 수 있다.
예컨대, 캐리어 기판은, 폴리실리콘 층의 형태를 취할 수 있는, 전하를 트랩핑하기 위한 층을 포함할 수 있다. 이러한 층은 라디오 주파수 디바이스의 동작에 특히 유용하여 CFET 디바이스와 조합될 수 있고, 그에 따라, 로직 및 연산을 위해 의도된 컴포넌트들 및 연결성을 관리하도록 요구되는 라디오 주파수(RF) 컴포넌트들이 동일한 칩 내에 통합될 수 있게 한다. 다수의 전기적 트랩들을 포함하는 이 층은 자기-바이어스(self-bias), 및 기판을 통한 트랜지스터들 사이의 크로스토크(crosstalk)(라디오 주파수 트랜지스터들의 강한 전자기 방출에 의해 유도됨)를 제한한다. 이 층은 전하를 트랩핑하여 이러한 간섭이 감소될 수 있게 한다. 이러한 정확한 경우, 트랩핑 베이스 층과 유용한 층 사이에 전기 절연 층이 배치되어야만 하기 때문에 이중 SOI가 요구된다.
이전의 것과 선택적으로 조합될 수 있는 다른 예에 따르면, 캐리어 기판은 특정 품질을 갖는 층, 예컨대, COP(crystal originated pit)들로 지칭되는 결함들이 없는 실리콘 층을 포함할 수 있다. 이 층은 문헌(Silicon-on-Insulator Technology and Devices XI, Electrochemical Society Proceedings, Volume 2003-05의 27 페이지 참조)에서 COP가 없는 것으로 인정된 타입의 CZ(Czochralski) 층, 또는 선택적으로 도핑될 수 있는 에패택셜 반도체 층일 수 있다.
특히, 이러한 층은 e-DRAM(embedded dynamic random access memory)가 포함될 수 있게 한다. 임베디드 DRAM 메모리들은, (부분적으로) 시스템 메모리를 별개의 모듈들 내에 포함시키는 것이 아니라 칩 내에 직접적으로 포함시킴으로써, 로컬 메모리와 시스템 메모리 사이의 레이턴시가 크게(약 3배만큼) 감소될 수 있게 한다. 이를 위해, 임베디드 DRAM 메모리는 또한, 정적 메모리(소위 SRAM)의 일부를 대체한다. 로직 회로 이외의 임베디드 DRAM 메모리의 제조는 기판에 메모리 효과를 생성하는 커패시터들을 매립하는 것으로 구성된다. 커패시터들이 내부에 제조되는 층은 도핑되어야만 한다.
도 1은 본 발명의 일 실시예에 따른 CFET 디바이스의 개략적인 단면도이다.
디바이스는 캐리어 기판(1)을 포함한다. 캐리어 기판은 벌크 실리콘, 또는 디바이스에 대한 기계적 캐리어로서 역할을 할 수 있는 임의의 다른 재료로 제조될 수 있다.
캐리어 기판(1)은 제1 전기 절연 층(2a)으로 덮여 있다. 유리하게는, 그 층(2a)은 핀(F)의 형성 동안 에칭-정지 층으로서 작용하여 캐리어 기판(1)의 실질적으로 전체 표면에 걸쳐 연장된다. 그러나, 2개의 핀들 사이의 층(2a)의 재료로부터 층(2a)이 부분적으로 또는 완전히 제거되는 것이 배제되는 것은 아니다. 층(2a)은 실리콘 산화물, 또는 특히 에칭에 대한 선택성을 위해 선택되는 다른 전기 절연 재료로 제조될 수 있다. 따라서, 층(2a)은 유리하게는 하이-k 유전체일 수 있다.
핀(F)은 제1 전기 절연 층(2a) 상에 제1 트랜지스터의 채널을 형성하는 단결정 반도체 층(2b)을 포함한다. 그 채널의 높이(hT1)는 층(2b)의 두께와 동일하다. 층(2b)은 예컨대 p-도핑되고, 바람직하게는 저농도로 p-도핑된다. 이는 실리콘, 또는 특히 그 층에서 전하-캐리어 이동성을 최대화하도록 선택될 수 있는 다른 반도체로 제조될 수 있다. 따라서, 트랜지스터가 p-타입인 경우, 층(2b)은 유리하게는 실리콘-게르마늄으로 제조될 수 있다.
핀은 제1 반도체 층(2b) 상에 제2 전기 절연 층(3a)을 포함한다. 층(3a)은 실리콘 산화물, 또는 특히 낮은 유전율을 위해 선택되는 다른 전기 절연 재료로 제조될 수 있으며, 이는 그 층(3a)의 두께가 최소화될 수 있게 하고, 그 대신, 2개의 트랜지스터들의 채널들의 높이가 최대화될 수 있게 한다. 따라서, 층(3a)은 유리하게는 로우-k 유전체, 예컨대, 탄소-도핑된 다공성 SiO2일 수 있다.
마지막으로, 핀은 제2 전기 절연 층(3a) 상에 제1 트랜지스터의 채널을 형성하는 제2 단결정 반도체 층(3b)을 포함한다. 그 채널의 높이(hT2)는 층(3b)의 두께와 동일하다. 층(3b)은 예컨대 n-도핑되고, 바람직하게는 저농도로 n-도핑된다. 이는 실리콘, 또는 특히 그 층에서 전하-캐리어 이동성을 최대화하도록 선택될 수 있는 다른 반도체로 제조될 수 있다. 따라서, 트랜지스터가 n-타입인 경우, 층(3b)은 유리하게는 스트레인드 실리콘으로 제조될 수 있다.
도 2는 본 발명의 일 실시예에 따른 CFET 디바이스의 개략적인 단면도이다.
도 1과 관련하여, 도 2의 CFET 디바이스는 캐리어 기판에 포함된 기능 층을 더 포함한다. 따라서, 캐리어 기판(1)은 베이스 기판(1a) 및 기능 층(1b)을 포함하며, 베이스 기판(1a)은 예컨대 벌크 실리콘, 또는 디바이스에 대한 기계적 캐리어로서 역할을 할 수 있는 임의의 다른 재료로 제조되고, 기능 층(1b)은 베이스 기판(1a)과 제1 전기 절연 층(2a) 사이에 배열된다.
기능 층(1b)은 특히 다음과 같을 수 있다:
- 특히 라디오 주파수 디바이스들에서 전하-트랩핑 기능을 수행하는 폴리실리콘 층;
- 소위 무-COP 단결정 실리콘 층(COP-free single-crystal silicon layer), 즉, 결정 격자 내에 공동들이 없거나 또는 매우 낮은 밀도의 공동들을 갖는 층;
- 선택적으로 도핑될 수 있는 에피택셜 반도체 층(예컨대, 탄소-도핑된 Si, 인-도핑된 Si, 붕소-도핑된 Si, 또는 심지어 SiGe).
도면들의 단순성을 위해, 단일 핀(F)이 도시되었지만, CFET 디바이스가 원칙적으로 캐리어 기판으로부터 서로 평행하게 연장되는 다수의 핀들을 포함한다는 것은 말할 것도 없다.
도 3a 내지 도 3f는 위에서 설명된 CFET 디바이스들을 생산하는 데 적합한 이중 SOI 기판을 제조하기 위한 프로세스의 다양한 단계들을 개략적으로 예시한다.
SmartCutTM 타입의 이중 층 전달을 통한 이러한 이중 SOI 기판의 제조는 CFET 디바이스들의 생산에 특정된 특정 기술적 제약들을 만족시켜야만 한다.
특히, 각각의 핀이 정의될 수 있게 하는 이중 SOI 기판 내의 트렌치들의 에칭은 디바이스들 및 디바이스들의 간격의 정렬을 보장하기 위해 단일 단계에서 수행되어야만 한다. 실제로, 그러한 에칭은 90 nm를 초과하지 않는 깊이까지, 예컨대, 60 내지 90 nm로 구성된 두께에 걸쳐 수행될 수 있다.
게다가, 전류의 양을 최대화하기 위해 n 및 p 채널들의 두께를 최대화하려고 하는 한, 단결정 반도체 층(2b 및 3b)의 두께는 전형적으로 약 25 내지 40 nm이어야만 하며, 그 층들 사이에 이의 일부를 위해 중간에 있는 전기 절연 층(3a)의 두께는 10 내지 30 nm로 구성된다.
따라서, 이러한 층들의 두께는, CFET 디바이스의 예상 성능과 양립 가능한 결함을 보장하도록, 특정 제약들을 만족시키기 위해 층-전달 프로세스를 요구한다.
특히, 전기 절연 층(3a)의 얇은 두께는, 그 전기 절연 층이 본딩되어야만 하는 층(즉, 제1 단결정 반도체 층(2b))의 표면이 0.1 nm RMS(RMS는 평균 제곱근(root mean square))의 두문자어임) 미만의 거칠기, 및 가능한 낮은 밀도의 50 nm 사이즈의 결함들을 갖도록 요구한다.
더욱이, n 또는 p 채널을 형성하도록 의도된 각각의 단결정 반도체 층의 두께의 변동성은 목표 두께에 대해 약 ±1.5 nm로 극히 작아야만 한다. 이러한 작은 변동성은, 특히 SmartCutTM 프로세스에서 리시버(receiver) 기판으로서 역할을 하는 반도체 표면들을 폴리싱하기 위해 종래에 사용된 바와 같은 화학-기계적-폴리싱(CMP) 프로세스에 의해 획득될 수 없다.
이러한 어려움들을 해결하기 위해, 제1 층-전달 단계에서, FDSOI 기판(FDSOI는 완전-공핍형 SOI(fully-depleted SOI)의 두문자어임)을 형성하기 위해 종래에 이용된 프로세스를 구현하는 것이 제안되었으며, 이 프로세스는 요구되는 거칠기를 달성하기 위해 전달되는 층의 표면을 평활화하는 고온 열 처리를 포함한다. 이 거칠기는 화학-기계적 폴리싱으로 획득된 것과 동일하지만, 전달되는 층의 두께의 요구되는 변동성이 달성될 수 있게 한다.
특히, 독자는 결함들의 공간 주파수의 함수로서 30 μm x 30 μm 면적에 대한 전력 스펙트럼 밀도(power spectral density(PSD)) 그래프에 대해 W. Schwarzenbach 등에 의한 논문(ECS Trans. 53, p.39(2013))을 참조할 수 있다.
그러나, 평면 FDSOI 기판을 형성하기 위한 알려져 있는 프로세스와 관련하여, 이 옵션에서, 전형적으로 FDSOI 기판을 제조하기 위한 프로세스에 포함되고 참조 문헌 W. Schwarzenbach 등의 IEEE ICICDT proceeding, 2011에서 설명되는 단계별 세정 프로세스를 제거하는 것이 유리할 수 있는데, 이는 CFET 디바이스에 대해 요구되는 두께 변동성이 평면 FDSOI 기판에서 일반적으로 추구되는 변동성(이는 목표 두께에 대해 약 ±0.5 nm임)보다 더 높은 한 그 단계별 세정 프로세스가 불필요한 것으로 보이기 때문이다. 이 세정 단계의 제거는 제1 반도체 층(2b)에 대해 요구되는 품질을 보존하면서 제조 프로세스의 비용이 최소화될 수 있게 한다.
제2 층-전달 단계와 관련하여, 이는 제1 단계와 동일한 조건들 하에서 수행될 수 있거나, 또는 실제로 PDSOI 기판을 형성하기 위해 이용되는 프로세스가 이용될 수 있다(PDSOI는 부분-공핍형 SOI(partially-depleted SOI)의 두문자어임).
제1 옵션에 따르면, 출원인은, O. Kononchuck 등에 의한 논문(Solid State Phenomena, vol 131-133, pp 113-118, 2008)에서 설명된 물리적 프로세스를 사용하여, 오래 지속되는 평활화 열 처리가 전기 절연 층(2a)의 산화물의 용해를 야기하지 않는 것을 입증하였다.
도 3a 내지 도 3c는 제1 층-전달 단계를 개략적으로 예시한다.
도 3a를 참조하면, 제1 단결정 반도체 도너 기판(20)이 제공되며, 여기서, CFET 디바이스의 층(2b)을 형성하도록 의도된 제1 얇은 표면 층을 내부에 정의하도록 의도된 약화된 구역(21)이 형성된다.
그 자체로 알려져 있는 바와 같이, 그 약화된 구역은 도너 기판(20) 내의 정의된 깊이로 원자 종, 이를테면 수소 및/또는 헬륨을 주입함으로써 형성될 수 있다.
유리하게는, 도너 기판(20)은 CFET 디바이스의 층(2a)의 적어도 일부를 형성하도록 의도된 전기 절연 층으로 미리 덮일 수 있다.
도 3b를 참조하면, 제1 도너 기판(20)이 캐리어 기판(1)에 본딩되며, 제1 전기 절연 층(2a)이 본딩 계면에 있다. 도 3b에 예시되어 있지 않지만, 캐리어 기판은, 제1 도너 기판(20)의 표면에 선택적으로 존재하는 전기 절연 층과 조합하여 CFET 디바이스의 층(2a)의 적어도 일부를 형성하도록 의도된 전기 절연 층으로 덮일 수 있다.
도 3c를 참조하면, 제1 도너 기판(20)은 층(2b)을 캐리어 기판으로 전달하기 위해 약화된 구역(21)을 따라 분리된다.
위에서 나타낸 바와 같이, 전달되는 층(2b)을 마감하기 위한 프로세스는, 분리 단계와 관련된 결함들을 복구 또는 제거하고 그 층에 요구되는 최종 거칠기 및 두께 특성들을 제공하기 위해, 그렇게 형성된 제1 SOI 기판 상에 수행된다. 특히, 이러한 프로세싱은 전형적으로는 1000 내지 1200 ℃로 구성되는 고온에서 그리고 전형적으로는 10 내지 120분으로 구성된 비교적 긴 길이로 이루어지는 열 처리를 포함한다. 이 열 처리는 0.1 nm RMS 미만의 거칠기가 달성될 때까지 표면을 평활화하는 효과를 갖는다.
도 3d 내지 도 3f는 제2 층-전달 단계를 개략적으로 예시한다.
도 3d를 참조하면, 제2 단결정 반도체 도너 기판(30)이 제공되며, 여기서, CFET 디바이스의 층(3b)을 형성하도록 의도된 제1 얇은 표면 층을 내부에 정의하도록 의도된 약화된 구역(31)이 형성된다. 제2 도너 기판이 제1 도너 기판(20)의 참조 부호와 상이한 참조 부호로 참조되어 있지만, 동일한 기판일 수 있으며, 제1 도너 기판은 주입-관련 결함들을 제거하기 위해 분리 후에 프로세싱되었다. 그러나, 유리하게는, 제1 및 제2 도너 기판들의 재료들은 (예컨대, 조성, 결정 배향, 도핑, 및/또는 스트레인 측면에서) 상이하고, 이들이 형성하고자 하는 채널의 성질에 따라 선택된다.
그 자체로 알려져 있는 바와 같이, 그 약화된 구역은 도너 기판(30) 내의 정의된 깊이로 원자 종, 이를테면 수소 및/또는 헬륨을 주입함으로써 형성될 수 있다.
유리하게는, 도너 기판(30)은 CFET 디바이스의 층(3a)의 적어도 일부를 형성하도록 의도된 전기 절연 층으로 미리 덮일 수 있다.
도 3e를 참조하면, 제1 도너 기판(30)이 제1 층-전달 단계의 종료 시에 획득된 SOI 기판에 본딩되며, 제1 전기 절연 층(3a)이 본딩 계면에 있다.
도 3f를 참조하면, 제2 도너 기판(30)은 층(2b)을 SOI 기판으로 전달하기 위해 약화된 구역(31)을 따라 분리된다.
위에서 나타낸 바와 같이, (FDSOI 기판을 제조하기 위한 프로세스의 타입의) 일 실시예에 따르면, 전달되는 층(3b)을 마감하기 위한 프로세스는, 분리 단계와 관련된 결함들을 복구 또는 제거하고 그 층에 요구되는 최종 거칠기 및 두께 특성들을 제공하기 위해, 그렇게 형성된 이중 SOI 기판 상에 수행된다. 특히, 이러한 프로세싱은 전형적으로는 1000 내지 1200 ℃로 구성되는 고온에서 그리고 전형적으로는 10 내지 120분으로 구성된 비교적 긴 길이로 이루어지는 열 처리를 포함한다. 이 열 처리는 0.1 nm RMS 미만의 거칠기가 달성될 때까지 표면을 평활화하는 효과를 갖는다.
(PDSOI 기판을 제조하기 위한 프로세스의 타입의) 다른 실시예에 따르면, 전달되는 층(3b)을 마감하기 위한 프로세스는, 분리 단계와 관련된 결함들을 복구 또는 제거하고 그 층에 요구되는 최종 거칠기 및 두께 특성들을 제공하기 위해, 그렇게 형성된 이중 SOI 기판 상에 수행된다. 특히, 이러한 프로세싱은 전형적으로는 1100 내지 1250 ℃로 구성되는 고온에서 그리고 전형적으로는 1분보다 더 짧은 비교적 짧은 길이로 이루어지는 열 처리들을 포함한다. 이러한 열 처리들은 0.5 nm RMS 미만의 거칠기가 달성될 때까지 표면을 평활화하는 효과를 갖는다.
다음으로, 도 1에 예시된 바와 같은 하나 이상의 핀들을 정의하기 위해, 제1 전기 절연 층(2a)까지 에칭함으로써, 이중 SOI 기판에 트렌치들이 형성된다. 이 에칭 동안, 층(2a)은 유리하게는 에칭-정지 층의 역할을 한다.
특정 형태의 실행에서, 도 2에 예시된 바와 같이, 캐리어 기판(1)에 기능 층(1b)을 포함시키는 것이 유리할 수 있다.
이 경우, 이중 SOI 기판의 제조에 구현되는 서멀 버짓(thermal budget)이 중요할 수 있다. 구체적으로, 기능 층(1b)이 폴리실리콘을 포함하는 경우, 반도체 층(2b)을 평활화하기 위한 고온 열 처리의 적용은 층(1b)의 폴리실리콘의 재결정화를 발생시켜서 층(1b)이 이의 전하-트랩핑 특성들의 일부 또는 전부를 잃게 할 수 있다. 다른 예에서, 기능 층(1b)이 도핑된 경우, 반도체 층(2b)을 평활화하기 위한 고온 열 처리의 적용은 SOI 기판 내의 도펀트의 확산을 발생시켜서 e-DRAM 메모리의 집적을 방해할 수 있다.
이 경우, 층(2b)을 형성하기 위해, 제한된 서멀 버짓으로, 매우 낮은 거칠기 및 매우 낮은 결함이 획득될 수 있게 하는 층-전달 프로세스를 사용하는 것이 유리하다. 그러한 프로세스는 다음의 조건들 하에서 구현될 수 있다: 도너 기판(20)은 바람직하게는 2개의 재료 층들을 보유할 것이며, 제1 층은 선택적 에칭 프로세스를 위한 캐리어로서 역할을 하고, 제2 층은 층(2b)을 형성한다. 이들 2개의 층들은 유리하게는 에피택시에 의해 생성될 수 있다. 약화된 구역은 2개의 전술된 층들의 두께보다 엄격하게 더 큰 정의된 깊이로 원자 종, 이를테면 수소 및/또는 헬륨을 주입함으로써 형성될 수 있다. 유리하게는, 도너 기판(20)은 CFET 디바이스의 층(2a)의 적어도 일부를 형성하도록 의도된 전기 절연 층으로 미리 덮일 수 있다.
도 3b를 참조하면, 제1 도너 기판(20)이 캐리어 기판(1)에 본딩되며, 제1 전기 절연 층(2a)이 본딩 계면에 있다. 도 3b에 예시되어 있지 않지만, 캐리어 기판은, 제1 도너 기판(20)의 표면에 선택적으로 존재하는 전기 절연 층과 조합하여 CFET 디바이스의 층(2a)의 적어도 일부를 형성하도록 의도된 전기 절연 층으로 덮일 수 있다.
도 3c를 참조하면, 제1 도너 기판(20)은 층(2b)을 캐리어 기판으로 전달하기 위해 약화된 구역(21)을 따라 분리된다.
이어서, 사전에 생성된 2개의 층들 각각 상에서 정지하는 선택적 에칭으로 구성된 마감 프로세싱이 그렇게 형성된 제1 SOI 기판 상에 수행된다. 이러한 마감 프로세싱은 500 ℃ 초과의 온도의 어떠한 프로세싱도 포함하지 않는다. 이는, 종료 시에, 0.1 nm RMS 미만의 거칠기의 표면이 달성될 수 있게 한다.
제2 층-전달 단계에서 전달된 층(3b)과 관련하여, 서멀 버짓과 관련된 동일한 제약들이 적용되지만, 위에서 나타낸 바와 같이, PDSOI 프로세스는 기능 층(1b)의 특성들을 악화시키지 않는 열 처리로 층(3b)에 대해 요구되는 품질을 획득하기에 충분하다.
층(2b)이 실리콘-게르마늄 층인 경우(특히, 이 층이 p-타입 트랜지스터의 채널을 형성하도록 의도된 경우), SOI 기판 상에 에피택시에 의해 그 SiGe 층을 형성하는 것이 유리할 수 있다. 구체적으로, 약 3%의 두께 변동성의 30 nm의 에피택셜 SiGe 층은 CFET 디바이스의 변동성 기준이 만족될 수 있게 한다. 이러한 SOI 기판 상에 에피택시에 의해 생성된 절연체-상-실리콘-게르마늄(silicon-germanium-on-insulator, SiGeOI)은 제2 층-전달 단계에서 리시버 기판으로서 역할을 할 수 있다. 이 제2 층-전달 단계는 유리하게는 SiGeOI 기판에 스트레인드 실리콘의 층(3b)(n-타입 트랜지스터의 채널을 형성하도록 의도됨)을 전달하도록 설계될 수 있다.
일 실시예에 따르면, 제2 도너 기판은 SiGe 시드 층, 및 시드 층 상에 형성된 에피택셜 Si 층을 포함할 수 있으며, SiGe는 실리콘의 성장 동안 이의 격자 파라미터를 부과하여 그 실리콘에 스트레인을 생성한다. 다음으로, 그 자체로 알려져 있는 방식으로, 전달될 층(3b)을 정의하도록 의도된 약화된 구역이 실리콘-게르마늄 층에 형성되고, 그 후에, 제2 도너 기판이 전기 절연 층(3a)을 통해 SiGeOI 기판에 본딩된다. 그 전기 절연 층은, 특히, 약화된 구역을 형성하도록 의도된 주입 전에 스트레인드 실리콘 상에 형성될 수 있다.
일 실시예에 따르면, 제2 도너 기판은 언스트레인드 실리콘(unstrained silicon)으로 이루어질 수 있다. 그 자체로 알려져 있는 방식으로, 전달될 층(3b)을 정의하도록 의도된 약화된 구역이 실리콘에 형성되고, 그 후에, 제2 도너 기판이 전기 절연 층(3a)을 통해 SiGeOI 기판에 본딩된다. 그 전기 절연 층은, 특히, 약화된 구역을 형성하도록 의도된 주입 전에 제2 도너 기판 상에 형성될 수 있다. 핀을 분리하도록 의도된 트렌치들의 형성은 또한, 실리콘 층(3b)에 SiGe 층(2b)(이는 일반적으로 SOI 기판 상의 에피택시에 의한 형성으로 인해 점진적인 스트레인을 가짐)의 스트레인의 적어도 일부를 전달하는 효과를 갖는다. 그렇게 획득된 CFET 디바이스에서, 이어서, SiGe 층(2b)은 이완되는 반면에 실리콘 층(3b)은 스트레인된다.
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Claims (17)

  1. CFET 디바이스를 제조하기 위한 프로세스로서,
    이중 절연체-상-반도체 기판(double semiconductor-on-insulator substrate)을 형성하는 단계로서, 상기 이중 절연체-상-반도체 기판은 상기 이중 절연체-상-반도체 기판의 베이스로부터 상기 이중 절연체-상-반도체 기판의 표면까지 연속적으로 캐리어 기판(1), 제1 전기 절연 층(2a), 제1 단결정 반도체 층(2b), 제2 전기 절연 층(3a), 및 제2 단결정 반도체 층(3b)을 포함하는, 단계;
    적어도 하나의 핀(fin)(F)을 형성하기 위해, 상기 이중 절연체-상-반도체 기판의 표면으로부터 상기 제1 전기 절연 층(2a)까지 트렌치(trench)들을 형성하는 단계; 및
    각각의 핀(F)에서, 상기 제1 반도체 층(2b)에 제1 트랜지스터의 채널을 형성하고, 상기 제2 반도체 층(3b)에 상기 제1 트랜지스터와 반대되는 타입의 제2 트랜지스터의 채널을 형성하는 단계;
    를 포함하는 것을 특징으로 하며,
    상기 이중 절연체-상-반도체 기판을 형성하는 단계는,
    제1 절연체-상-반도체 기판을 형성하기 위해, 상기 제1 전기 절연 층(2a) 및 상기 제1 단결정 반도체 층(2b)을 상기 캐리어 기판(1)에 전달하기 위한 제1 층-전달 단계로서, 상기 제1 층-전달 단계는 상기 제1 단결정 반도체 층을 0.1 nm RMS 미만의 거칠기까지 평활화하기에 충분히 높은 온도의 열 처리를 포함하는, 단계; 및
    상기 열 처리 후에, 상기 제2 전기 절연 층(3a) 및 상기 제2 단결정 반도체 층(3b)을 상기 제1 절연체-상-반도체 기판의 상기 제1 단결정 반도체 층에 전달하기 위한 제2 층-전달 단계;
    를 포함하는,
    CFET 디바이스를 제조하기 위한 프로세스.
  2. 제1항에 있어서,
    상기 트렌치들은 에칭에 의해 형성되고, 상기 제1 전기 절연 층(2a)은 상기 에칭을 위한 정지 층을 구성하는,
    CFET 디바이스를 제조하기 위한 프로세스.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 단결정 반도체 층(2b) 및 상기 제2 단결정 반도체 층(3b)의 두께는 25 nm 내지 40 nm 인,
    CFET 디바이스를 제조하기 위한 프로세스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 전기 절연 층(3a)의 두께는 10 nm 내지 30 nm 인,
    CFET 디바이스를 제조하기 위한 프로세스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 반도체 층(2b) 및 상기 제2 반도체 층(3b)은 반대되는 타입들로 도핑된 실리콘으로 이루어지는,
    CFET 디바이스를 제조하기 위한 프로세스.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 반도체 층(2b) 및 상기 제2 반도체 층(3b)은 상이한 결정 배향들을 갖는 실리콘으로 이루어지는,
    CFET 디바이스를 제조하기 위한 프로세스.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 반도체 층(2b) 및 상기 제2 반도체 층(3b)은 상이한 재료들로 이루어지는,
    CFET 디바이스를 제조하기 위한 프로세스.
  8. 제1항 내지 제4항 및 제7항 중 어느 한 항에 있어서,
    n-타입 트랜지스터의 채널이 내부에 형성되는 반도체 층은 스트레인드 실리콘(strained silicon)으로 이루어지는,
    CFET 디바이스를 제조하기 위한 프로세스.
  9. 제1항 내지 제4항, 제7항, 및 제8항 중 어느 한 항에 있어서,
    p-타입 트랜지스터의 채널이 내부에 형성되는 반도체 층은 실리콘-게르마늄으로 이루어지는,
    CFET 디바이스를 제조하기 위한 프로세스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 전기 절연 층(2a) 및/또는 상기 제2 전기 절연 층(3a)은 실리콘 산화물(SiO2)로 이루어지는,
    CFET 디바이스를 제조하기 위한 프로세스.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 전기 절연 층(2a) 및 상기 제2 전기 절연 층(3a)은 상이한 재료들로 이루어지는,
    CFET 디바이스를 제조하기 위한 프로세스.
  12. 제1항 내지 제9항 및 제11항 중 어느 한 항에 있어서,
    상기 제1 전기 절연 층(2a)은 하이-k(high-k) 재료로 이루어지는,
    CFET 디바이스를 제조하기 위한 프로세스.
  13. 제1항 내지 제9항, 제11항, 및 제12항 중 어느 한 항에 있어서,
    상기 제2 전기 절연 층(2b)은 로우-k(low-k) 재료로 이루어지는,
    CFET 디바이스를 제조하기 위한 프로세스.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 캐리어 기판(1) 상에 반도체 층(1b)을 에피택시에 의해 성장시키는 단계를 포함하는,
    CFET 디바이스를 제조하기 위한 프로세스.
  15. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 캐리어 기판(1)은 적어도 하나의 무-COP CZ 실리콘 층(COP-free CZ silicon layer)(1b)을 포함하는,
    CFET 디바이스를 제조하기 위한 프로세스.
  16. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 단결정 반도체 층(2b)의 평활화 열 처리는 10분 내지 120분으로 구성된 시간 동안 1000 ℃ 내지 1200 ℃로 구성된 온도로 수행되는,
    CFET 디바이스를 제조하기 위한 프로세스.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    1분 미만의 시간 동안 수행되는 1100 ℃ 내지 1250 ℃로 구성된 온도로 상기 제2 단결정 반도체 층(3b)을 마감하기 위한 열 처리를 더 포함하는,
    CFET 디바이스를 제조하기 위한 프로세스.
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