TWI814897B - 用於製造互補式場效電晶體(cfet)裝置之方法 - Google Patents

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Abstract

本發明係關於一種用於製造一CFET裝置之方法，該方法之特徵在於其包含： -     形成一雙絕緣體上半導體基體，該雙絕緣體上半導體基體自其基底至其表面依次地包含：一載體基體、一第一電氣絕緣層、一第一單晶半導體層、一第二電氣絕緣層及一第二單晶半導體層； -     自該基體之該表面至該第一電氣絕緣層形成溝槽，以便形成至少一個鰭片， -     在各鰭片中，在該第一半導體層中形成一第一電晶體之一通道及在該第二半導體層中形成類型與該第一電晶體相對之一第二電晶體的一通道， 該雙絕緣體上半導體基體之該形成包含： -     執行一第一層轉移步驟，以便將該第一電氣絕緣層及該第一單晶半導體層轉移至該載體基體，以便形成一第一絕緣體上半導體基體，該第一層轉移步驟包含在一足夠高之溫度下的一熱處理以使該第一單晶半導體層平滑至小於0.1 nm RMS之一粗糙度， -     在該熱處理之後，執行一第二層轉移步驟以便將該第二電氣絕緣層及該第二單晶半導體層轉移至該第一絕緣體上半導體基體之該第一單晶半導體層。

Description

用於製造互補式場效電晶體(CFET)裝置之方法
發明領域 本發明係關於一種用於製造一互補式場效電晶體(CFET)裝置之方法。
發明背景 CFET裝置(CFET為「互補式場效電晶體」之首字母縮寫)可定義為包含互補鰭式場效電晶體(FinFET)之結構。換言之，其為由例如P型電晶體(所謂的pFET)上之n型電晶體(所謂的nFET)的不同類型之二個FinFET電晶體堆疊而成的三維電子裝置。
此堆疊允許減小裝置之佔據面積且因此增加每單位面積之電晶體的密度。
習知地，CFET裝置係自整合內埋式犧牲層之塊狀單晶矽基體生產。此犧牲層可例如為矽鍺(SiGe)層，其中蝕刻允許界定電晶體之各種鰭片的豎直溝槽。犧牲層之選擇性蝕刻允許此等二個n型及P型FinFET電晶體之豎直實體分離。
意欲形成互補式FinFET電晶體之源極區域及汲極區域的作用區可例如藉由在由此形成之結構之厚度中的選擇性植入而經n摻雜及p摻雜。
此外，取決於目標應用之類型，通道可經n摻雜或p摻雜。此摻雜亦可藉由該結構之厚度中的選擇性植入來進行。
鰭片之寬度的減小必須伴隨有作用區且尤其通道之高度的增加，以便允許增加能夠傳遞之電流的量。
然而，鰭片之製造存在技術限制，尤其就高度/寬度比而言，使得可達成每單位面積之電晶體的密度，同時使可接受的電氣效能趨近於臨限值。
發明概要 本發明之一個目標為改良CFET裝置之設計及製造。
為此目的，本發明提出一種用於製造一CFET裝置之方法，該方法之特徵在於其包含： -  形成一雙絕緣體上半導體基體，該雙絕緣體上半導體基體自其基底至其表面依次地包含：一載體基體、一第一電氣絕緣層、一第一單晶半導體層、一第二電氣絕緣層及一第二單晶半導體層； -  自該基體之該表面至該第一電氣絕緣層形成溝槽，以便形成至少一個鰭片， -  在各鰭片中，在該第一半導體層中形成一第一電晶體之一通道及在該第二半導體層中形成類型與該第一電晶體相對之一第二電晶體的一通道， 該雙絕緣體上半導體基體之該形成包含： -  執行一第一層轉移步驟以便將該第一電氣絕緣層及該第一單晶半導體層轉移至該載體基體，以便形成一第一絕緣體上半導體基體，該第一層轉移步驟包含在一足夠高之溫度下的一熱處理以使該第一單晶半導體層平滑至小於0.1 nm RMS之一粗糙度， -  在該熱處理之後，執行一第二層轉移步驟以便將該第二電氣絕緣層及該第二單晶半導體層轉移至該第一絕緣體上半導體基體之該第一單晶半導體層。
根據此方法之有利但可選的特徵，當在技術上適當時，該等特徵可單獨或組合地實施： -  該等溝槽係藉由蝕刻形成，該第一電氣絕緣層形成該蝕刻之一終止層； -  該第一單晶半導體層及該第二單晶半導體層之厚度介於25 nm與40 nm之間； -  該第二電氣絕緣層之厚度介於10 nm與30 nm之間； -  該第一單晶半導體層之平滑熱處理係在介於1000℃與1200℃之間的一溫度下進行，持續介於10分鐘與120分鐘之間的一時間； -  該方法進一步包含在介於1100℃與1250℃之間的一溫度下進行持續短於一分鐘之一時間的一熱處理，該熱處理用於修整該第二單晶半導體層。
由此形成之該CFET裝置包含一載體基體及自該載體基體延伸之至少一個鰭片，在該至少一個鰭片中配置有相對類型之二個疊置的場效電晶體，該裝置之特徵在於自該載體基體開始，各鰭片包含： -  一第一電氣絕緣層； -  一第一單晶半導體層，其形成一第一電晶體之該通道； -  一第二電氣絕緣層； -  一第二單晶半導體層，其形成一第二電晶體之該通道。
關於「疊置」，其意謂電晶體在垂直於該載體基體之主表面的一方向上堆疊。
關於該第一半導體層及該第二半導體層，可設想到以下實施例，在技術上相關時視情況進行組合： -  該第一半導體層及該第二半導體層由矽摻雜之相對類型製成； -  該第一半導體層及該第二半導體層由具有不同晶體定向之矽製成； -  該第一半導體層及該第二半導體層由不同材料製成； -  形成有一n型電晶體之該通道的該半導體層由應變矽製成； -  形成有一p型電晶體之該通道的該半導體層由矽鍺製成。
關於該第一電氣絕緣層及該第二電氣絕緣層，可設想到以下實施例，在技術上相關時視情況進行組合： -  該第一電氣絕緣層及/或該第二電氣絕緣層由氧化矽(SiO2 )製成； -  該第一電氣絕緣層及該第二電氣絕緣層由不同材料製成； -  該第一電氣絕緣層由具有高介電常數之一材料(「高k」材料)製成； -  該第二電氣絕緣層由具有低介電常數之一材料(「低k」材料)製成。
根據一種執行形式，該載體基體包含選自以下層之至少一個額外層： -  一電荷捕獲層； -  一磊晶半導體層； -  一無COP之CZ矽層，亦即，不含COP類型之晶體缺陷的一層。
在某些實施例中，一CFET裝置之該製造可包含： -  形成一雙絕緣體上半導體基體，該雙絕緣體上半導體基體自其基底至其表面依次地包含：包括一功能層(諸如，一多晶矽層、一所謂的無COP單晶矽層或一磊晶半導體層，其可視情況經摻雜)之一載體基體、一第一電氣絕緣層、一第一單晶半導體層、一第二電氣絕緣層，及一第二單晶半導體層； -  自該基體之該表面至該第一電氣絕緣層形成溝槽，以便形成至少一個鰭片， -  在各鰭片中，在該第一半導體層中形成一第一電晶體之一通道及在該第二半導體層中形成類型與該第一電晶體相對之一第二電晶體的一通道， 該雙絕緣體上半導體基體之該形成包含： -  執行一第一層轉移步驟以便將該第一電氣絕緣層及該第一單晶半導體層轉移至該載體基體，以便自一第一供體基體形成一第一絕緣體上半導體基體，該第一供體基體包含適合相對於該第一單晶半導體層選擇性地蝕刻之一層(該等層可藉由磊晶有利地產生)及位於該第一供體基體中之一深度處的一弱化區(能夠藉由植入原子物種有利地形成)，該深度嚴格地大於二個前述層之厚度， -  在選擇性地蝕刻適合相對於該第一單晶半導體層選擇性地蝕刻之該層之後，執行一第二層轉移步驟以便將該第二電氣絕緣層及該第二單晶半導體層轉移至該第一絕緣體上半導體基體之該第一單晶半導體層。
尤其有利地，該方法不使用易於損害功能層之一熱預算，但允許獲得小於0.1 nm RMS之該第一單晶半導體層的一粗糙度。
較佳實施例之詳細說明 本發明提出用絕緣體上半導體基體替換前述塊狀矽基體以形成CFET裝置，該絕緣體上半導體基體包含一載體基體、二個單晶半導體層及二個電氣絕緣層，該二個電氣絕緣層分別地一方面分離該二個半導體層且另一方面分離該載體基體與最接近該載體基體之該半導體層。
此絕緣體上半導體基體被限定為「雙SOI」，此係因為相對於在載體基體與半導體層中間包含一個單晶半導體層及一個電氣絕緣層之習知SOI基體(SOI為絕緣體上矽之首字母縮寫)，存在二對半導體層及電氣絕緣層。
載體基體可由半導體(例如，矽)或另一材料製成，此取決於其必須僅在裝置內執行機械載體功能抑或電氣功能。
此雙SOI基體可藉由單晶半導體層至載體基體之二次連續轉移而製造。特定而言，有可能使用SmartCut™方法，其包含以下步驟： -  提供載體基體， -  提供第一單晶半導體供體基體， -  在該供體基體中形成弱化區，以便在其中界定第一薄表面層(該弱化區可能藉由在供體基體中之所界定深度處植入原子物種而形成)， -  將第一供體基體接合至載體基體，第一電氣絕緣層處於接合界面處， -  沿著弱化區拆離第一供體基體，從而導致第一薄層轉移至載體基體(獲得SOI)， -  在第一經轉移層上進行修整處理，以便修復或移除與拆離步驟相關之缺陷且使該層獲得所要的最終粗糙度及厚度特性， -  提供第二單晶半導體供體基體，其可能與第一單晶半導體供體基體相同或不同， -  在該第二供體基體中形成弱化區，以便在其中界定第二薄表面層， -  將第二供體基體接合至預先形成之SOI，第二電氣絕緣層處於經轉移之第一半導體層與第二供體基體之間的接合界面處， -  沿著弱化區拆離第二供體基體，從而導致第二薄層轉移至載體基體(獲得雙SOI)， -  在第二經轉移層上進行修整處理，以便修復或移除與拆離步驟相關之缺陷且使該層獲得所要的最終粗糙度及厚度特性。
將在下文參看圖3A至圖3F描述此方法之實施細節。
單晶半導體層中之各者意欲形成各別FinFET電晶體之作用區(源極、汲極及通道)，二個電晶體屬於相對類型。舉例而言，pFET電晶體之作用區形成於最接近載體基體之第一單晶半導體層中，且nFET電晶體之作用區形成於最遠離載體基體之第二單晶半導體層中。相反，根據另一實例，nFET電晶體之作用區可形成於第一單晶半導體層中且pFET電晶體之作用區可形成於第二單晶半導體層中。
以本身已知之方式，在雙SOI基底上進行乾式蝕刻以形成允許界定平行鰭片之溝槽。
在本文中，鰭片之「寬度」(在圖1中標示為L)意謂其在平行於載體基體之主表面之方向上的尺寸，該尺寸界定通道之寬度，且「高度」(在圖1中標示為H)意謂其在垂直於載體基體之主表面的方向上，亦即，在雙SOI基體之厚度方向上的尺寸。通道之長度在垂直於尺寸L及Ｈ之方向上延伸，且由在此方向上分佈之源極與汲極之間的距離界定。
關於已知CFET裝置，使用雙SOI基底具有數個優點。
一方面，n通道及p通道之高度(在圖1中標示為hT1 及hT2 )等於形成有通道之半導體層的厚度；因為層轉移製程之品質，此高度因此受到極精確地控制，其確保經轉移半導體層及電氣絕緣層之厚度的高精確度及高均勻性。經轉移半導體層之厚度在修整步驟之後的厚度將可能例如介於4 nm與100 nm之間，其中關於規定目標之此厚度的控制最大為+/- 0.5 nm。所產生之電氣絕緣層的厚度將可能介於10 nm與200 nm之間(特定而言，200 nm之限值適用於第一電氣絕緣層，第二電氣絕緣層有利地薄得多)，其中關於規定目標之此厚度的控制最大為+/- 1 nm。對經轉移/產生層之厚度之變化的控制藉由熟習此項技術者已熟知之其對電晶體之變化的影響來調整。在先前技術CFET裝置中，通道之高度由未得到良好控制之水平蝕刻界定。
此外，n通道及p通道藉由不僅形成實體邊界而且使該等通道電氣絕緣之層分離。同樣地，最接近載體基體之電晶體的通道與該載體基體實體地且電氣絕緣。
此外，第一電氣絕緣層在溝槽之形成期間有利地形成蝕刻終止層。
此外，製造雙SOI基體之方法允許單晶半導體層及電氣絕緣層之材料發生變化，以便使其適應所尋求效能。
因此，在一個實施例中，二個單晶半導體層均由矽製成，但具有不同摻雜類型。較佳地，二個層經弱摻雜，亦即，摻雜劑濃度小於或等於10e 15 at/cm3 。
在另一實施例中或以與前述實施例組合之方式，單晶半導體層均由矽製成，但具有不同晶體定向。此允許最佳化二個FinFET電晶體中之各者中的載體之移動力：具體而言，獲得n型電晶體之最佳載流子移動力的作用區之晶體定向不同於獲得p型電晶體之最佳載流子移動力的最佳晶體定向。
在另一實施例中，單晶半導體層由不同材料製成。
舉例而言，對於nFET電晶體，可有利地用應變矽替換矽。對於pFET電晶體，可有利地用矽鍺替換矽。此等替代材料允許增加各別電晶體之通道中的電荷載流子移動力。
對各半導體層之材料的選取僅需要在製造雙SOI基體期間使用合適的供體基體。
此外，可在將各半導體層轉移至載體基體之前進行n或p摻雜，此避免在隨後植入摻雜劑時損害裝置。
在一個實施例中，二個電氣絕緣層由例如氧化矽(SiO2 )之相同材料製成。該等氧化物層習知地藉由矽基體之熱氧化而獲得。
替代地，二個電氣絕緣層由不同材料製成。
因此，根據一個實施例，第一電氣絕緣層可由所謂的「高k」材料製成，亦即，具有高介電常數之材料，諸如(非限制性地)氧化鉿或氧化鋯(特定而言，HfO2、HfON、HfSiO、HfSiON、ZrO2 、 HfZrO2 或HfZrO)。關於氧化矽，因為相對於第一單晶半導體層之材料的較高選擇性，此材料可較佳地執行蝕刻終止功能。
根據一個實施例，第二電氣絕緣層可由所謂的「低k」材料製成，亦即，具有低介電常數之材料，諸如且非限制性地，經碳及/或氟摻雜之氧化矽(特定而言，SiOC、SiOF、SiOCF、SiOCH)，但亦可為多孔氧化物或有機材料(例如，聚四氟乙烯(PTFE)、聚醯亞胺、聚對二甲苯)。關於氧化矽層且對於給定的電氣絕緣效能，此材料層較薄(此等二種材料之層的厚度之間的比率對應於其介電電容率之間的比率)。此組態為尤其有利的，此係因為如上文所提及，在保持可接受的電晶體電氣效能時，密度之增加受鰭片之高度/寬度比且受鰭片之間所需的間隔限制。對於鰭片之給定高度，第二電氣絕緣層之厚度(在圖1中標示為e)的減小因此有益於作用區，且尤其有益於可能具有較大高度(hT1 、hT2 )且因此關於電流具有較佳效能的通道。舉例而言，可用10 nm之經碳摻雜的多孔SiO2 層替換分離具有30 nm高度之二個通道的20 nm之SiO2 層；二個通道之高度的增益因此總計為10 nm，亦即，各通道之高度幾乎增加20%。
上文關於電氣絕緣層及單晶半導體層所描述之各種材料選項可取決於裝置之特性及所尋求效能而由任何熟習此項技術者自由地組合。
雙SOI基體之另一優點為載體基體本身可經功能化。換言之，載體基體不僅執行用於電晶體之機械載體功能，而且可包含在裝置之操作中起特定作用的一或多個層，或允許裝置在系統單晶片裝置中執行多個功能之一或多個電子組件。載體基體之此功能化可在製造雙SOI基體期間或尤其在製造雙SOI基體之前經由選取載體基體而達成。
舉例而言，載體基體可包含用於捕獲電荷之層，其可呈多晶矽層之形式。此層尤其適用於射頻裝置之操作，射頻裝置可因此與CFET裝置組合，因此允許意欲用於邏輯及計算之組件以及管理連接性所需之射頻(RF)組件整合至同一晶片中。含有許多電阱之此層限制自偏壓，及電晶體之間經由基體的串擾(由射頻電晶體之強電磁發射誘發)。此層允許藉由捕獲電荷來減小此干擾。在此精確狀況下，需要雙SOI，此係因為電氣絕緣層必須置放於捕獲基底層與有用層之間。
根據可視情況與先前實例組合之另一實例，載體基體可包含具有特定品質之層，例如，不含被稱作晶體發起凹坑(COP)之缺陷的矽層。此層可為文獻(參見絕緣體上工作矽技術及裝置XI (work Silicon-on-Insulator Technology and Devices XI)之第27頁，電化學協會論文集(Electrochemical Society Proceedings)，第2003-05卷)中之類型限定為無COP的柴氏(CZ)層，或磊晶半導體層，其可視情況經摻雜。
特定而言，此層允許整合嵌入式動態隨機存取記憶體(e-DRAM)。嵌入式DRAM記憶體允許藉由(部分地)將系統記憶體直接整合至晶片中而非整合至分開模組中來極大地減少本端記憶體與系統記憶體之間的潛時(減少了大約3倍)。為進行此操作，嵌入式DRAM記憶體亦替換靜態記憶體(所謂的SRAM)之部分。嵌入式DRAM記憶體在邏輯電路旁側之製造在於將產生記憶體效應之電容器埋入基體中。製造有電容器之層必須經摻雜。
圖1為根據本發明之一個實施例的CFET裝置之示意性橫截面圖。
該裝置包含載體基體1。該載體基體可由塊狀矽或能夠充當裝置之機械載體的任何其他材料製成。
載體基體1由第一電氣絕緣層2a覆蓋。有利地，該層2a在鰭片F之形成期間充當蝕刻終止層，且因此其在載體基體1之實質上整個表面上延伸。然而，不排除已自二個鰭片之間部分或完全移除層2a之材料的層2a。層2a可由氧化矽或另一電氣絕緣材料製成，特定而言，該另一電氣絕緣材料係根據其相對於蝕刻之選擇性而進行選取。層2a可因此有利地為高k介電質。
鰭片F在第一電氣絕緣層2a上包含形成第一電晶體之通道的單晶半導體層2b。該通道之高度hT1 等於層2b之厚度。層2b例如經p摻雜且較佳經弱p摻雜。該層可由矽或另一半導體製成，特定而言，該半導體可經選取以最大化該層中之電荷載流子移動力。因此，若電晶體屬於p型，則層2b可有利地由矽鍺製成。
該鰭片在第一半導體層2b上包含第二電氣絕緣層3a。層3a可由氧化矽或另一電氣絕緣材料(特定而言，根據其低介電電容率而選取)製成，以允許最小化該層3a之厚度且作為交換，最大化二個電晶體之通道的高度。層3a可因此有利地為低k介電質，例如經碳摻雜之多孔SiO2 。
最後，該鰭片在第二電氣絕緣層3a上包含形成第一電晶體之通道的第二單晶半導體層3b。該通道之高度hT2 等於層3b之厚度。層3b例如經n摻雜且較佳經弱n摻雜。該層可由矽或另一半導體製成，特定而言，該半導體可經選取以最大化該層中之電荷載流子移動力。因此，若電晶體屬於n型，則層3b可有利地由應變矽製成。
圖2為根據本發明之一個實施例的CFET裝置之示意性橫截面圖。
相對於圖1，圖2之CFET裝置進一步包含包括於載體基體中之功能層。載體基體1因此包含：基底基體1a，其例如由塊狀矽或能夠充當裝置之機械載體的任何其他材料製成；以及功能層1b，其配置於基底基體1a與第一電氣絕緣層2a之間。
特定而言，功能層1b可為： -  多晶矽層，其執行電荷捕獲功能，特定而言在射頻裝置中； -  所謂的無COP單晶矽層，亦即，在晶格內不含空腔或具有空腔之極低密度的層； -  磊晶半導體層，其可視情況經摻雜(例如，經碳摻雜之Si、經磷摻雜之Si、經硼摻雜之Si或甚至SiGe)。
為圖式簡單起見，已展示單一鰭片F，但不言而喻，CFET裝置原則上包含自載體基體平行於彼此延伸的大量鰭片。
圖3A至圖3F示意性地說明用於製造適合於生產上文所描述之CFET裝置之雙SOI基體的方法之各種步驟。
此雙SOI基體經由SmartCut™類型之雙層轉移的製造必須滿足特定於CFET裝置之生產的某些技術約束。
特定而言，在雙SOI基體中蝕刻溝槽以允許界定各鰭片，此必須在單個步驟中進行以便保證裝置對準及其間隔。實務上，此蝕刻可進行至不超過90 nm之深度，例如，在介於60 nm與90 nm之間的厚度範圍內。
此外，就設法最大化n及p通道之厚度而言，為了最大化電流量，單晶半導體層2b及3b之厚度通常必須為大約25 nm至40 nm，在該等層中間的電氣絕緣層3a之厚度就其本身而言介於10 nm與30 nm之間。
因此，此等層之薄度需要層轉移製程以滿足特定約束，以便確保與CFET裝置之預期效能相容的缺陷度。
特定而言，電氣絕緣層3a之薄厚度需要該電氣絕緣層必須接合至的層(亦即，第一單晶半導體層2b)之表面具有小於0.1 nm RMS (RMS為均方根之首字母縮寫)之粗糙度及儘可能低之50 nm大小缺陷之密度。
此外，意欲形成n或P通道之各單晶半導體層的厚度的變化必須極小，相對於目標厚度為大約±1.5 nm。此小的變化無法藉助於諸如習知地用以對半導體表面(特定而言，其充當SmartCut™方法中之接受基體)進行拋光之化學機械拋光(CMP)製程來獲得。
為了解決此等困難，已提出在第一層轉移步驟中實施習知地用以形成FDSOI基體(FDSOI為全耗盡SOI之首字母縮寫)之製程，此製程包含使經轉移層之表面平滑以便達成所需粗糙度的高溫熱處理。此粗糙度等於藉由化學機械拋光獲得之粗糙度，但允許達成經轉移層之厚度的所需變化。
特定而言，讀者可參考W. Schwarzenbach等人之文章(ECS Trans. 53，第39頁(2013年))：30 µm×30 µm之面積的功率頻譜密度(PSD)依據缺陷之空間頻率而變化的曲線圖。
然而，關於用於形成平面FDSOI基體之已知方法，在此選項中，移除逐步清潔製程可為有利的，該逐步清潔製程通常包括於用於製造FDSOI基體之方法中且描述於W. Schwarzenbach等人之參考文獻(IEEE ICICDT會刊，2011年)，假定就CFET裝置所需之厚度變化高於通常在平面FDSOI基體中尋求之變化(其相對於目標厚度為大約±0.5 nm)而言，該清潔製程看似為多餘的。此清潔步驟之移除允許最小化製造方法之成本，同時保持第一半導體層2b所需之品質。
關於第二層轉移步驟，其可在與第一步驟相同之條件下進行，或實際上，可使用用以形成PDSOI基體之方法(PDSOI為部分耗盡SOI之首字母縮寫)。
根據第一選項，本申請人已表明，使用描述於O. Kononchuck等人之文章(固態現象(Solid State Phenomena)，第131至133卷，第113至118頁，2008年)中之物理方法，長時程熱處理不會引起電氣絕緣層2a之氧化物的溶解。
圖3A至圖3C示意性地說明第一層轉移步驟。
參看圖3A，提供第一單晶半導體供體基體20，其中形成弱化區21，該弱化區意欲在其中界定意欲形成CFET裝置之層2b的第一薄表面層。
如本身已知，該弱化區可藉由在供體基體20中之所界定深度處植入原子物種(諸如，氫及/或氦)而形成。
有利地，供體基體20可預先已由意欲形成CFET裝置之層2a之至少一些的電氣絕緣層覆蓋。
參看圖3B，第一供體基體20接合至載體基體1，第一電氣絕緣層2a處於接合界面處。儘管圖3B中未說明，但載體基體可由電氣絕緣層覆蓋，該電氣絕緣層意欲結合視情況存在於第一供體基體20之表面處的電氣絕緣層形成CFET裝置之層2a的至少一些。
參看圖3C，沿著弱化區21拆離第一供體基體20，以便將層2b轉移至載體基體。
如上文所指示，在由此形成之第一SOI基體上進行用於修整經轉移層2b之製程，以便修復或移除與拆離步驟相關之缺陷且使該層獲得所要的最終粗糙度及厚度特性。特定而言，此處理包含在通常介於1000℃與1200℃之間的高溫下且持續通常介於10分鐘與120分鐘之間的相對較長時程的熱處理。此熱處理具有使表面平滑直至達成小於0.1 nm RMS之粗糙度的效應。
圖3D至圖3F示意性地說明第二層轉移步驟。
參看圖3D，提供第二單晶半導體供體基體30，其中形成弱化區31，該弱化區意欲在其中界定意欲形成CFET裝置之層3b的第一薄表面層。儘管已使用與第一供體基體20之參考符號不同的參考符號來參考第二供體基體，但其可為同一基體之問題，第一供體基體已在拆離之後進行處理以便移除植入相關缺陷。然而，有利地，第一供體基體及第二供體基體之材料不同(例如，就組合物、晶體定向、摻雜及/或應變而言)且取決於其意欲形成之通道的性質而選取。
如本身已知，該弱化區可藉由在供體基體30中之所界定深度處植入原子物種(諸如，氫及/或氦)而形成。
有利地，供體基體30可預先已由意欲形成CFET裝置之層3a之至少一些的電氣絕緣層覆蓋。
參看圖3E，第一供體基體30接合至在第一層轉移步驟結束時獲得之SOI基體，第一電氣絕緣層3a處於接合界面處。
參看圖3F，沿著弱化區31拆離第二供體基體30，以便將層2b轉移至載體基體。
如上文所指示，根據一個實施例(用於製造FDSOI基體之方法之類型的實施例)，在由此形成之雙SOI基體上進行用於修整轉移層3b之方法，以便修復或移除與拆離步驟相關之缺陷且使該層獲得所要的最終粗糙度及厚度特性。特定而言，此處理包含在通常介於1000℃與1200℃之間的高溫下且持續通常介於10分鐘與120分鐘之間的相對較長時程的熱處理。此熱處理具有使表面平滑直至達成小於0.1 nm RMS之粗糙度的效應。
根據另一實施例(用於製造FDSOI基體之方法之類型的實施例)，在由此形成之雙SOI基體上進行用於修整經轉移層3b之製程，以便修復或移除與拆離步驟相關之缺陷且使該層獲得所要的最終粗糙度及厚度特性。特定而言，此處理包含在通常介於1100℃與1250℃之間的高溫下且持續通常短於一分鐘之相對較短時程的熱處理。此等熱處理具有使表面平滑直至達成小於0.5 nm RMS之粗糙度的效應。
接下來，藉由蝕刻直至第一電氣絕緣層2a而在雙SOI基體中形成溝槽，以便界定一或多個鰭片，諸如圖1中所說明。在此蝕刻期間，層2a有利地起蝕刻終止層之作用。
在某些執行形式中，在載體基體1中包括功能層1b可為有利的，如圖2中所說明。
在此狀況下，在製造雙SOI基體時實施之熱預算可為關鍵的。具體而言，若功能層1b包含多晶矽，則應用高溫熱處理以使半導體層2b平滑可導致層1b之多晶矽的再結晶，因此使該層失去其所有或一些電荷捕獲性質。在另一實例中，若功能層1b經摻雜，則應用高溫熱處理以使半導體層2b平滑可導致摻雜劑在SOI基體內擴散，從而防止e-DRAM記憶體之整合。
在此狀況下，使用層轉移製程以形成層2b可為有利的，該層轉移製程允許在有限熱預算之情況下獲得極低粗糙度及極低缺陷度。此製程可在以下條件下實施：供體基體20將較佳地承載二層材料，一層充當用於選擇性蝕刻製程之載體，第二層形成層2b。此等二個層可有利地藉由磊晶產生。弱化區可藉由在嚴格地大於二個前述層之厚度的所界定深度處植入諸如氫及/或氦之原子物種而形成。有利地，供體基體20可預先已由意欲形成CFET裝置之層2a之至少一些的電氣絕緣層覆蓋。
參看圖3B，第一供體基體20接合至載體基體1，第一電氣絕緣層2a處於接合界面處。儘管圖3B中未說明，但載體基體可由電氣絕緣層覆蓋，該電氣絕緣層意欲結合視情況存在於第一供體基體20之表面處的電氣絕緣層形成CFET裝置之層2a的至少一些。
參看圖3C，沿著弱化區21拆離第一供體基體20，以便將層2b轉移至載體基體。
接著在由此形成之第一SOI基體上進行修整處理，其由在預先產生之二個層中之各者上終止的選擇性蝕刻組成。此修整處理不包含在高於500℃之溫度下的任何處理。在處理結束時，允許達成粗糙度小於0.1 nm RMS之表面。
關於在第二層轉移步驟中轉移之層3b，應用與熱預算相關之相同約束，但如上文所指示，PDSOI方法足以藉由不損害功能層1b之性質的熱處理獲得層3b所需之品質。
在層2b為矽鍺層之狀況下(特定而言，在此層意欲形成p型電晶體之通道的狀況下)，藉由磊晶在SOI基體上形成SiGe層可為有利的。具體而言，30 nm之磊晶SiGe層(其厚度變化為大約3%)允許滿足CFET裝置之變化準則。藉由磊晶在SOI基體上產生之此絕緣體上矽鍺(SiGeOI)基體可充當第二層轉移步驟中之接受基體。此第二層轉移步驟可有利地經設計以將應變矽層3b (意欲形成n型電晶體之通道)轉移至SiGeOI基體。
根據一個實施例，第二供體基體可包含SiGe晶種層及形成於晶種層上之磊晶Si層，SiGe在矽之生長期間施加其晶格參數，因此在該矽中產生應變。接下來，以本身已知之方式，在矽鍺層中形成意欲界定待轉移之層3b的弱化區，接著藉助於電氣絕緣層3a將第二供體基體接合至SiGeOI基體。特定而言，在意欲形成弱化區之植入之前，該電氣絕緣層可能已形成於應變矽上。
根據一個實施例，第二供體基體可由未應變矽製成。以本身已知之方式，在矽中形成意欲界定待轉移之層3b的弱化區，接著藉助於電氣絕緣層3a將第二供體基體接合至SiGeOI基體。特定而言，在意欲形成弱化區之植入之前，該電氣絕緣層可能已形成於第二供體基體上。意欲分離鰭片之溝槽的形成亦具有將SiGe層2b (其由於藉由磊晶在SOI基體上之形成而通常具有逐步應變)之應變之至少一些轉移至矽層3b的效應。在由此獲得之CFET裝置中，接著使SiGe層2b鬆弛，而使矽層3b應變。參考文獻
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O. Kononchuck et al, Internal Dissolution of Buried Oxide in SOI Wafers, Solid State Phenomena, vol 131-133, pp 113-118, 2008
1:載體基體 1a:基底基體 1b:功能層/半導體層 2a:第一電氣絕緣層 2b:第一單晶半導體層/第一半導體層/SiGe層 3a:第二電氣絕緣層 3b:第二單晶半導體層/矽層 20:第一單晶半導體供體基體 21、31:弱化區 30:第二單晶半導體供體基體 F:鰭片 H、hT1、hT2:高度 L:寬度 e:厚度
本發明之其他特徵及優點將參看附圖自以下實施方式顯現，其中： -  圖1為根據一個實施例之CFET裝置的示意性橫截面圖； -  圖2為根據另一實施例之CFET裝置的示意性橫截面圖，其中載體基體包含功能層， -  圖3A至圖3F示意性地說明適合於形成CFET裝置之雙絕緣體上半導體基體的各種製造步驟。
為了使圖式更清晰，各種圖未必按比例繪製。
在諸圖中，相同參考符號已用以參考相同或執行相同功能之元件。
1:載體基體
2a:第一電氣絕緣層
2b:第一單晶半導體層/第一半導體層/SiGe層
3a:第二電氣絕緣層
3b:第二單晶半導體層/矽層
F:鰭片
H、hT1、hT2:高度
L:寬度
e:厚度

Claims (16)

  1. 一種用於製造一CFET裝置之方法，該方法之特徵在於其包含：形成一雙絕緣體上半導體基體，該雙絕緣體上半導體基體自其基底至其表面依次地包含：一載體基體、一第一電氣絕緣層、一第一單晶半導體層、一第二電氣絕緣層具有厚度介於10nm與30nm之間、及一第二單晶半導體層；自該基體之該表面至該第一電氣絕緣層形成溝槽，以便形成至少一個鰭片，在各鰭片中，在該第一半導體層中形成一第一電晶體之一通道及在該第二半導體層中形成類型與該第一電晶體相對之一第二電晶體的一通道，該雙絕緣體上半導體基體之形成包含：一第一層轉移步驟，包含將原子物種植入一第一供體基體中以形成一弱化區、將該第一供體基體接合至該載體基體上且該第一電氣絕緣層處於介於該第一供體基體及該載體基體之間的一接合界面處、以及將該第一供體基體沿著該弱化區拆離，以便將該第一電氣絕緣層及該第一單晶半導體層轉移至該載體基體，以便形成一第一絕緣體上半導體基體，該第一層轉移步驟進一步包含在一足夠高之溫度下的一熱處理以使該第一單晶半導體層平滑至小於0.1nm RMS之一粗糙度，在該熱處理之後之一第二層轉移步驟，以便將該第二電氣絕緣層及該第二單晶半導體層轉移至該第一絕緣體上 半導體基體之該第一單晶半導體層。
  2. 如請求項1之方法，其中該等溝槽係藉由蝕刻形成，該第一電氣絕緣層形成用於該蝕刻之一終止層。
  3. 如請求項1及2中任一項之方法，其中該第一單晶半導體層及該第二單晶半導體層之厚度介於25nm與40nm之間。
  4. 如請求項1至2中任一項之方法，其中該第一半導體層及該第二半導體層由經矽摻雜之相對類型製成。
  5. 如請求項1至2中任一項之方法，其中該第一半導體層及該第二半導體層由具有不同晶體定向之矽製成。
  6. 如請求項1至2中任一項之方法，其中該第一半導體層及該第二半導體層由不同材料製成。
  7. 如請求項1至2中任一項之方法，其中形成有一n型電晶體之該通道的該半導體層由應變矽製成。
  8. 如請求項1至2中任一項之方法，其中形成有一p型電晶體之該通道的該半導體層由矽鍺製成。
  9. 如請求項1至2中任一項之方法，其中該第一電氣絕緣層及/或該第二電氣絕緣層由氧化矽(SiO2)製成。
  10. 如請求項1至2中任一項之方法，其中 該第一電氣絕緣層及該第二電氣絕緣層由不同材料製成。
  11. 如請求項1至2中任一項之方法，其中該第一電氣絕緣層由一高k材料製成。
  12. 如請求項1至2中任一項之方法，其中該第二電氣絕緣層由一低k材料製成。
  13. 如請求項1至2中任一項之方法，其包含藉由磊晶在該載體基體上生長一半導體層。
  14. 如請求項1至2中任一項之方法，其中該載體基體包含至少一個無COP之CZ矽層。
  15. 如請求項1至2中任一項之方法，其中該第一單晶半導體層之平滑熱處理係在介於1000℃與1200℃之間的一溫度下進行持續介於10分鐘與120分鐘之間的一時間。
  16. 如請求項1至2中任一項之方法，其進一步包含在介於1100℃與1250℃之間的一溫度下進行持續短於一分鐘之一時間的一熱處理，該熱處理用於修整該第二單晶半導體層。
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