WO2010082504A1 - 半導体装置およびその製造方法、並びに半導体記憶装置 - Google Patents

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杉井信之
森田祐介
吉元広行
石垣隆士
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Definitions

  • the present invention relates to a MISFET having a semiconductor / insulating film / metal laminated structure, and more specifically, a semiconductor device in which a MISFET is formed on a substrate having an SOI (SOI: Silicon on Insulator) structure, a manufacturing method thereof, and the semiconductor device.
  • SOI Silicon on Insulator
  • the present invention relates to a semiconductor memory device.
  • MISFET Metal / Insulator / Semiconductor Field Effect Transistor
  • Deterioration of the drive current becomes a problem due to the carrier mobility accompanying the increase. Further, when the impurity concentration is increased, the parasitic capacitance between the substrate, the source and the drain is increased, and the high speed operation of the MISFET is hindered.
  • the threshold voltage Vth of these MISFETs is controlled by the impurity concentration of the channel region.
  • the impurity concentration of the channel is controlled relatively well by using the ion implantation technique and the short-time heat treatment technique up to an LSI having a design rule of about 100 nm node.
  • the method of controlling the threshold voltage Vth by the channel impurity amount contributes to the threshold voltage Vth of one MISFET as the channel length becomes shorter. Since the absolute number of impurities is reduced, variations in the threshold voltage Vth due to statistical fluctuations cannot be ignored (see Non-Patent Document 1). Therefore, it is desired as a process for micro devices that the threshold voltage Vth of the MISFET can be controlled by the work function of the gate electrode by controlling the impurity concentration of the channel portion and other methods. .
  • an SOI Silicon on Insulator
  • an insulating film for example, silicon oxide film
  • soft errors and latch-ups are suppressed, and not only high reliability can be obtained even in highly integrated LSIs, but also diffusion layers. Therefore, charging / discharging associated with switching is reduced, which is advantageous for high speed and low power consumption.
  • This SOI type MISFET has roughly two operation modes.
  • One is a fully depleted SOI in which the depletion layer induced in the body region directly under the gate electrode reaches the bottom of the body region, that is, the interface with the buried oxide film, and the other is the depletion layer in the body region.
  • SOI Partial Depletion
  • the thickness of the depletion layer directly under the gate is limited by the buried oxide film, so that the depletion charge is significantly reduced compared to the partially depleted SOI-MISFET and contributes to the drain current instead.
  • Mobile charge increases.
  • S characteristic subthreshold characteristic
  • the threshold voltage Vth can be lowered while suppressing off-leakage current.
  • a drain current is ensured even at a low operating voltage, and it is possible to manufacture a MISFET with extremely low power consumption that operates at, for example, 1 V or less (the threshold voltage Vth is also 0.3 V or less).
  • the substrate concentration can be lowered. Accordingly, a decrease in carrier mobility accompanying an increase in impurity scattering is suppressed, so that a high driving current can be achieved.
  • a double gate MISFET structure is known as another conventional technique related to SOI-MISFET, and is proposed in Patent Document 1, for example.
  • SOI-MISFET a source diffusion layer and a drain diffusion layer are formed in the SOI layer 105 in a self-alignment with the dummy gate electrode, then a reverse pattern groove of the dummy gate electrode is formed, and impurities from the groove to the support substrate 1 are formed.
  • a buried gate is sequentially formed by ion implantation, and then a metal film such as W is selectively buried in the groove region to form an upper gate electrode.
  • Realization of a double gate structure is an effective means for improving the performance of SOI-MISFET, but in a double gate MISFET structure based on a currently known method, a high-concentration diffusion layer or the like is not included in the support substrate without adversely affecting the SOI layer. It is extremely difficult to embed and form, and it has not yet been put to practical use.
  • the buried gate is accurately aligned with the upper gate, and it is inevitably required to be arranged for each individual element. .
  • the alignment error of the buried gate is fatal, and directly connected to variations in parasitic capacitance and drive current. Therefore, even if the parasitic capacitance is effectively used for stabilizing the dynamic operation, it cannot be used for stabilization unless capacitance variation is essentially suppressed.
  • the threshold voltage of the double gate structure SOI-MISFET is determined only by the work function of each material of the upper gate and the buried gate, excluding the SOI layer thickness component, and it is substantially possible to set the threshold voltage value for each desired MISFET. Impossible. It is premised that the connection between the buried gate electrode and the upper gate electrode is performed outside the MISFET active region, that is, in the element isolation region, and consistency in consideration of the peripheral element layout is essential.
  • a gate is formed on the well diffusion layer immediately below the SOI-MISFET.
  • the conduction state of the SOI-MISFET is further accelerated by applying a high potential of a well potential through a thin buried insulating film, resulting in a significant increase in drive current, that is, an increase in current.
  • the gate potential is applied to a low potential, the well potential is also lowered, so that the non-passing state can be reached more quickly.
  • the isolation of the side surface of the well diffusion layer contributes to the reduction of parasitic capacitance, that is, the delay time constant of the applied signal. Further, the thinner the buried insulating film is, the more effective it is to improve the driving current increase effect. Ideally, the film thickness condition is equivalent to that of the gate insulating film of the SOI-MISFET.
  • the SOI MISFET has excellent characteristics such as low power consumption and high speed.
  • the above-described SOI type MISFET has the following problems.
  • the P well / N well are electrically isolated from the support substrate by the buried oxide film.
  • the STI used in the conventional MISFET formed on the bulk substrate It is not necessary to form an element isolation region (Shallow Trench Isolation), and as a result, the element area of the transistor can be reduced (see Non-Patent Document 2).
  • the present invention has been made in view of the above-described conventional problems, and an object of the present invention is to realize low power consumption and high-speed operation by controlling the substrate potential under the BOX and reduction in the element area of the transistor in the SOI MISFET. Another object is to provide a semiconductor device and a manufacturing method that can be used.
  • an SOI substrate including a single crystal semiconductor substrate and a thin single crystal semiconductor thin film (SOI layer) separated from the single crystal semiconductor substrate by a thin buried insulating film is used.
  • the present invention is premised on application to an ultrafine fully depleted SOIMISFET having a gate length of 100 nm or less, and further 50 nm or less.
  • the buried insulating film is 50 nm or less, preferably 10 nm or less, and the thin single crystal semiconductor thin film is 20 nm or less, preferably An SOI substrate having a thickness of about 10 nm is used.
  • the present invention mainly includes a first semiconductor element and a second semiconductor element provided on a semiconductor support substrate, and the first semiconductor element has a first conductivity type provided on the semiconductor support substrate.
  • a single crystal semiconductor thin film provided on the first semiconductor layer via a buried insulator thin film, and a first conductivity type and a reverse conductivity type provided in the semiconductor layer.
  • a first source region and a first drain region having a conductivity type of 2, and a first channel region provided so as to be in contact with each region between the first source region and the first drain region;
  • a first gate electrode provided via a first gate insulating film provided on the first channel region, and the second semiconductor element has a second conductive property provided on the semiconductor support substrate.
  • Second semiconductor layer having a shape, and on the second semiconductor layer A single crystal semiconductor thin film provided via a buried insulator thin film, a second source region and a second drain region having a first conductivity type provided in the single crystal semiconductor thin film, and a second source region And a second channel region provided so as to be in contact with each region and a second gate insulating film provided on the second channel region.
  • the provided second impurity region having the second conductivity type is electrically isolated by the element isolation layer, and the first source region and the second drain region, or the first drain region and the second source are separated. Regions are one end of each region Contact with the provided in the single crystal semiconductor thin film, and is electrically connected by a conductor layer provided on the single crystal semiconductor thin film.
  • a contact layer electrically connected to the conductor layer provided via the single crystal semiconductor thin film is provided in a through hole provided above the element isolation layer and penetrating the interlayer insulating layer on the conductor layer. It has been.
  • the thickness of the buried insulator layer is 20 nm or less, and the thickness of the semiconductor layer is 20 nm or less.
  • the first impurity region formed in the first conductivity type formed in contact with the embedded insulator layer and the embedded insulator layer in the second semiconductor substrate are formed in contact with each other.
  • the second impurity region formed in the second conductivity type, the first impurity region, and the second impurity region are electrically separated by an element isolation layer, and each of the N conductivity type MISFET and Each P-conductivity type MISFET can operate at low power consumption and high speed by applying a substrate potential.
  • first source / drain region and the second source / drain region are made common and are directly electrically connected by metal silicide. That is, as a result, in the SOI type MISFET having low power consumption and high speed operation, it is possible to reduce the element area of the transistor.
  • the diffusion layer region of the N conductivity type MISFET region and the P conductivity type MISFET region serving as the output part of the CMISFET is made common and directly connected by metal silicide. For this reason, the wiring resistance can be reduced as compared with the conventional case where the wiring connection hole metal / wiring is used. As a result, in the SOI type MISFET having low power consumption and high speed operation, it is possible to reduce the element area of the transistor.
  • FIG. 3 is a completed cross-sectional view of a MISFET shown in Example 1 of the present invention.
  • 1 is a plan view of a semiconductor device shown in Embodiment 1 of the present invention.
  • 1 is a plan view of a semiconductor device shown in Embodiment 1 of the present invention.
  • FIG. 7 is a completed cross-sectional view of a conventional semiconductor device MISFET. The top view which shows the conventional semiconductor device.
  • 1 is a plan view of a conventional semiconductor device shown in Example 1.
  • FIG. FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • 4A and 4B illustrate a manufacturing process shown in Embodiment 1.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 5 is a diagram illustrating a manufacturing process of the MISFET shown in the first embodiment.
  • FIG. 4 is a completed cross-sectional view of a MISFET shown in Example 2.
  • FIG. 6 is a diagram illustrating a manufacturing process of a MISFET shown in Example 2.
  • FIG. 4 is a completed cross-sectional view of a MISFET shown in Example 3.
  • FIG. 6 is a diagram for explaining a manufacturing process of the MISFET shown in Example 3;
  • FIG. 10 is a diagram for explaining a manufacturing process of the MISFET shown in Example 4;
  • FIG. 10 is a diagram for explaining a manufacturing process of the MISFET shown in Example 4;
  • FIG. 10 is a diagram for explaining a manufacturing process of the MISFET shown in Example 4;
  • FIG. 10 is a diagram for explaining a manufacturing process of the MISFET shown in Example 4;
  • FIG. 10 is a diagram for explaining a manufacturing process of the MISFET shown in Example 4;
  • FIG. 10 is a diagram for explaining a manufacturing process of the MISFET shown in Example 4;
  • FIG. 10 is a
  • FIG. 10 is a diagram for explaining a manufacturing process of the MISFET shown in Example 4; 6 is a schematic diagram of a circuit configuration of an SRAM memory cell shown in Embodiment 5.
  • FIG. FIG. 6 is a schematic diagram of a layout of an SRAM memory cell shown in a fifth embodiment.
  • FIG. 6 is a schematic diagram of a layout of an SRAM memory cell shown in a fifth embodiment.
  • FIG. 6 is a schematic diagram of a layout of an SRAM memory cell shown in a fifth embodiment.
  • 10 is a schematic diagram of a circuit configuration of an SRAM memory cell shown in Example 6.
  • FIG. FIG. 10 is a schematic diagram of a layout of an SRAM memory cell shown in Example 6; Schematic of the layout of a conventional SRAM memory cell.
  • FIG. 1 is a completed sectional view of a MISFET according to the first embodiment 1 of the present invention.
  • the manufacturing process will be described with reference to FIG.
  • the semiconductor substrate and the semiconductor film will be described with the conductivity type fixed, but the combination of conductivity types may be arbitrary, and is not limited to the conductivity type described in this embodiment.
  • a silicon oxide film 4 having a thickness of 10 nm is formed on a semiconductor substrate 1 made of single crystal Si having a plane orientation (100), a P conductivity type, a resistivity of 10 ohm ⁇ cm, and a diameter of 20 cm.
  • a semiconductor substrate was used. Hydrogen ion implantation was performed on the first substrate based on a known ultra-thin SOI substrate manufacturing method. The injection amount was 5 ⁇ 10 16 / cm 2 . As a result of the ion implantation, a crystal defect layer was formed in the semiconductor Si thin film 3 having a depth of about 40 nm from the main surface of the single crystal Si substrate.
  • each of the second semiconductor substrates having the same specifications as the first semiconductor substrate having no silicon oxide film on the surface was subjected to a hydrophilic treatment, and the main surfaces were brought into close contact with each other at room temperature.
  • the two Si substrates that were brought into close contact with each other were heated to 500 ° C., but this heat treatment resulted in the formation and increase of microvoids in the crystal defect layer, and the single crystal Si substrate was peeled off at the crystal defect layer portion and supported.
  • a 10 nm thick silicon oxide film 2 and a single crystal Si thin film 3 of about 20 nm thickness were adhered on the substrate 1.
  • the adhesive strength between the silicon oxide film 4 and the support substrate 1 was remarkably improved, and the adhesive strength was comparable to that of a normal single crystal substrate.
  • the surface of the single crystal Si thin film 3, that is, the peeled surface is mirror-polished by a surface polishing method that does not include abrasive grains, and a thin embedded gate insulating film 4 is formed on the support substrate 1 in order under the single crystal Si thin film 3.
  • the manufactured SOI substrate was manufactured.
  • the SOI substrate described above does not need to be manufactured based on the above method, and there is no problem even if it is based on the purchase of a commercially available substrate having similar specifications. In that case, after forming a silicon oxide film on the SOI substrate, the silicon oxide film is removed, and the Si layer is thinned until a desired single crystal Si layer is formed (FIG. 8).
  • a silicon oxide film 36 and a silicon nitride film 37 were formed on the SOI substrate (FIG. 9).
  • the silicon nitride film formed here is used as a polishing stopper in chemical mechanical polishing in the subsequent shallow groove element isolation formation.
  • the resist mask 35 After applying the resist mask 35, only the resist mask in the desired region was removed (FIG. 10). Thereafter, the silicon nitride film 37, the silicon oxide film 36, and the single crystal Si layer 3 in the desired region were removed (FIG. 11).
  • the resist mask was removed after patterning so that the elements constituting the pair of complementary MISFETs were arranged on the same well diffusion layer.
  • a thin oxide film is formed on the exposed Si region and a thick silicon oxide film 39 is deposited on the entire surface to fill the patterning region based on a known element isolation insulating film formation method (see FIG. 11).
  • FIG. 12 the thick silicon oxide film exposed by selective removal of the silicon nitride film on the region selectively left by the deposition of the silicon nitride film and the previous patterning and a predetermined distance from the region is chemically and mechanically removed. It was removed by polishing. The polishing end point is the previously deposited silicon nitride film and the silicon nitride film 37 left on the pattern. Subsequently, the silicon nitride film 37 and the like were selectively removed with hot phosphoric acid (FIG. 13).
  • the SOI type MISFET formation region is selectively N-conductive in a desired region of the support substrate 1 by ion implantation through the thin silicon oxide film 36, the thin oxide single crystal Si film 3 and the thin buried insulating film 4.
  • a well diffusion layer 6 of the mold was formed.
  • an SOI type MISFET formation region is selectively formed in a desired region of the support substrate 1 by ion implantation through the thin silicon oxide film 36, the thin oxide single crystal Si film 3, and the thin buried insulating film 4.
  • a conductive type well diffusion layer 7 was formed (FIG. 14).
  • the threshold voltage control diffusion layer regions 25 and 26 in the N-type and P-type SOI MISFET formation regions are ion-implanted through the thin silicon oxide film 36, the thin single crystal Si film 3, and the thin buried insulating film 4. Formed (FIG. 15).
  • the threshold voltage control diffusion layer regions 25 and 26 are electrically connected to the outside, for example, a power supply line.
  • the silicon oxide film 36 and the like are selectively removed by hydrofluoric acid cleaning or the like to expose the surface of the single crystal Si thin film 3, and then, for example, an oxide film of 1.8 nm is formed and the surface is nitrided with NO gas to reduce the thickness to 0.1.
  • a 2 nm nitride film was laminated on the main surface to form a gate insulating film 5.
  • the gate insulating film is a rare earth oxide film such as Al, Zr, Hf, Y, La or a rare earth silicate film, or a rare earth oxide such as Zr, Hf, Y, La formed on the Al oxide film and the Al oxide film.
  • a laminated film of a material film or a rare earth silicate film is used.
  • a polycrystalline Si film 38 having a thickness of, for example, 100 nm was deposited on the gate insulating film 5 by a chemical vapor deposition method.
  • a gate protective film 38 mainly composed of a silicon nitride film is deposited on the entire surface of the polycrystalline Si film 21, and then a gate electrode and a gate protective film are formed by patterning by a conventionally known MISFET manufacturing method. Performed (FIG. 16).
  • ions in the N-conducting MISFET region and BF 2 ions in the P-conducting MIGFET region are implanted under the conditions of an implantation amount of 4 ⁇ 10 15 / cm 2 with acceleration energy of 1 keV and 600 eV, respectively.
  • Ion implantation is performed, and the ultra-shallow N-conductivity type high-concentration source diffusion layer 8, the ultra-shallow N-conductivity-type high-concentration drain diffusion layer 9, the ultra-shallow P-conductivity-type high-concentration source diffusion layer 10, and the ultra-shallow P-conductivity type.
  • a high concentration drain diffusion layer 11 was formed in the main surface region of the single crystal Si film 3 (FIG. 17).
  • a silicon oxide film having a thickness of 70 nm is deposited on the entire surface, and then anisotropic dry etching is performed to selectively leave the gate electrode side wall portion to form the gate side wall insulating film 12 (FIG. 18).
  • anisotropic dry etching is performed to selectively leave the gate electrode side wall portion to form the gate side wall insulating film 12 (FIG. 18).
  • As ions are implanted into the N-conducting MISFET region, and BF2 ions are implanted into the SOI-type and bulk-type P-conducting MIGFET regions, for example, with an acceleration energy of 25 keV and 15 eV, respectively.
  • the deep source diffusion layer and the drain diffusion layer region are formed in the SOI MISFET region for the purpose of reducing the capacity of the source / drain diffusion layer region. This is formed by the same manufacturing method as the method for reducing the junction capacitance of a conventionally known bulk type MISFET.
  • an impurity compensation region is formed by implanting ions of the opposite conductivity type at a concentration and acceleration energy that should be compensated for the threshold voltage adjustment implanted ions previously implanted by ion implantation as an implantation element mask. But that is the purpose.
  • this step is a step applied for the purpose of reducing the capacity of the source / drain diffusion layer region. In the case of a semiconductor integrated circuit that does not need to reduce parasitic capacitance, for example, when this structure is applied to a static memory (SRAM) circuit where the stability of the memory cell is important, this step can be omitted. There is no problem.
  • the STI element isolation layer 2 in the region where the diffusion layer region of the N conductivity type MISFET region and the P conductivity type MISFET region is made common is removed by the film thickness of the single crystal Si layer 3, and the STI element isolation layer is obtained. 2 is formed to expose the Si layer on the side surfaces of the diffusion layer regions of the N-conductivity type MISFET region and the P-conductivity type MISFET region (FIG. 20).
  • the step of forming the contact between the gate electrode and the well is performed by selective epi growth simultaneously with the step of forming the stacked Si film on the source / drain diffusion layer. By this step, it is not necessary to perform the contact formation step as a step independent of the others, and the process can be simplified.
  • N-conductivity type and P-conductivity type impurity implantations are performed using ion implantation into the diffusion layer regions of the N conductivity type MISFET region and the P conductivity type MISFET region formed using the selective epitaxial method.
  • the silicon nitride film 37 is selectively removed with hot phosphoric acid (FIG. 22), the silicon gate polycrystalline Si film 38 is exposed, and then a 30 nm thick Ni (nickel) film is formed by sputtering.
  • the entire area of the exposed gate electrode and at least the upper area of the N-conductivity type and P-type high concentration accumulation area are selectively silicided by heat treatment at 450 ° C.
  • Metal silicide source / drain region 20 Metal silicide source / drain region 20.
  • the silicon gate electrode to which no impurities were added was converted into a nickel silicide film up to the region in contact with the gate insulating film, and the resistance was reduced.
  • the stacked Si film on the source / drain diffusion layer is not entirely silicided, and a low-resistance polycrystalline Si film is left in the bottom region, and the very shallow N conductivity type source / drain diffusion layer 8 in the thin single crystal Si is left. , 9 and the shallow P-conductivity type source / drain diffusion layers 10, 11 were preserved.
  • the gate electrode 20 is composed of a metal silicide film.
  • the threshold voltage value can be set to almost 0 V in both the N conductivity type MISFET and the P conductivity type MISFET, regardless of the fully depleted type SOIIGFET.
  • the single crystal Si thin film 3 constituting the channel is finally formed to be as thin as 10 nm, the source and drain regions have a stacked structure, and most of the stacked structure is the metal silicide film 20. Therefore, it was possible to solve the problem of increase in contact resistance between the semiconductor and the metal silicide film and increase in series resistance.
  • an ion implantation process for reducing the parasitic capacitance of the source and drain diffusion layer regions in the SOI MISFET region and the resistance of the source and drain diffusion layer regions in the bulk MISFET region are reduced.
  • the ion implantation process for the common process under the same conditions, it is possible to realize a large drive current for the SOI type MISFET and at the same time to reduce the bottom parasitic capacitance of the well diffusion layers 6 and 7. .
  • the parasitic capacitance can be reduced by about one digit even in the same well occupation area configuration as compared with the well structure in the case where ion implantation for reducing the capacitance is not performed.
  • the connection region can be set regardless of the upper wiring. As a result, a large current and high driving capability of the semiconductor device can be realized. Further, by improving the conventional STI structure, as shown in FIG. 2 and FIG. 3, in the SOI type MISFET excellent in low power consumption and high speed, the diffusion layer regions of the N conduction type MISFET region and the P conduction type MISFET region are formed. While being shared, the well diffusion layer to which the substrate potential was applied could be separated by the STI layer. In the prior art, as shown in FIGS.
  • the diffusion layer region of the N conductivity type MISFET region and the P conductivity type MISFET region and the well diffusion layer to which the substrate potential is applied are separated by STI. Therefore, according to the present invention, it is possible to reduce at least the minimum pitch and the area corresponding to one pitch at each technology node for manufacturing a semiconductor element. Further, the diffusion layer regions of the N conductivity type MISFET region and the P conductivity type MISFET region which become the output part of the CMISFET are made common and directly connected by metal silicide. For this reason, the wiring resistance can be reduced as compared with the conventional case where the wiring connection hole metal / wiring is used. As described above, in the SOI type MISFET having low power consumption and high speed operation, the element area of the transistor can be reduced.
  • the thin buried insulating film 4 be as thin as possible within a film thickness range in which leakage current is negligible, and it is preferably 10 nm or less, more preferably about the same as the gate insulating film 5.
  • a film thickness of about 2 nm is desirable.
  • the gate electrode material is not limited to the Ni silicide film, but is a metal such as Ni, Co, Ti, W, Ta, Mo, Cr, Al, Pt, Pa, Ru, or a metal silicide film.
  • any material may be used as long as the work function of the metal nitride film is approximately in the center of the forbidden band of the single crystal Si thin film.
  • FIG. 25 is a cross-sectional view of a semiconductor device showing Example 2 of the fifth embodiment according to the present invention.
  • the semiconductor device is basically manufactured according to the above embodiment. However, as shown in FIG. 25, the diffusion layer region 21 stacked on the source / drain is higher than the gate electrode 20. It is formed.
  • the gate electrode 20 needs to be silicided in the entire region to be a silicided gate electrode.
  • the stacked Si film on the source / drain diffusion layer is not entirely silicided, and a low-resistance polycrystalline Si film is left in the bottom region, so that the source / drain diffusion of the very shallow N conductivity type in the thin single crystal Si is performed.
  • the layers 8 and 9 and the shallow P conductivity type source / drain diffusion layers 10 and 11 need to be preserved. In this case, if the entire bottom surface region is silicified, the contact area between the channel region and the source / drain diffusion layer decreases, and the resistance increases.
  • the height of the gate electrode 20 is set lower than that of the diffusion layer region 21 stacked on the source / drain. Therefore, even if the entire region of the gate electrode 20 is silicided, The entire stacked Si film on the drain diffusion layer is not silicided, and a low-resistance polycrystalline Si film is left in the bottom region.
  • this embodiment it is possible to provide a method for manufacturing a semiconductor device with a better yield.
  • the gate electrode 20 is composed of a metal silicide film.
  • the threshold voltage value can be set to almost 0 V in both the N conductivity type MISFET and the P conductivity type MISFET, regardless of the fully depleted type SOIIGFET.
  • the single crystal Si thin film 3 constituting the channel is finally formed to be as thin as 10 nm, the source and drain regions have a stacked structure, and most of the stacked structure is the metal silicide film 20. Therefore, it was possible to solve the problem of increase in contact resistance between the semiconductor and the metal silicide film and increase in series resistance.
  • an ion implantation process for reducing the parasitic capacitance of the source and drain diffusion layer regions in the SOI MISFET region and the resistance of the source and drain diffusion layer regions in the bulk MISFET region are reduced.
  • the ion implantation process for the common process under the same conditions, it is possible to realize a large drive current for the SOI type MISFET and at the same time to reduce the bottom parasitic capacitance of the well diffusion layers 6 and 7. .
  • the parasitic capacitance can be reduced by about one digit even in the same well occupation area configuration as compared with the well structure in the case where ion implantation for reducing the capacitance is not performed.
  • the connection region can be set regardless of the upper wiring. As a result, a large current and high driving capability of the semiconductor device can be realized.
  • the diffusion layer regions of the N conductivity type MISFET region and the P conductivity type MISFET region are formed. While being shared, the well diffusion layer to which the substrate potential was applied could be separated by the STI layer.
  • the diffusion layer region of the N conductivity type MISFET region and the P conductivity type MISFET region and the well diffusion layer to which the substrate potential is applied are separated by STI. Therefore, according to the present invention, it is possible to reduce at least the minimum pitch and the area corresponding to one pitch at each technology node for manufacturing a semiconductor element.
  • the diffusion layer regions of the N conductivity type MISFET region and the P conductivity type MISFET region which become the output part of the CMISFET are made common and directly connected by metal silicide. For this reason, the wiring resistance can be reduced as compared with the conventional case where the wiring connection hole metal / wiring is used. As described above, in the SOI type MISFET having low power consumption and high speed operation, the element area of the transistor can be reduced.
  • the thin buried insulating film 4 be as thin as possible within the range where the leakage current is negligible, and it is preferably 10 nm or less, more preferably about the same as the gate insulating film 5.
  • a film thickness of about 2 nm is desirable.
  • the gate electrode material is not limited to the Ni silicide film, but is a metal such as Ni, Co, Ti, W, Ta, Mo, Cr, Al, Pt, Pa, Ru, or a metal silicide film.
  • any material may be used as long as the work function of the metal nitride film is approximately in the center of the forbidden band of the single crystal Si thin film.
  • FIG. 27 is a cross-sectional view of a semiconductor device showing Example 3 of the third embodiment of the present invention.
  • the semiconductor device is basically manufactured in accordance with the above-described embodiment.
  • the threshold voltage values of the N conductivity type MISFET and the P conductivity type MISFET are set to desired values.
  • a metal film such as TiN is applied. Specifically, after forming a 1.8 nm oxide film and nitriding the surface with NO gas to form a 0.2 nm nitride film on the main surface, a metal film such as TiN of about 5 to 20 nm is formed. Later, a polycrystalline Si film is deposited to form a gate electrode structure (FIG. 28).
  • N and P conductivity type impurities may be implanted into the N conductivity type MISFET and the P conductivity type MISFET, respectively, by ion implantation, as in the conventional MISFET formation method.
  • a polycrystalline Si film doped with the above impurities may be used.
  • the difference from Example 1 is the film thickness when the Ni (nickel) film is changed to the nickel silicide film 20 in the step of FIG.
  • the polycrystalline Si film of the gate electrode is entirely made of nickel silicide, whereas in the case of this example, the polycrystalline Si film of the gate electrode is not necessarily made of nickel silicide.
  • the thickness may be about 20 nm.
  • the gate insulating film is a rare earth oxide film such as Al, Zr, Hf, Y, La or a rare earth silicate film, or a rare earth oxide such as Zr, Hf, Y, La formed on the Al oxide film and the Al oxide film. There is no problem even if a laminated film of a material film or a rare earth silicate film is used.
  • the metal film used for setting the threshold voltage value to a desired value is not limited to TiN, and the work function of a metal such as Ti or TaN or a metal nitride film is a forbidden band of a single crystal Si thin film. Any material can be used as long as it is located at the center of the center.
  • the gate electrode 20 is composed of a metal nitride film such as TiN.
  • the threshold voltage value can be set to almost 0 V in both the N conductivity type MISFET and the P conductivity type MISFET, regardless of the fully depleted type SOIIGFET.
  • the single crystal Si thin film 3 constituting the channel is finally formed to be as thin as 10 nm, the source and drain regions have a stacked structure, and most of the stacked structure is the metal silicide film 20. Therefore, it was possible to solve the problem of increase in contact resistance between the semiconductor and the metal silicide film and increase in series resistance.
  • an ion implantation process for reducing the parasitic capacitance of the source and drain diffusion layer regions in the SOI MISFET region and the resistance of the source and drain diffusion layer regions in the bulk MISFET region are reduced.
  • the ion implantation process for the common process under the same conditions, it is possible to realize a large drive current for the SOI type MISFET and at the same time to reduce the bottom parasitic capacitance of the well diffusion layers 6 and 7. .
  • the parasitic capacitance can be reduced by about one digit even in the same well occupation area configuration as compared with the well structure in the case where ion implantation for reducing the capacitance is not performed.
  • the connection region can be set regardless of the upper wiring. As a result, a large current and high driving capability of the semiconductor device can be realized.
  • the diffusion layer regions of the N conduction type MISFET region and the P conduction type MISFET region are formed. While being shared, the well diffusion layer to which the substrate potential was applied could be separated by the STI layer.
  • the diffusion layer region of the N conductivity type MISFET region and the P conductivity type MISFET region and the well diffusion layer to which the substrate potential is applied are separated by STI. Therefore, according to the present invention, it is possible to reduce at least the minimum pitch and the area corresponding to one pitch at each technology node for manufacturing a semiconductor element.
  • FIG. 33 is a sectional view of a semiconductor device showing a fourth embodiment example 4 according to the present invention.
  • the structure of the element isolation layer 27 having a height different from that of the STI element isolation layer 2 formed in the area where the diffusion layer areas of the N conductivity type MISFET region and the P conductivity type MISFET region are made common is described above. It is characterized by being different from Example 1. The manufacturing process will be described with reference to FIG.
  • the semiconductor device is manufactured up to FIGS. From this state, Si films 52 and 53 with a thickness of, for example, 60 nm were selectively deposited on the exposed single crystal Si region by using the selective epitaxial method. (FIG. 30).
  • the STI element isolation layer 2 is etched to expose the Si layers on the side surfaces of the diffusion layer regions of the N-conducting MISFET region and the P-conducting MISFET region, and the single-crystal Si layer is formed using the selective epitaxial method. Grow.
  • the diffusion layer regions of the N conductivity type MISFET region and the P conductivity type MISFET region are connected by utilizing the lateral growth of the Si layer by the conventionally known ELO (Epitaxial Lateral Overgrowth).
  • the process is further simplified than in the first embodiment, and the semiconductor device is manufactured. Can be produced. The process can be simplified.
  • impurity implantation of N conductivity type and P conductivity type is performed by using the ion implantation method in the diffusion layer region of the N conductivity type MISFET region and the P conductivity type MISFET region formed by using the selective epitaxial method.
  • the silicon nitride film 37 is selectively removed with hot phosphoric acid (FIG. 31), the silicon gate polycrystalline Si film 38 is exposed, and then a 30 nm thick Ni (nickel) film is formed by sputtering.
  • the entire area of the exposed gate electrode and at least the upper area of the N-conductivity type and P-type high concentration accumulation area are selectively silicided by heat treatment at 450 ° C.
  • Metal silicide source / drain region 20 Metal silicide source / drain region 20.
  • the silicon gate electrode to which no impurities were added was converted into a nickel silicide film up to the region in contact with the gate insulating film, and the resistance was reduced.
  • the stacked Si film on the source / drain diffusion layer is not entirely silicided, and a low-resistance polycrystalline Si film is left in the bottom region, and the very shallow N conductivity type source / drain diffusion layer 8 in the thin single crystal Si is left. , 9 and the shallow P-conductivity type source / drain diffusion layers 10, 11 were preserved.
  • the silicidation treatment only the unreacted Ni film on the insulating film was selectively removed with an etching solution using a mixed aqueous solution of hydrochloric acid and hydrogen peroxide (FIG. 32).
  • a wiring interlayer insulating film was deposited and planarized and polished, and a wiring process including the wiring interlayer insulating film 31 was performed, and a semiconductor device was manufactured through a second wiring process (FIG. 33).
  • the gate electrode 20 was composed of a metal silicide film.
  • the threshold voltage value can be set to almost 0 V in both the N conductivity type MISFET and the P conductivity type MISFET, regardless of the fully depleted type SOIIGFET.
  • the single crystal Si thin film 3 constituting the channel is finally formed to be as thin as 10 nm, the source and drain regions have a stacked structure, and most of the stacked structure is the metal silicide film 20. Therefore, it was possible to solve the problem of increase in contact resistance between the semiconductor and the metal silicide film and increase in series resistance.
  • an ion implantation process for reducing the parasitic capacitance of the source and drain diffusion layer regions in the SOI MISFET region and the resistance of the source and drain diffusion layer regions in the bulk MISFET region are reduced.
  • the ion implantation process for the common process under the same conditions, it is possible to realize a large drive current for the SOI type MISFET and at the same time to reduce the bottom parasitic capacitance of the well diffusion layers 6 and 7. .
  • the parasitic capacitance can be reduced by about one digit even in the same well occupation area configuration as compared with the well structure in the case where ion implantation for reducing the capacitance is not performed.
  • the connection region can be set regardless of the upper wiring. As a result, a large current and high driving capability of the semiconductor device can be realized.
  • the diffusion layer regions of the N conductivity type MISFET region and the P conductivity type MISFET region are formed. While being shared, the well diffusion layer to which the substrate potential was applied could be separated by the STI layer.
  • the diffusion layer region of the N conductivity type MISFET region and the P conductivity type MISFET region and the well diffusion layer to which the substrate potential is applied are separated by STI.
  • the present invention it is possible to reduce at least a minimum pitch and an area corresponding to one pitch at each technology node for manufacturing a semiconductor element. Further, the diffusion layer regions of the N conductivity type MISFET region and the P conductivity type MISFET region which become the output part of the CMISFET are made common and directly connected by metal silicide. For this reason, the wiring resistance can be reduced as compared with the conventional case where the wiring connection hole metal / wiring is used. As described above, in the SOI type MISFET having low power consumption and high speed operation, the element area of the transistor can be reduced.
  • the thin buried insulating film 4 be as thin as possible within the range where the leakage current is negligible, and it is preferably 10 nm or less, more preferably about the same as the gate insulating film 5.
  • a film thickness of about 2 nm is desirable.
  • the gate electrode material is not limited to the Ni silicide film, but is a metal such as Ni, Co, Ti, W, Ta, Mo, Cr, Al, Pt, Pa, Ru, or a metal silicide film.
  • any material may be used as long as the work function of the metal nitride film is approximately in the center of the forbidden band of the single crystal Si thin film.
  • FIG. 34 shows a static memory (SRAM) memory cell circuit using the present invention. In this embodiment, one memory cell is composed of four transistors. In FIG.
  • Driving transistors 65 and 66 are storage nodes for storing data
  • WL is a word line
  • BL and BLB are bit lines
  • Vss is an “L” power supply line.
  • the transfer transistor 61 is in a state where a forward bias is applied because the back gate is “L”, and Vth is lowered. Therefore, a leakage current flows from the bit line BL to the storage node 65 through the transfer transistor 61, and the “H” potential of the storage node is maintained. Since the back gate of the driving transistor 63 has the same potential as the source electrode, Vth does not change and the leakage current is small, so that the “H” level of the storage node 65 is maintained. Since the drive transistor 64 is in a state where the back gate potential is “H” and the forward bias is applied, Vth is lowered and the “L” level of the storage node 66 can be held strongly.
  • this memory cell is a memory cell that is stable and has a small leakage current that flows unnecessarily.
  • FIG. 35 The layout of this memory cell is shown in FIG. In FIG. 35, 71 is a contact, 72 is a gate electrode, 73 is a diffusion layer, 61 and 62 are transfer transistors, 63 and 64 are drive transistors, and a dotted line represents one memory cell.
  • FIG. 36 shows a memory cell layout showing gate electrodes, contacts, and well layers.
  • 67 is a well layer.
  • the wells of the transfer transistor 61 and the drive transistor 63, and the transfer transistor 62 and the drive transistor 64 are integrally formed and connected to the storage node. In this memory cell, the wells of the transfer transistor 62 and the drive transistor 64 are integrally formed.
  • FIG. 37 shows a layout diagram of the diffusion layer regions of the N conductivity type MISFET region and the P conductivity type MISFET region of this memory cell.
  • the N conductivity type MISFET region 69 and the diffusion layer region 68 of the P conductivity type MISFET region are shared by the element isolation region (STI).
  • STI element isolation region
  • Example 6> 38 and 39 show an SRAM memory cell circuit using the present invention and a layout diagram thereof.
  • BL and BLB are bit lines
  • WL is a word line
  • Vdd is a power supply line
  • Vss is a ground potential line
  • 81 and 82 are transfer transistors for accessing the memory cells
  • 83 and 84 are memory cell data.
  • Drive transistors for driving the storage node to hold data load transistors 85 and 86 for supplying charges for holding memory cell data, and reference numerals 87 and 88 for storage data.
  • the layout of the SRAM memory cell according to the present invention is different from the layout of the conventional SRAM memory cell shown in FIG.
  • the diffusion layer regions 84 and 85 are separated by using the present invention as shown in FIG. It is shared without being separated by STI) (region 75 in FIG. 39). This region is directly connected by metal silicide. Therefore, the wiring resistance of the memory cell can be reduced as compared with the conventional case where the wiring connection hole metal / wiring is used. As a result, it is possible to improve each performance such as speeding up the writing time of the memory cell.
  • P-type high concentration ultra-thin source diffusion layer 16 P-type high concentration ultra-thin drain diffusion layer, 20 ... Metal silicide gate electrode, 21 ... Semiconductor with stacked source and drain, 25, 26 ... threshold voltage control diffusion layer, 30: Metal wire for connection hole, 31 ... Insulation film of wiring layer building, 35 ... resist mask, 36 ... silicon oxide film, 37 ... silicon nitride film, 38 ... polycrystalline silicon film, 39 ... thick silicon oxide film, 40: Gate wiring connection hole, 42 ... diffusion layer wiring connection hole, 52, 53 ... Stacked Si layers, 61 ... Transfer transistor, 63, 64 ... driving transistor, 85, 86 ... load transistors, 65, 66, 87, 88 ...
  • Gate electrode 100 ... N-type MISFET region, 200 ... P-type MISFET region, WL ... word line, BL, BLB ... bit lines, Vdd: power line, Vss: Ground potential line.

Abstract

　低消費電力・高速動作に優れるＳＯＩ－ＭＩＳＦＥＴにおいて、素子面積を縮小する。 ＳＯＩ型ＭＩＳＦＥＴのＮ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化する、一方、Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の基板電位を印加するウエル拡散層は、各々ＳＴＩ層によって分離させる。ＣＭＩＳＦＥＴの出力部となる上記Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域は共通化され、珪化金属にて直接接続することで、素子面積を縮小する。

Description

半導体装置およびその製造方法、並びに半導体記憶装置
　本発明は、半導体／絶縁膜／金属の積層構造を有するＭＩＳＦＥＴに関し、詳しくはＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造を有する基板にＭＩＳＦＥＴを形成した半導体装置及びその製造方法、並びに該半導体装置を用いた半導体記憶装置に関する。
　近年、ＬＳＩの高集積化、高性能化に伴い、ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒの略）の微細化が進み、ゲート長がスケーリングされることで、しきい電圧Ｖｔｈが低下する短チャネル効果の問題が顕著となっている。この短チャネル効果は、ＭＩＳＦＥＴのソースおよびドレイン部分の空乏層の広がりが、チャネル長の微細化に伴い、チャネル部分にまで影響を与えることに起因する。これを抑制するためには、チャネル部分の不純物濃度を高くし、ソースおよびドレイン部分の空乏層の広がりを抑制することが一つの方法であるが、チャネル部分の不純物濃度を高くすると、不純物散乱の増大に伴うキャリアの移動度により、駆動電流の劣化が問題となる。また、不純物濃度を高くすると、基板とソース、ドレイン間の寄生容量が増大し、ＭＩＳＦＥＴの高速動作を阻害する。
　また、従来、これらＭＩＳＦＥＴのしきい電圧Ｖｔｈは、チャネル領域の不純物濃度によって制御されている。チャネルの不純物濃度制御は、１００ｎｍノード程度のデザインルールのＬＳＩまでは、イオン注入技術と短時間熱処理技術とを駆使して比較的良好に行われている。
　しかし、１００ｎｍノードもしくはそれ以降のデザインルールのＭＩＳＦＥＴにおいては、チャネルの不純物量によりしきい電圧Ｖｔｈを制御する手法では、チャネル長が短くなるにつれて、１個当たりのＭＩＳＦＥＴのしきい電圧Ｖｔｈに寄与する不純物の絶対数が少なくなるため、統計的なゆらぎによるのしきい電圧Ｖｔｈのバラツキが無視できなくなっている（非特許文献１を参照）。そこで、チャネル部の不純物濃度制御およびその他の方法によって、ゲート電極の仕事関数によってもＭＩＳＦＥＴのしきい電圧Ｖｔｈを制御できるようにすることが、微細デバイス対応のプロセスとして切望されるようになっている。
　このような問題を解決するため、近年、ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造が注目されている。この構造では絶縁膜（例えば、酸化シリコン膜）によって完全な素子間分離を行うため、ソフトエラーやラッチアップが抑制され、集積度の高いＬＳＩにおいても高い信頼性が得られるだけでなく、拡散層の接合容量が低減されるため、スイッチングにともなう充放電が少なくなり、高速、低消費電力化に対しても有利になる。
　このＳＯＩ型ＭＩＳＦＥＴには大別して二つの動作モードがある。一つはゲート電極直下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み酸化膜との界面にまで到達する完全空乏型（Ｆｕｌｌ　Ｄｅｐｌｅｔｉｏｎ）ＳＯＩ、もう一つは空乏層がボディ領域の底面まで到達せず、中性領域が残る部分空乏型（Ｐａｒｔｉａｌ　Ｄｅｐｌｅｔｉｏｎ）ＳＯＩがある。
　完全空乏型ＳＯＩ－ＭＩＳＦＥＴでは、ゲート直下の空乏層の厚さが埋め込み酸化膜によって制限されるため、空乏電荷量が部分空乏型ＳＯＩ－ＭＩＳＦＥＴよりも大幅に減少し、代わってドレイン電流に寄与する可動電荷が増える。その結果、急峻なサブスレッショルド特性（Ｓ特性）が得られるという利点がある。
　すなわち、急峻なＳ特性が得られると、オフリーク電流を抑制しながらしきい値電圧Ｖｔｈを下げることができる。その結果、低い動作電圧でもでもドレイン電流が確保され、例えば１Ｖ以下で動作する（しきい値電圧Ｖｔｈも０．３Ｖ以下）ような、極めて消費電力の少ないＭＩＳＦＥＴの作製が可能となる。
また、通常基板に作製したＭＩＳＦＥＴの場合、上述した短チャネル効果の問題があるが、完全空乏型ＳＯＩ－ＭＩＳＦＥＴの場合は酸化膜で基板と素子が分離されており、空乏層が広がることがないため、完全空乏型ＳＯＩ－ＭＩＳＦＥＴでは、基板濃度を低くすることができる。従って、不純物散乱の増大に伴うキャリアの移動度の低下が抑制されるため、高駆動電流化を図ることができる。
　さらに、不純物濃度でしきい電圧Ｖｔｈを制御する方法に較べて、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるしきい電圧Ｖｔｈばらつきを低減させることができる。
　一方、ＳＯＩ－ＭＩＳＦＥＴに関する他の従来技術としてダブルゲートＭＩＳＦＥＴ構造が知られ、例えば、特許文献１に提案されている。上記ＳＯＩ－ＭＩＳＦＥＴはＳＯＩ層１０５内にソース拡散層、及びドレイン拡散層をダミーゲート電極と自己整合で形成した後、ダミーゲート電極の逆パターン溝の形成、上記溝から支持基板１への不純物のイオン注入による埋め込みゲートの形成を順次施し、しかる後、上記溝領域にＷなどの金属膜を選択的に埋め込み、上部ゲート電極とするものである。ＳＯＩ－ＭＩＳＦＥＴ性能向上の手段としてダブルゲート構造の実現も有力な手段であるが、現在公知の手法に基づくダブルゲートＭＩＳＦＥＴ構造では高濃度拡散層等をＳＯＩ層に悪影響を与えることなく支持基板内に埋め込み形成することが極めて難しく、未だに実用化に至っていない。
　製造困難性を度外視し、ダブルゲートＭＩＳＦＥＴ構造の本質概念を考慮した場合、埋め込みゲートを上部ゲートと正確な位置合わせすることが前提であり、且つ個別素子ごとに配置することが必然的に求められる。埋め込みゲート電極の役割を複数のＭＩＳＦＥＴで共有するごとき概念は基本的に存在しない。超微細ＳＯＩ－ＭＩＳＦＥＴにおいては埋め込みゲートの位置合わせ誤差は致命的であり、寄生容量のばらつき、駆動電流のばらつきに直結する。従って寄生容量をダイナミック動作安定化のために有効利用するにしても容量ばらつきが本質的に抑制されない限り安定化への利用も実現不可能である。
　更に、ダブルゲート構造ＳＯＩ－ＭＩＳＦＥＴの閾電圧はＳＯＩ層膜厚成分を除くと上部ゲート及び埋め込みゲートの各材料の仕事関数のみにより決定され、実質上所望ＭＩＳＦＥＴごとに閾電圧値を設定することは不可能である。埋め込みゲート電極と上部ゲート電極の接続もＭＩＳＦＥＴ活性領域外、即ち素子分離領域で実施することが前提であり、周辺素子レイアウトに配慮した整合性が必須である。
　ここで、埋め込み絶縁膜が５０ｎｍ以下、望ましくは１０ｎｍ以下、薄い単結晶半導体薄膜が２０ｎｍ以下のＳＯＩ基板を用いて作製した上記完全空乏型ＳＯＩ－ＭＩＳＦＥＴでは、ＳＯＩ－ＭＩＳＦＥＴ直下のウエル拡散層にゲート電位を印加することで、薄い埋め込み絶縁膜を介したウエル電位の高電位印加によりＳＯＩ－ＭＩＳＦＥＴの導通状態は更に加速され、駆動電流の大幅な増大、即ち大電流化がもたらされる。ゲート電位が低電位に印加される場合、ウエル電位も追随して低下するため、より速く非道通状態に達することができる。即ち、上記動作モードにおいては同一漏洩電流の条件においてより駆動電流を増加する特性を実現でき、導通・非道通のスイッチングをより高速に実施することが可能となる。ウエル拡散層側面の絶縁分離化は寄生容量の低減、即ち印加信号の遅延時定数の低減に寄与する。また、埋め込み絶縁膜が薄ければ薄いほど上記駆動電流の増加効果向上に有効であり、理想的にはＳＯＩ－ＭＩＳＦＥＴのゲート絶縁膜と同等の膜厚条件が望ましい。
　以上のように、薄い埋め込み絶縁膜をＳＯＩ－ＭＩＳＦＥＴに適用することで、ダブルゲート構造によるＳＯＩ－ＭＩＳＦＥＴの本質的な性能向上特性を活かすことが出来る。さらに、ＳＯＩ－ＭＩＳＦＥＴ直下のウエル拡散層は、ゲート電極下に自己整合的に形成されるため、従来ダブルゲートＭＩＳＦＥＴ構造で問題となる、埋め込みゲート電極の位置合わせ誤差から生じる駆動電流ばらつき、寄生容量ばらつきの問題を本質的に除去することが出来る。
上述のごとく、ＳＯＩ型ＭＩＳＦＥＴは、低消費電力・高速という優れた特徴を有している。
特開２０００－２０８７７０号公報
Ｔ．Ｍｉｚｕｎｏ　ｅｔ　ａｌ、"Ｐｅｒｆｏｒｍａｎｃｅ　Ｆｌｕｃｔｕａｔｉｏｎｓ　ｏｆ　０．１０μｍＭＯＳＦＥＴｓ　－Ｌｉｍｉｔａｔｉｏｎ　ｏｆ　０．１０μ　ＵＬＳＩｓ"、Ｓｙｍｐ．　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　１９９４ Ｔ． Ｙａｍａｄａ ｅｔ　al.　"Ａｎ　Ｅｍｂｅｄｄｅｄ　ＤＲＡＭ　Ｔｅｃｈｎｏｌｏｇｙ　ｏｎ　ＳＯＩ／Ｂｕｌｋ　Ｈｙｂｒｉｄ　Ｓｕｂｓｔｒａｔｅ　Ｆｏｒｍｅｄ　ｗｉｔｈ　ＳＥＧ　Ｐｒｏｃｅｓｓ　ｆｏｒ　Ｈｉｇｈ－Ｅｎｄ　ＳＯＣ　Ａｐｐｌｉｃａｔｉｏｎ"　Ｓｙｍｐ．ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　２００２
　しかしながら、前述のＳＯＩ型ＭＩＳＦＥＴには次のような問題がある。一般にＳＯＩ基板上に作製されたＭＩＳＦＥＴは、上述した通り、Ｐウエル/Ｎウエルは埋め込み酸化膜で支持基板からは電気的に分離されている。そのため、ＣＭＩＳＦＥＴ(Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＩＳＦＥＴの略)の出力部となるＮ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化させても、従来バルク基板上に形成されたＭＩＳＦＥＴで用いられるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）なる素子分離領域を形成する必要がなく、結果としてトランジスタの素子面積を縮小することが出来る（非特許文献２を参照）。
　しかし、前述の埋め込み絶縁膜を薄膜化したＳＯＩ－ＭＩＳＦＥＴの場合、ＳＯＩ－ＭＩＳＦＥＴ直下のＢＯＸ下層のウエル拡散層に基板電位を印加することで低消費電力・高速動作を実現させるため、図４～６に示した通り、従来バルク基板上のＭＩＳＦＥＴと同様にＳＴＩ領域を形成する必要があった。そのため、ＳＯＩ－ＭＩＳＦＥＴでありながら、トランジスタの素子面積を縮小することが出来ないという問題があった。
　本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、ＳＯＩ型ＭＩＳＦＥＴにおいて、ＢＯＸ下層の基板電位制御による低消費電力・高速動作と、トランジスタの素子面積の縮小とを実現できる半導体装置および製造方法を提供することにある。
　本発明の代表的なものの一例では、単結晶半導体基板、単結晶半導体基板から薄い埋め込み絶縁膜で分離された薄い単結晶半導体薄膜（ＳＯＩ層）よりなるＳＯＩ基板を用いることを前提とする。本発明はゲート長が１００ｎｍ以下、更には５０ｎｍ以下の超微細完全空乏型ＳＯＩＭＩＳＦＥＴへの適用を前提とし、埋め込み絶縁膜は５０ｎｍ以下、望ましくは１０ｎｍ以下、薄い単結晶半導体薄膜は２０ｎｍ以下、望ましくは１０ｎｍ程度の膜厚のＳＯＩ基板を用いる。
　本発明の主なものとして、半導体支持基板上に設けられた第１の半導体素子および第２の半導体素子を有し、第１の半導体素子は、半導体支持基板に設けられた第１の導電型を有する第１の半導体層と、第１の半導体層上に埋め込み絶縁体薄膜を介して設けられた単結晶半導体薄膜と、半導体層中に設けられた第１の導電型と逆導電型の第２の導電型を有する第１のソース領域および第１のドレイン領域と、第１のソース領域と第１のドレイン領域との間にそれぞれの領域と接するように設けられた第１のチャネル領域と、第１のチャネル領域上に設けられた第１のゲート絶縁膜を介して設けられた第１のゲート電極とを備え、第２の半導体素子は、半導体支持基板に設けられた第２の導電型を有する第２の半導体層と、第２の半導体層上に埋め込み絶縁体薄膜を介して設けられた単結晶半導体薄膜と、単結晶半導体薄膜中に設けられた第１の導電型を有する第２のソース領域および第２のドレイン領域と、第２のソース領域と第２のドレイン領域との間にそれぞれの領域と接するように設けられた第２のチャネル領域と、第２のチャネル領域上に設けられた第２のゲート絶縁膜を介して設けられた第２のゲート電極とを備え、埋め込み絶縁体薄膜と接して第１の半導体層に設けられた第１導電型を有する第１の不純物領域と、埋め込み絶縁体薄膜と接して第２の半導体層に設けられた第２導電型を有する第２の不純物領域とが、素子分離層により電気的に分離され、第１のソース領域と第２のドレイン領域、又は第１のドレイン領域と第２のソース領域は、互いに該領域の一端と接して前記単結晶半導体薄膜中に設けられ、かつ単結晶半導体薄膜上に設けられた導電体層により電気的に接続されている。
　また、単結晶半導体薄膜を介して設けられた導電体層と電気的接続されたコンタクト層が、素子分離層の上方に、導電体層上の層間絶縁層を貫通して設けた貫通孔に設けられている。
　更に、埋め込み絶縁体層の厚さは２０ｎｍ以下で、半導体層の厚さは２０ｎｍ以下で形成されている。
　ここで、前記埋め込み絶縁体層と接して形成された前記第１導電型に形成された第１の不純物領域と、前記第２の半導体基板中の、前記埋め込み絶縁体層と接して形成された前記第２導電型に形成された第２の不純物領域と、前記第１の不純物領域と、前記第２の不純物領域は、素子分離層により電気的に分離されており、各々Ｎ導電型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴは、各々基板電位を印加することで、素子を低消費電力・高速で動作させることが出来る。
　更に、前記第１のソース・ドレイン領域と前記第２のソース・ドレイン領域は共通化され、珪化金属にて直接、電気的に接続されている。すなわち、結果として低消費電力・高速動作を有するＳＯＩ型ＭＩＳＦＥＴにおいて、トランジスタの素子面積の縮小を実現することが出来る。
　本発明によれば、ＣＭＩＳＦＥＴの出力部となる上記Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域は共通化され、珪化金属にて直接、電気的に接続される。そのため、従来のような配線接続孔金属・配線にて接続させるよりも、配線抵抗を低減することが出来る。結果として低消費電力・高速動作を有するＳＯＩ型ＭＩＳＦＥＴにおいて、トランジスタの素子面積の縮小を実現することが出来る。
本発明の実施例１で示すＭＩＳＦＥＴの完成断面図。 本発明の実施例１で示す半導体装置の平面図。 本発明の実施例１で示す半導体装置の平面図。 従来の半導体装置ＭＩＳＦＥＴの完成断面図。 従来の半導体装置を示す平面図。 実施例１で示す従来の半導体装置の平面図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示す製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例１で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例２で示すＭＩＳＦＥＴの完成断面図。 実施例２で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例３で示すＭＩＳＦＥＴの完成断面図。 実施例３で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例４で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例４で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例４で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例４で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例４で示すＭＩＳＦＥＴの製造工程を説明する図。 実施例５で示すＳＲＡＭメモリセルの回路構成の概略図。 実施例５で示すＳＲＡＭメモリセルのレイアウトの概略図。 実施例５で示すＳＲＡＭメモリセルのレイアウトの概略図。 実施例５で示すＳＲＡＭメモリセルのレイアウトの概略図。 実施例６で示すＳＲＡＭメモリセルの回路構成の概略図。 実施例６で示すＳＲＡＭメモリセルのレイアウトの概略図。 従来のＳＲＡＭメモリセルのレイアウトの概略図。
　以下の実施例においては便宜上その必要があるときは、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
　さらに、以下の実施例において、その構成要素(要素ステップ等も含む)は特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
　同様に以下の実施例において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
　本実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
　以下、本発明の実施例を図面に基づいて詳細に説明する。各部の材質、導電型、及び製造条件等は本実施例の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
＜実施例１＞
　図１に、本発明の第一の実施例１の形態に係るＭＩＳＦＥＴの完成断面図である。また、その製造工程を、図７以降を用いて説明する。説明の都合上半導体基板、及び半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施例記載の導電型に限定されない。面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板１に１０ｎｍ厚のシリコン酸化膜４を形成して第一の半導体基板とした。上記第一の基板に公知の超薄膜ＳＯＩ基板の製造法に基づき水素のイオン注入を実施した。注入量は５ｘ１０１６／ｃｍ２とした。イオン注入の結果、単結晶Ｓｉ基板主表面からおよそ４０ｎｍの深さの半導体Ｓｉ薄膜３中に結晶欠陥層が形成された。
　この状態より表面にシリコン酸化膜を有しない第一の半導体基板と同一仕様の第二の半導体基板の各々に親水化処理を施した後、室温で主表面どうしを密着させた。次に密着させた二枚のＳｉ基板を５００℃に加熱したがこの熱処理により結晶欠陥層に微小空孔の形成とその増大化が生じ、結晶欠陥層部分で単結晶Ｓｉ基板が剥離され、支持基板１上に１０ｎｍ厚のシリコン酸化膜２、及びその上に約２０ｎｍ厚の単結晶Ｓｉ薄膜３が密着された。この状態より１１００℃の高温熱処理を施すことによりシリコン酸化膜４と支持基板１間の接着強度が格段に向上し、通常の単結晶基板並みの接着強度となった。この状態より単結晶Ｓｉ薄膜３の表面、即ち剥離面を砥粒を含まない表面研磨法により鏡面研磨し、単結晶Ｓｉ薄膜３下部に薄い埋め込みゲート絶縁膜４、が支持基板１上に順に構成されたＳＯＩ基板を製造した。上記したＳＯＩ基板は上記手法に基づき製造する必要はなく、同様な仕様の市販基板の購入に基づいても何ら問題はない。その際には、ＳＯＩ基板上にシリコン酸化膜を形成した後、シリコン酸化膜を除去することで、所望の単結晶Ｓｉ層になるまで、Ｓｉ層を薄層化して使用する（図８）。
　上記ＳＯＩ基板上に、シリコン酸化膜３６およびシリコン窒化膜３７を形成した（図９）。ここで形成したシリコン窒化膜は、後の浅溝素子分離形成における化学的機械的研磨での研磨ストッパーとして用いられる。次に、レジストマスク３５を塗布した後に、所望領域のレジストマスクのみ除去した（図１０）。その後、所望領域のシリコン窒化膜３７およびとシリコン酸化膜３６、および単結晶Ｓｉ層３とを除去した（図１１）。尚、一対の相補型ＭＩＳＦＥＴを構成する素子間に関しては同一のウエル拡散層上に配置される如くパターニング後、レジストマスクを除去した。
　図１１の状態より、公知の素子分離絶縁膜の形成法に基づいて露出Ｓｉ領域への薄い酸化膜の形成とパターニング領域を埋める程度の膜厚で厚いシリコン酸化膜３９の全面堆積を施した（図１２）。続いて、シリコン窒化膜の堆積と先のパターニングで選択残置した領域上、及び該領域から一定間隔までのシリコン窒化膜を選択的に除去することにより露出された厚いシリコン酸化膜を化学的機械的研磨により除去した。研磨の終点は先に堆積したシリコン窒化膜とパターン上に残置されているシリコン窒化膜３７である。続いてシリコン窒化膜３７等を熱燐酸により選択除去した（図１３）。
　図１３において、ＳＯＩ型ＭＩＳＦＥＴ形成領域は、薄いシリコン酸化膜３６、酸化膜薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜４を介したイオン注入により、支持基板１の所望領域に選択的にＮ導電型のウエル拡散層６を形成した。続いて、同様にＳＯＩ型ＭＩＳＦＥＴ形成領域は、薄いシリコン酸化膜３６、酸化膜薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜４を介したイオン注入により、支持基板１の所望領域に選択的にＰ導電型のウエル拡散層７を形成した（図１４）。
　続いて、Ｎ型およびＰ型ＳＯＩ型ＭＩＳＦＥＴ形成領域の閾電圧制御拡散層領域２５および２６を、薄いシリコン酸化膜３６、薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜４とを介したイオン注入により形成した（図１５）。なお、閾電圧制御拡散層領域２５および２６は、電気的に外部と、例えば電源供給ラインと接続されている。
　続いてシリコン酸化膜３６等をフッ酸洗浄等により選択除去して単結晶Ｓｉ薄膜３表面を露出させてから、例えば酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、ゲート絶縁膜５とした。ゲート絶縁膜は、Ａｌ，Ｚｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜、もしくは、Ａｌ酸化膜とＡｌ酸化膜上に形成されるＺｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜の積層膜を用いても何ら問題ない。続いてゲート絶縁膜５上に例えば１００ｎｍ厚の多結晶Ｓｉ膜３８を化学気相堆積法により堆積した。次に、多結晶Ｓｉ膜２１上に主にシリコン窒化膜で構成されるゲート保護膜３８を全面に堆積してから従来公知のＭＩＳＦＥＴの製造方法によりそのパターニングによるゲート電極とゲート保護膜の形成を実施した（図１６）。
　続いて図１６より、Ｎ導電型ＭＩＳＦＥＴ領域には、例えばＡｓイオンを、Ｐ導電型ＭＩＧＦＥＴ領域にはＢＦ２イオンを、各々１ｋｅＶ、及び６００ｅＶの加速エネルギーにより注入量４ｘ１０１５／ｃｍ２の条件でイオン注入を施し、極浅のＮ導電型高濃度ソース拡散層８、極浅のＮ導電型高濃度ドレイン拡散層９と極浅のＰ導電型高濃度ソース拡散層１０、極浅のＰ導電型高濃度ドレイン拡散層１１を単結晶Ｓｉ膜３の主表面領域に形成した（図１７）。
　図１７において、例えば７０ｎｍ膜厚のシリコン酸化膜を全面に堆積してから異方性ドライエッチングを施してゲート電極側壁部に選択残置させてゲート側壁絶縁膜１２とした（図１８）。続いて図１８より、Ｎ導電型ＭＩＳＦＥＴ領域には、例えば、Ａｓイオンを、ＳＯＩ型およびバルク型のＰ導電型ＭＩＧＦＥＴ領域にはＢＦ２イオンを、各々例えば２５ｋｅＶ、及び１５ｅＶの加速エネルギーにより注入量４ｘ１０１５／ｃｍ２の条件でゲート電極およびゲート側壁絶縁膜１２を注入阻止マスクとするイオン注入を施し、上記、極浅の高濃度ソース拡散層およびドレイン拡散層領よりも更に深いＮ型のソース拡散層およびドレイン拡散層領域１３および１４と、Ｐ型のソース拡散層およびドレイン拡散層領域１５および１６とを夫々形成した（図１９）。ここで、この深いソース拡散層およびドレイン拡散層領域は、ＳＯＩ型ＭＩＳＦＥＴの領域には、ソース・ドレイン拡散層領域の容量低減を目的として形成された。これは、従来公知のバルク型ＭＩＳＦＥＴの接合容量を低減するための方法と同様の製造方法にて形成されたものである。すなわち、注入素子マスクとするイオン注入により先に注入した閾電圧調整用の注入イオンを補償すべき濃度及び加速エネルギーで反対導電型のイオンを注入し真性不純物領域に近づける不純物補償領域を形成することが、その目的である。上述の通り、本工程は、ソース・ドレイン拡散層領域の容量低減を目的として適用される工程である。寄生容量を低減する必要が無い半導体集積回路の場合、例えば、メモリセルの安定性が重要となる、スタティックメモリ (SRAM)回路に本構造を適用する場合などは、本工程を省略しても何ら問題は無い。
　次に、図１９より、Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化する領域のＳＴＩ素子分離層２を単結晶Ｓｉ層３の膜厚分除去し、ＳＴＩ素子分離層２とは高さの異なる素子分離層２７を形成し、Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域の側面のＳｉ層を露出させる（図２０）。
　この状態より、選択エピタキシャル法を用いて露出された単結晶Ｓｉ領域上に例えば６０ｎｍ厚でＳｉ膜５２および５３を選択的に堆積した。（図２１）。本発明では、ゲート電極とウエルとのコンタクトの形成工程をソース・ドレイン拡散層上の積上げＳｉ膜の形成工程と同時に選択エピ成長により行っている。本工程により、コンタクトの形成工程を他と独立した工程として行う必要がなく、プロセスを簡略化することができる。
　図２１の状態より、選択エピタキシャル法を用いて形成したＮ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域にイオン注入法を用いて、各々Ｎ導電型およびP導電型の不純物注入を行い低抵抗化を実現した後、シリコン窒化膜３７を熱燐酸にて選択的に除去し（図２２）、シリコンゲート多結晶Ｓｉ膜３８を露出させてからスパッタ法により３０ｎｍ厚のＮｉ(ニッケル)膜を全面に被着させ、露出されているゲート電極の全領域、及びＮ導電型およびＰ電動型の高濃度積上げ領域の少なくとも上部領域を４５０℃の熱処理により選択的に珪化させて、珪化ゲート電極、珪化金属ソース、ドレイン領域２０とした。上記珪化処理において、不純物未添加のシリコンゲート電極はゲート絶縁膜に接する領域まで全てニッケル珪化膜に変換され、低抵抗化された。ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いＮ導電型のソース・ドレイン拡散層８、９および、浅いＰ導電型のソース・ドレイン拡散層１０、１１は保存された。上記珪化処理の後、絶縁膜上の未反応のＮｉ膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で除去した（図２３）。
この状態より、配線層間絶縁膜の堆積と平坦化研磨、及び配線層間絶縁膜３１を含む配線工程等を実施し、更に第二の配線工程を経て半導体装置を製造した(図２４)。
　本実施例に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施例に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ導電型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施例に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施例に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより、半導体装置の大電流化、高駆動能力化が実現できた。
更に、従来ＳＴＩ構造を改良することにより、図２および図３に示す通り、低消費電力性・高速性に優れるＳＯＩ型ＭＩＳＦＥＴにおいて、Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化する一方、基板電位を印加するウエル拡散層は、ＳＴＩ層によって分離させることができた。従来技術では、図４～６に示す通り、Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域、基板電位を印加するウエル拡散層は、ＳＴＩにより分離されていた。従って、本発明により、少なくとも半導体素子を作製する各々技術ノードにおける最小ピッチ、１ピッチ分の面積を低減することができる。更に、ＣＭＩＳＦＥＴの出力部となる上記Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域は共通化され、珪化金属にて直接接続されている。そのため、従来のような配線接続孔金属・配線にて接続させるよりも、配線抵抗を低減することが出来る。このように、低消費電力・高速動作を有するＳＯＩ型ＭＩＳＦＥＴにおいて、トランジスタの素子面積の縮小を実現することが出来た。
本実施例に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
　本実施例に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
＜実施例２＞
　図２５は本発明による第５の実施の形態実施例２を示した半導体装置の断面図である。本実施例においては基本的に前記実施例に準じて半導体装置を製造したが、図２５に示した通り、ソース・ドレイン上に積み上げられた拡散層領域２１の方が、ゲート電極２０よりも高く形成されていることを特徴とする。これは、第１の実施例１の図１６のゲート電極を形成する工程において、堆積するシリコンゲート多結晶Ｓｉ膜３８およびシリコン窒化膜３７の膜厚比を変えることにより実現される（図２６）。ここで、本発明に置いては、ゲート電極２０は、全領域を珪化させて、珪化ゲート電極にする必要がある。
　一方、ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化せず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いＮ導電型のソース・ドレイン拡散層８、９および、浅いＰ導電型のソース・ドレイン拡散層１０、１１は保存する必要がある。これば、底面領域まで、全て珪化してしまうと、チャネル領域とソース・ドレイン拡散層との接触面積が減少し、抵抗が増大してしまうためである。
　本発明によれば、ゲート電極２０は、ソース・ドレイン上に積み上げられた拡散層領域２１よりも、その高さが低く設定されているため、ゲート電極２０の全領域を珪化させても、ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置される事となる。
このように、本実施例を適用することで、より良品歩留まりの良い半導体装置の製造方法を提供することが出来る。
　更に、本実施例に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施例に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ導電型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。
　更に、本実施例に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施例に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより、半導体装置の大電流化、高駆動能力化が実現できた。
　更に、従来ＳＴＩ構造を改良することにより、図２および図３に示す通り、低消費電力性・高速性に優れるＳＯＩ型ＭＩＳＦＥＴにおいて、Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化する一方、基板電位を印加するウエル拡散層は、ＳＴＩ層によって分離させることができた。従来技術では、図４～６に示す通り、Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域、基板電位を印加するウエル拡散層は、STIにより分離されていた。従って、本発明により、少なくとも半導体素子を作製する各々技術ノードにおける最小ピッチ、１ピッチ分の面積を低減することができる。更に、ＣＭＩＳＦＥＴの出力部となる上記Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域は共通化され、珪化金属にて直接接続されている。そのため、従来のような配線接続孔金属・配線にて接続させるよりも、配線抵抗を低減することが出来る。このように、低消費電力・高速動作を有するＳＯＩ型ＭＩＳＦＥＴにおいて、トランジスタの素子面積の縮小を実現することが出来た。
　本実施例に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
　本実施例に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
＜実施例３＞
　図２７は本発明による第３の実施の形態実施例３を示した半導体装置の断面図である。本実施例においては基本的に前記実施例に準じて半導体装置を製造したが、第３の実施例３では、Ｎ導電型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの閾電圧値を所望の値に設定するために、ＴｉＮ等の金属膜を適用していることを特徴とする。具体的には、酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成後、５～２０ｎｍ程度のＴｉＮ等の金属膜を形成した後に、多結晶Ｓｉ膜を堆積して、ゲート電極構造とする（図２８）。多結晶Ｓｉ膜は、従来のＭＩＳＦＥＴ形成方法と同様、イオン注入によって、Ｎ導電型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴに各々、ＮおよびP導電型の不純物を注入しても良いし、ＮおよびP導電型の不純物がドーピングされた多結晶Ｓｉ膜を用いても良い。ゲート電極形成後は、実施例１と同様の工程を経ることで、半導体装置が製造される。
　ここで、実施例１との相違は、図２３の工程おいて、Ｎｉ(ニッケル)膜をニッケル珪化膜２０にする際の膜厚である。実施例１の場合、ゲート電極の多結晶Ｓｉ膜を全てニッケル珪化膜するのに対し、本実施例の場合は、ゲート電極の多結晶Ｓｉ膜は全てニッケル珪化膜にする必要はなく、その膜厚は２０ｎｍ程度で良い。
ゲート絶縁膜は、Ａｌ，Ｚｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜、もしくは、Ａｌ酸化膜とＡｌ酸化膜上に形成されるＺｒ，Ｈｆ，Ｙ，Ｌａなどの希土類酸化物膜又は希土類シリケート膜の積層膜を用いても何ら問題ない。また、閾電圧値を所望の値にするために用いる金属膜は、ＴｉＮに限定されることなく、Ｔｉ、ＴａＮ等の金属、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であれば良い。
　本実施例に基づく半導体装置は、ゲート電極２０はＴｉＮ等の金属窒化膜により構成された。これにより本実施例に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ導電型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。
　更に、本実施例に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施例に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより、半導体装置の大電流化、高駆動能力化が実現できた。
　更に、従来ＳＴＩ構造を改良することにより、図２および図３に示す通り、低消費電力性・高速性に優れるＳＯＩ型ＭＩＳＦＥＴにおいて、Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化する一方、基板電位を印加するウエル拡散層は、ＳＴＩ層によって分離させることができた。従来技術では、図４～６に示す通り、Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域、基板電位を印加するウエル拡散層は、ＳＴＩにより分離されていた。従って、本発明により、少なくとも半導体素子を作製する各々技術ノードにおける最小ピッチ、１ピッチ分の面積を低減することができる。更に、ＣＭＩＳＦＥＴの出力部となる上記Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域は共通化され、珪化金属にて直接接続されている。そのため、従来のような配線接続孔金属・配線にて接続させるよりも、配線抵抗を低減することが出来る。このように、低消費電力・高速動作を有するＳＯＩ型ＭＩＳＦＥＴにおいて、トランジスタの素子面積の縮小を実現することが出来た。
＜実施例４＞
　図３３は、本発明による第５の実施の形態実施例４を示した半導体装置の断面図である。本実施例では、Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化する領域に形成されるＳＴＩ素子分離層２とは高さの異なる素子分離層２７の構造が、前記実施例１とは異なることを特徴とする。その製造工程を、図２９以降を用いて説明する。
　本実施例においては前記実施例１に準じ、図７－１９まで半導体装置を製造する。この状態より、選択エピタキシャル法を用いて露出された単結晶Ｓｉ領域上に例えば６０ｎｍ厚でＳｉ膜５２および５３を選択的に堆積した。（図３０）。本実施例では、ＳＴＩ素子分離層２をエッチングしてＮ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域の側面のＳｉ層を露出させずに、選択エピタキシャル法を用いて単結晶Ｓｉ層を成長させる。Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域は、従来より知られているＥＬＯ (Ｅｐｉｔａｘｉａｌ　Ｌａｔｅｒａｌ　Ｏｖｅｒｇｒｏｗｔｈ）によるＳｉ層の横方向への成長を利用して接続された。ＥＬＯによる単結晶Ｓｉ層の成長を利用することで、前記実施例１のようにＳＴＩ素子分離層２をエッチングする必要がなくなるため、前記実施例１よりも、更に工程を簡略化して半導体装置を作製することが出来る。がなく、プロセスを簡略化することができる。
　図３０の状態より、選択エピタキシャル法を用いて形成したＮ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域にイオン注入法を用いて、各々Ｎ導電型およびＰ導電型の不純物注入を行い低抵抗化を実現した後、シリコン窒化膜３７を熱燐酸にて選択的に除去し（図３１）、シリコンゲート多結晶Ｓｉ膜３８を露出させてからスパッタ法により３０ｎｍ厚のＮｉ(ニッケル)膜を全面に被着させ、露出されているゲート電極の全領域、及びＮ導電型およびＰ電動型の高濃度積上げ領域の少なくとも上部領域を４５０℃の熱処理により選択的に珪化させて、珪化ゲート電極、珪化金属ソース、ドレイン領域２０とした。上記珪化処理において、不純物未添加のシリコンゲート電極はゲート絶縁膜に接する領域まで全てニッケル珪化膜に変換され、低抵抗化された。ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いＮ導電型のソース・ドレイン拡散層８、９および、浅いＰ導電型のソース・ドレイン拡散層１０、１１は保存された。上記珪化処理の後、絶縁膜上の未反応のＮｉ膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で除去した（図３２）。
　この状態より、配線層間絶縁膜の堆積と平坦化研磨、及び配線層間絶縁膜３１を含む配線工程等を実施し、更に第二の配線工程を経て半導体装置を製造した(図３３)。
　本実施例に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施例に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ導電型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。
　更に、本実施例に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施例に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより、半導体装置の大電流化、高駆動能力化が実現できた。
　更に、従来ＳＴＩ構造を改良することにより、図２および図３に示す通り、低消費電力性・高速性に優れるＳＯＩ型ＭＩＳＦＥＴにおいて、Ｎ導電型ＭＩＳＦＥＴ領域とＰ導電型ＭＩＳＦＥＴ領域の拡散層領域を共通化する一方、基板電位を印加するウエル拡散層は、ＳＴＩ層によって分離させることができた。従来技術では、図４～６に示す通り、Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域、基板電位を印加するウエル拡散層は、ＳＴＩにより分離されていた。
　従って、本発明により、少なくとも半導体素子を作製する各々技術ノードにおける最小ピッチ、１ピッチ分の面積を低減することができる。更に、ＣＭＩＳＦＥＴの出力部となる上記Ｎ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域は共通化され、珪化金属にて直接接続されている。そのため、従来のような配線接続孔金属・配線にて接続させるよりも、配線抵抗を低減することが出来る。このように、低消費電力・高速動作を有するＳＯＩ型ＭＩＳＦＥＴにおいて、トランジスタの素子面積の縮小を実現することが出来た。
　本実施例に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
　本実施例に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
＜実施例５＞
　図３４に本発明を用いたスタティックメモリ（ＳＲＡＭ）メモリセル回路を示す。本実施例では、1つのメモリセルが4つのトランジスタで構成されている。図３４において、６１および６２はビット線から記憶ノードにアクセスする機能と記憶ノードを“Ｈ”にチャージするための機能を兼ね備えた転送トランジスタ、６３および６４は“Ｌ”の記憶ノードを駆動するための駆動トランジスタ、６５および６６はデータを記憶するための記憶ノード、ＷＬはワード線、ＢＬおよびＢＬＢはビット線、Ｖｓｓは“Ｌ”の電源線である。本回路で、記憶ノード６５に“Ｈ”のデータを記憶ノード６６に“Ｌ”のデータを記憶している場合のデータ保持動作について説明する。データ保持動作中は、ワード線ＷＬ、ビット線ＢＬおよびＢＬＢはすべて“Ｈ”電位に駆動されている。転送トランジスタ６１はバックゲートが“Ｌ”となっているためフォワードバイアスが印加された状態となっており、Ｖｔｈが低下している。このため、転送トランジスタ６１を通してビット線ＢＬから記憶ノード６５にリーク電流が流れ記憶ノードの“Ｈ”電位が維持される。駆動トランジスタ６３のバックゲートはソース電極と等しい電位となっているため、Ｖｔｈは変化しておらずリーク電流も少ないため記憶ノード６５の“Ｈ”レベルが保たれる。駆動トランジスタ６４はバックゲート電位が“Ｈ”の電位となりフォワードバイアスが印加された状態となるためＶｔｈが低下し、記憶ノード６６の"Ｌ"レベルを強く保持できる。転送トランジスタ６２のバックゲートは“Ｈ”レベルとなるためリーク電流が少なく記憶ノード６６の“Ｌ”レベルに与える影響は少ない。このように本メモリセルは安定でありかつ不必要に流れるリーク電流が少ないメモリセルとなっている。
　本メモリセルのレイアウトを図３５に示す。図３５において、７１はコンタクト、７２はゲート電極、７３は拡散層、６１および６２は転送トランジスタ、６３および６４は駆動トランジスタであり、点線が1つのメモリセルを表している。
　また図３６にゲート電極とコンタクトおよびウエル層を表したメモリセルレイアウトを示す。６７がウエル層である。転送トランジスタ６１と駆動トランジスタ６３、転送トランジスタ６２と駆動トランジスタ６４のウエルがそれぞれ一体化されて形成され、記憶ノードと接続されている。また、本メモリセルでは、転送トランジスタ６２と駆動トランジスタ６４のウエルが一体化されて形成されている。
　図３７に、本メモリセルのＮ導電型ＭＩＳＦＥＴ領域とP導電型ＭＩＳＦＥＴ領域の拡散層領域のレイアウト図を示す。Ｎ導電型ＭＩＳＦＥＴ領域６９とP導電型ＭＩＳＦＥＴ領域の拡散層領域６８は、本発明を用いて、素子分離領域（ＳＴＩ）で分離されることなく共通化されている。これにより、メモリセル面積の増加が抑えられている。またウエル層が拡散層の下から横方向に、逆のデータを保持するための駆動トランジスタのゲート電極の下まで延びている。このように、本実施例のメモリセルは使用されるトランジスタ数が４つと少ないため６つのトランジスタを使用するＳＲＡＭメモリセルと比較して３分の２以下の面積とすることができ、面積効率に優れる。
＜実施例６＞
　図３８および図３９に、本発明を用いたＳＲＡＭメモリセル回路、および、そのレイアウト図を示す。図３８において、ＢＬおよびＢＬＢはビット線、WLはワード線、Ｖｄｄは電源線、Ｖｓｓは接地電位線、８１および８２はメモリセルにアクセスするための転送トランジスタ、８３および８４はメモリセルのデータを保持するために記憶ノードを駆動する駆動トランジスタ、８５および８６はメモリセルデータを保持するために電荷を供給する負荷トランジスタ、８７および８８はデータを記憶するための記憶ノードを示している。本発明によるＳＲＡＭメモリセルのレイアウトが、図４０に示す従来ＳＲＡＭメモリセルのレイアウトと異なるのは、例えば拡散層領域８４および８５が、図３９に示す通り、本発明を用いて、素子分離領域（ＳＴＩ）で分離されることなく共通化されている（図３９中７５の領域）。この領域は、珪化金属にて直接接続されている。そのため、従来のような配線接続孔金属・配線にて接続させるよりも、メモリセルの配線抵抗を低減することが出来る。その結果、メモリセルの書き込み時間も高速化等、各性能を向上させることが可能となる。
１…半導体基板、
２…素子間分離絶縁膜、
３…単結晶半導体薄膜、
４…埋め込み酸化膜、
５…ゲート絶縁膜、
６…Ｎ型ウエル拡散層、
７…Ｎ型ウエル拡散層、
８…Ｎ型高濃度極薄ソース拡散層、
９…Ｎ型高濃度極薄ドレイン拡散層、
１０…Ｐ型高濃度極薄ソース拡散層、
１１…Ｐ型高濃度極薄ドレイン拡散層、
１２…ゲート側壁絶縁膜、
１３…Ｎ型高濃度極薄ソース拡散層、
１４…Ｎ型高濃度極薄ドレイン拡散層、
１５…Ｐ型高濃度極薄ソース拡散層、
１６…Ｐ型高濃度極薄ドレイン拡散層、
２０…金属珪化膜物ゲート電極、
２１…ソース,ドレイン積上げ半導体、
２５,２６…閾電圧制御拡散層、
３０…配線接続孔金属、
３１…配線層館絶縁膜、
３５…レジストマスク、
３６…シリコン酸化膜、
３７…シリコン窒化膜、
３８…多結晶シリコン膜、
３９…厚いシリコン酸化膜、
４０…ゲート配線接続孔、
４２…拡散層配線接続孔、
５２,５３…積み上げＳｉ層、
６１…転送トランジスタ、
６３,６４…駆動トランジスタ、
８５,８６…負荷トランジスタ、
６５,６６,８７,８８…メモリセル内のデータ記憶ノード、
７２…ゲート電極、
１００…Ｎ型ＭＩＳＦＥＴ領域、
２００…Ｐ型ＭＩＳＦＥＴ領域、
ＷＬ…ワード線、
ＢＬ,ＢＬＢ…ビット線、
Ｖｄｄ…電源線、
Ｖｓｓ…接地電位線。

Claims (21)

  1. 　半導体支持基板上に設けられた第１の半導体素子および第２の半導体素子を有し、
    　前記第１の半導体素子は、
    　前記半導体支持基板に設けられた第１の導電型を有する第１の半導体層と、
    　前記第１の半導体層上に埋め込み絶縁体薄膜を介して設けられた単結晶半導体薄膜と、
    　前記半導体層中に設けられた前記第１の導電型と逆導電型の第２の導電型を有する第１のソース領域および第１のドレイン領域と、
    　前記第１のソース領域と前記第１のドレイン領域との間にそれぞれの領域と接するように設けられた第１のチャネル領域と、
    　前記第１のチャネル領域上に設けられた第１のゲート絶縁膜を介して設けられた第１のゲート電極とを備え、
    　前記第２の半導体素子は、
    　前記半導体支持基板に設けられた前記第２の導電型を有する第２の半導体層と、
    　前記第２の半導体層上に埋め込み絶縁体薄膜を介して設けられた単結晶半導体薄膜と、
    　前記単結晶半導体薄膜中に設けられた前記第１の導電型を有する第２のソース領域および第２のドレイン領域と、
    　前記第２のソース領域と前記第２のドレイン領域との間にそれぞれの領域と接するように設けられた第２のチャネル領域と、
    　前記第２のチャネル領域上に設けられた第２のゲート絶縁膜を介して設けられた第２のゲート電極とを備え、
    　前記埋め込み絶縁体薄膜と接して前記第１の半導体層に設けられた前記第１導電型を有する第１の不純物領域と、前記埋め込み絶縁体薄膜と接して前記第２の半導体層に設けられた前記第２導電型を有する第２の不純物領域とが、素子分離層により電気的に分離され、
    　前記第１のソース領域と前記第２のドレイン領域、又は前記第１のドレイン領域と前記第２のソース領域は、互いに該領域の一端と接して前記単結晶半導体薄膜中に設けられ、かつ前記単結晶半導体薄膜上に設けられた導電体層により電気的に接続されていることを特徴とする半導体装置。
  2. 　前記単結晶半導体薄膜を介して設けられた前記導電体層と電気的接続されたコンタクト層が、前記素子分離層の上方に、前記導電体層上の層間絶縁層を貫通して設けた貫通孔に設けられていることを特徴とする請求項１記載の半導体装置。
  3. 　前記埋め込み絶縁体薄膜の厚さが２０ｎｍ以下であり、前記単結晶半導体薄膜の厚さが２０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
  4. 　前記第１のゲート電極及び前記第２のゲート電極は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ、又はこれらの珪化膜、或いは窒化膜のいずれかまたはそれらの組み合わせで構成されていることを特徴とする請求項１記載の半導体装置。
  5. 　前記第１の不純物領域は、電圧供給源と電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  6. 　前記第２の不純物領域は、電圧供給源と電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  7. 　前記第１の不純物領域の不純物濃度は、前記第１の半導体層の不純物濃度より高いことを特徴とする請求項１記載の半導体装置。
  8. 　前記第２の不純物領域の不純物濃度は、前記第２の半導体層の不純物濃度より高いことを特徴とする請求項１記載の半導体装置。
  9. 　半導体支持基板と、該半導体支持基板上に形成された埋め込み絶縁体薄膜と、該埋め込み絶縁体薄膜上に形成された単結晶半導体薄膜とから構成されたＳＯＩ基板を準備する工程と、
    　第１の素子形成予定領域と第２の素子形成予定領域とを分離する溝を前記ＳＯＩ基板上に選択的に形成する工程と、
    　前記溝中にシリコン酸化膜を埋め込むことにより素子分離層を形成する工程と、
    　前記半導体支持基板中の前記第１の素子形成予定領域に第１の導電型を有する第１のウエル拡散層と、前記第２の素子形成予定領域に前記第１の導電型と逆の導電型の第２の導電型を有する第２のウエル拡散層を形成する工程と、
    　前記第１および前記第２の素子形成予定領域の所定の位置に第１および第２のゲート電極を形成する工程と、
    　前記第１および第２のゲート電極を不純物導入のマスクとして、前記第１および第２のゲート電極周辺の前記単結晶半導体薄膜に前記第２および第１の導電型を有する不純物を導入し、それぞれ第１のソース層／ドレイン層と、第２のソース層／ドレイン層を形成する工程と、
    　前記第１のソース層および前記第２のドレイン層又は前記第２のソース層および前記第１のドレイン層を電気的に接続する導電層を形成する工程とを有することを特徴とする半導体装置の製造方法。
  10. 　前記素子分離層の上端部を前記単結晶半導体薄膜の表面より前記半導体支持基板側に凹むようにエッチングし、第１のソース層／ドレイン層と第２のソース層／ドレイン層の一端面を露出させる工程と、
    　第１のソース層／ドレイン層および前記第２のソース層／ドレイン層の表面、前記素子分離層の表面、露出した前記第１のソース層／ドレイン層および前記第２のソース層／ドレイン層の一端面のそれぞれを覆うように、選択エピタキシャル成長を行う工程と、
    　前記選択エピタキシャル成長した領域表面に金属を堆積し、その後、熱処理を施すことによりシリサイド層を形成し、前記第１のソース層および前記第２のドレイン層又は前記第２のソース層および前記第１のドレイン層を電気的に接続する導電層を形成する工程とを有することを特徴とする請求項９記載の半導体装置の製造方法。
  11. 　前記第１のゲート電極及び前記第２のゲート電極は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ、又はこれらの珪化膜、或いは窒化膜で構成されていることを特徴とする請求項９記載の半導体装置の製造方法。
  12. 　前記第１および第２のゲート電極の下面よりも高くなるまで、前記選択エピタキシャル成長を行うことを特徴とする請求項９記載の半導体装置の製造方法。
  13. 　前記第１のゲート電極及び前記第２のゲート電極は、ＴｉＮ、ＴａＮ等の金属又はこれらの珪化膜、或いは窒化膜のいずれかまたはそれらの組み合わせで構成されていることを特徴とする請求項９記載の半導体装置の製造方法。
  14. 　データを保持するための一対の記憶ノードと、
    　一対の転送トランジスタおよび一対の駆動トランジスタとを有するスタティック型メモリセルを備え、
    　前記一対の駆動トランジスタは、請求項１に記載の半導体素子で構成され、
    　前記一対の駆動トランジスタのそれぞれのソース電極が、接地電位線に接続され、前記駆動トランジスタのそれぞれを構成する埋め込み絶縁体薄膜の下に設けられた半導体層が、前記駆動トランジスタのそれぞれのゲート電極に接続されていることを特徴とする半導体記憶装置。
  15. 　前記埋め込み絶縁体薄膜下に設けられた前記半導体層が前記ゲート電極の下に設けられたコンタクト層によって前記ゲート電極と接続されることを特徴とする請求項１４記載の半導体記憶装置。
  16. 　前記スタティック型メモリセルは、メモリにアクセスするためのビット線と記憶ノード間に接続される１対の転送トランジスタと、接地電位線にソース電極が接続されている１対のｎチャネル型駆動トランジスタの４つのトランジスタで構成される請求項１５記載の半導体記憶装置。
  17. 　前記転送トランジスタはｐチャネル型トランジスタで構成される請求項１６記載の半導体記憶装置。
  18. 　データを保持するための第１および第２の記憶ノードと、
    　一対の転送トランジスタ、一対の駆動トランジスタ、および一対の負荷トランジスタとを有するスタティック型メモリセルを備え、
    　前記一対の転送トランジスタ、駆動トランジスタおよび負荷トランジスタは、請求項１に記載の半導体素子で構成され、
    　前記一対の転送トランジスタは、前記第１の記憶ノードにソース電極が接続された第1の転送トランジスタと、前記第２の記憶ノードにソース電極が接続された第２の転送トランジスタとを有し、
    　前記一対の駆動トランジスタは、前記第1の記憶ノードにドレイン電極が接続された第
    １の駆動トランジスタと、前記第２の記憶ノードにドレイン電極が接続された第２の駆動トランジスタとを有し、
    　前記第１の転送トランジスタを構成する埋め込み絶縁体薄膜下に設けられた第１の半導体層は前記第２の記憶ノードに接続され、前記第２の転送トランジスタの埋め込み絶縁体薄膜下に設けられた第２の半導体層は前記第１の記憶ノードに接続されていることを特徴とする半導体記憶装置。
  19. 　前記スタティック型メモリセルにおいて、前記第１の転送トランジスタと前記第１の駆動トランジスタのウエルノードが、前記第１の半導体層に一体化して設けられ、前記第２の転送トランジスタと前記第２の駆動トランジスタのウエルノードが、前記第２の半導体層に一体化して設けられていることを特徴とする請求項１８記載の半導体記憶装置。
  20. 　前記スタティック型メモリセルにおいて、
    　前記第１の転送トランジスタと前記第１の駆動トランジスタのウエルノードは、前記第１の駆動トランジスタのゲート電極と金属配線を接続するコンタクトの下に設けられたコンタクトによって前記第１の駆動トランジスタのゲート電極と接続され、
    　前記第２の転送トランジスタと前記第２の駆動トランジスタのウエルノードは前記第２の駆動トランジスタのゲート電極と金属配線を接続するコンタクトの下に設けられたコンタクトによって前記第２の駆動トランジスタのゲート電極と接続されていることを特徴とする請求項１８記載の半導体記憶装置。
  21. 　前記スタティック型メモリセルが設けられた半導体支持基板上に混載された論理回路を有し、
    　前記論理回路を構成するトランジスタにおいて、前記ゲート電極と前記埋め込み絶縁体薄膜下のウエルノードとが接続されていることを特徴とする請求項１５記載の半導体記憶装置。
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