JP2009141296A - 半導体装置の駆動方法 - Google Patents
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Abstract
【課題】n型のウエル領域に設定される電圧を調整して、寄生素子に無駄な電流が流れないようにすることを可能とする。
【解決手段】第1伝導型(p型)の第1領域(第1p型領域p1)と、前記第1伝導型とは逆伝導の第2伝導型(n型)の第2領域(第1n型領域n1)と、p型の第3領域(第2p型領域p2)と、n型の第4領域(第2n型領域n2)とが順に接合されたサイリスタTと、前記第2p型領域p2にゲート(ゲート電極22)形成され、前記第2p型領域p2の下部にn型のウエル領域31を有する半導体装置の駆動方法であって、前記第1p型領域p1をアノードとし、前記第2n型領域n2をカソードとし、前記サイリスタTがオン状態のときの前記ウエル領域31の電圧を前記ウエル領域31から前記第2n型領域n2に電流が流れるように設定することを特徴とする。
【選択図】図1
【解決手段】第1伝導型(p型)の第1領域(第1p型領域p1)と、前記第1伝導型とは逆伝導の第2伝導型(n型)の第2領域(第1n型領域n1)と、p型の第3領域(第2p型領域p2)と、n型の第4領域(第2n型領域n2)とが順に接合されたサイリスタTと、前記第2p型領域p2にゲート(ゲート電極22)形成され、前記第2p型領域p2の下部にn型のウエル領域31を有する半導体装置の駆動方法であって、前記第1p型領域p1をアノードとし、前記第2n型領域n2をカソードとし、前記サイリスタTがオン状態のときの前記ウエル領域31の電圧を前記ウエル領域31から前記第2n型領域n2に電流が流れるように設定することを特徴とする。
【選択図】図1
Description
本発明は、サイリスタを有する半導体装置の駆動方法に関するものである。
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ(特にSRAM向け)が提案されている(以下、T−RAMと呼ぶ)。これは、サイリスタのオフ領域を「0」、オン領域を「1」としてメモリー動作させるものである。
サイリスタは基本的にp型領域p1とn型領域n1とp型領域p2とn型領域n2とを順に接合したもので、例えば、n型シリコンとp型シリコンとが4層に構成されたものである。以下、この基本構造をp1/n1/p2/n2と記す。
T−RAM社から、2種類の構造が提案されている。
一つは、p1/n1/p2/n2構造をシリコン基板上に縦型に構成したものである。
もう一つは、SOI基板を用いて、p1/n1/p2/n2構造をシリコン層に横型に構成したものである。
いずれの構成においても、n1/p2/n2のp2上にMOS構造を有するゲート電極を設けることで高速動作を可能にしている(例えば、非特許文献1−3、特許文献1参照)。
T−RAM社から、2種類の構造が提案されている。
一つは、p1/n1/p2/n2構造をシリコン基板上に縦型に構成したものである。
もう一つは、SOI基板を用いて、p1/n1/p2/n2構造をシリコン層に横型に構成したものである。
いずれの構成においても、n1/p2/n2のp2上にMOS構造を有するゲート電極を設けることで高速動作を可能にしている(例えば、非特許文献1−3、特許文献1参照)。
また、本発明の出願人およびT−RAM社から、選択エピタキシャル成長技術を使う製造方法が提案されている(例えば、特許文献2参照)。
一方、本発明の出願人は、サイリスタをMOSFETと同じプレーナ型でバルクシリコン(Bulk−Si)ウエハ上に作製し、選択エピタキシャル成長技術を組み合わせることでサイリスタを作製している。
しかし、バルクシリコンウエハを用いて作製した場合は、SOI(Silicon on Insulator)基板を用いて作製した場合に比べ、ジャンクションの数が多いために寄生素子も多くなる。
一方、本発明の出願人は、サイリスタをMOSFETと同じプレーナ型でバルクシリコン(Bulk−Si)ウエハ上に作製し、選択エピタキシャル成長技術を組み合わせることでサイリスタを作製している。
しかし、バルクシリコンウエハを用いて作製した場合は、SOI(Silicon on Insulator)基板を用いて作製した場合に比べ、ジャンクションの数が多いために寄生素子も多くなる。
通常、寄生素子は消費電流の増加を招いたり、ラッチアップを引き起こし、最悪の場合には素子を破壊してしまうなど、ネガチィブにしか働かないという問題がある。
このため、基本的に寄生素子は動作しないようにするのが通例である。
このため、基本的に寄生素子は動作しないようにするのが通例である。
図20に示すように、半導体基板11に形成された素子分離領域12によってサイリスタ形成領域13が分離されている。このサイリスタ形成領域13にp型ベースとなる第2p型領域p2が形成されている。この第2p型領域p2の下部には、n型のウエル領域31が形成され、上記素子分離領域12とこのn型のウエル領域31とで、上記第2p型領域p2が囲まれている。
上記第2p型領域p2上には、ゲート絶縁膜21を介してゲート電極22が形成され、ゲート電極22の側壁にはサイドウォール23、24が形成されている。
また、ゲート電極22の一方側の上記第2p型領域p2上にはn型ベースとなる第1n型領域n1が形成されている。
さらに、上記第1n型領域n1上にはアノードとなる第1p型領域p1が形成されている。
また、上記ゲート電極22の他方側の上記第2p型領域p2上には、カソードとなる第2n型領域n2が形成されている。このカソードは、図示はしていないが、アクセストランジスタを介してビット線に接続されている。
上記第2p型領域p2上には、ゲート絶縁膜21を介してゲート電極22が形成され、ゲート電極22の側壁にはサイドウォール23、24が形成されている。
また、ゲート電極22の一方側の上記第2p型領域p2上にはn型ベースとなる第1n型領域n1が形成されている。
さらに、上記第1n型領域n1上にはアノードとなる第1p型領域p1が形成されている。
また、上記ゲート電極22の他方側の上記第2p型領域p2上には、カソードとなる第2n型領域n2が形成されている。このカソードは、図示はしていないが、アクセストランジスタを介してビット線に接続されている。
通常、上記構成のサイリスタTは、n型のウエル領域31は0Vまたはフロート状態に設定される。この場合、寄生素子となる第1p型領域p1(アノード)/第1n型領域n1(n型ベース)/第2p型領域p2(p型ベース)/n型のウエル領域31からなる寄生サイリスタがオン状態となる場合がある。
その結果、第1p型領域p1(アノード)からn型のウエル領域31へ向かって電流が流れる可能性がある。
このように寄生素子に電流が流れると、サイリスタTの電流を無駄に消費することになる。
その結果、第1p型領域p1(アノード)からn型のウエル領域31へ向かって電流が流れる可能性がある。
このように寄生素子に電流が流れると、サイリスタTの電流を無駄に消費することになる。
解決しようとする問題点は、寄生素子となる第1p型領域p1(アノード)/第1n型領域n1(n型ベース)/第2p型領域p2(p型ベース)/n型のウエル領域からなる寄生サイリスタがオン状態となり、第1p型領域p1(アノード)からn型のウエル領域へ向かって無駄な電流が流れる点である。
本発明は、n型のウエル領域に設定される電圧を調整して、寄生素子に無駄な電流が流れないようにすることを可能にする。
本発明の半導体装置の駆動方法(第1駆動方法)は、第1伝導型の第1領域と、前記第1伝導型とは逆伝導の第2伝導型の第2領域と、第1伝導型の第3領域と、第2伝導型の第4領域とが順に接合されたサイリスタと、前記第3領域にゲートが形成され、前記第3領域の下部に第2伝導型のウエル領域を有する半導体装置の駆動方法であって、前記第1領域をアノードとし、前記第4領域をカソードとし、前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記ウエル領域から前記第4領域に電流が流れるように設定することを特徴とする。
本発明の半導体装置の第1駆動方法では、サイリスタがオン状態のときのウエル領域の電圧をウエル領域から第4領域に電流が流れるように設定することから、サイリスタの第1伝導型のベース領域となる第3領域に第2領域から第4領域に向かって流れるサイリスタのアノード電流とともに、第2伝導型のウエル領域、第1伝導型の第3領域および第2伝導型の第4領域で形成される寄生素子、すなわち寄生バイポーラトランジスタのベースに相当する第3領域がオン状態となっているので、ウエル領域から第4領域に電流が流れるようになる。
これによって、サイリスタのオン電流は増幅され、オン/オフ比が向上される。
これによって、サイリスタのオン電流は増幅され、オン/オフ比が向上される。
本発明の半導体装置の駆動方法(第2駆動方法)は、第1伝導型の第1領域と、前記第1伝導型とは逆伝導の第2伝導型の第2領域と、第1伝導型の第3領域と、第2伝導型の第4領域とが順に接合されたサイリスタと、前記第3領域にゲートが形成され、前記第3領域の下部に第2伝導型のウエル領域を有する半導体装置の駆動方法であって、前記第1領域をアノードとし、前記第4領域をカソードとし、前記サイリスタがオン状態のときの前記ウエル領域の電圧を、前記第4領域がエミッタとして動作し、前記ウエル領域がコレクタとして動作するように設定することを特徴とする。
本発明の半導体装置の第2駆動方法では、サイリスタがオン状態のときのウエル領域の電圧を、第4領域がエミッタとして動作し、ウエル領域がコレクタとして動作するように設定することから、サイリスタの第1伝導型のベース領域となる第3領域に第2領域から第4領域に向かって電流が流れるアノード電流とともに、第2伝導型のウエル領域、第1伝導型の第3領域および第2伝導型の第4領域で形成される寄生素子、すなわち寄生バイポーラトランジスタのベースに相当する第3領域がオン状態となるので、ウエル領域から第4領域にも電流が流れるようになる。
これによって、サイリスタのオン電流は増幅され、オン/オフ比が向上される。
これによって、サイリスタのオン電流は増幅され、オン/オフ比が向上される。
本発明の半導体装置の駆動方法は、寄生素子に発生する電流がカソードとなる第4領域へ流れるようになることから、消費電流の無駄をなくすことができるとともに、サイリスタのオン電流を増幅することができる。
この結果、通常、大きい方がよいとされるオン電流とオフ電流の比も大きく取れるようになるので、オン/オフ比を高めることができるため、半導体装置の特性を向上できるという利点がある。
この結果、通常、大きい方がよいとされるオン電流とオフ電流の比も大きく取れるようになるので、オン/オフ比を高めることができるため、半導体装置の特性を向上できるという利点がある。
本発明の半導体装置の駆動方法に係る一実施の形態(実施例)を、図1の概略構成断面図によって説明する。
図1に示すように、半導体基板11に例えばp型のシリコン基板を用いる。この半導体基板11には素子分離領域12が形成され、この素子分離領域12によってサイリスタ形成領域13が分離されている。
上記サイリスタ形成領域13にp型ベースとなる第2p型領域p2が形成されている。この第2p型領域p2の下部には、n型のウエル領域31が形成され、上記素子分離領域12とこのn型のウエル領域31とで、上記第2p型領域p2が囲まれている。
上記第2p型領域p2上には、ゲート絶縁膜21を介してゲート電極22が形成され、ゲート電極22の側壁にはサイドウォール23、24が形成されている。
また、ゲート電極22の一方側の上記第2p型領域p2上には、ゲート電極22の側部に形成されたサイドウォール24を介して、n型ベースとなる第1n型領域n1が形成されている。
さらに、上記第1n型領域n1上にはアノードとなる第1p型領域p1が形成されている。この第1p型領域p1も上記サイドウォール24によってゲート電極22と電気的に分離されている。
また、上記ゲート電極22の他方側の上記第2p型領域p2上には、ゲート電極22の側部に形成されたサイドウォール23を介して、カソードとなる第2n型領域n2が形成されている。このカソードは、図示はしていないが、アクセストランジスタに接続されている。
上記サイリスタ形成領域13にp型ベースとなる第2p型領域p2が形成されている。この第2p型領域p2の下部には、n型のウエル領域31が形成され、上記素子分離領域12とこのn型のウエル領域31とで、上記第2p型領域p2が囲まれている。
上記第2p型領域p2上には、ゲート絶縁膜21を介してゲート電極22が形成され、ゲート電極22の側壁にはサイドウォール23、24が形成されている。
また、ゲート電極22の一方側の上記第2p型領域p2上には、ゲート電極22の側部に形成されたサイドウォール24を介して、n型ベースとなる第1n型領域n1が形成されている。
さらに、上記第1n型領域n1上にはアノードとなる第1p型領域p1が形成されている。この第1p型領域p1も上記サイドウォール24によってゲート電極22と電気的に分離されている。
また、上記ゲート電極22の他方側の上記第2p型領域p2上には、ゲート電極22の側部に形成されたサイドウォール23を介して、カソードとなる第2n型領域n2が形成されている。このカソードは、図示はしていないが、アクセストランジスタに接続されている。
上記のようにサイリスタTが構成されている。このサイリスタTがオン状態のときの上記ウエル領域31の電圧を上記ウエル領域31から上記第2n型領域n2(第4領域)に電流が流れるように設定する。
例えば、上記ウエル領域31の電圧を上記第2n型領域n2の電圧より高く設定する。さらには、上記ウエル領域31の電圧を上記第1p型領域p1(第1領域)の電圧以下で上記第2n型領域n2(第4領域)の電圧より高く設定する。
例えば、上記ウエル領域31の電圧を上記第2n型領域n2の電圧より高く設定する。さらには、上記ウエル領域31の電圧を上記第1p型領域p1(第1領域)の電圧以下で上記第2n型領域n2(第4領域)の電圧より高く設定する。
また、上記のように構成されたサイリスタTがオン状態のときの上記ウエル領域31の電圧を、上記第2n型領域n2(第4領域)がエミッタとして動作し、上記ウエル領域31がコレクタとして動作するように設定する。
例えば、上記ウエル領域31の電圧を上記第2n型領域n2の電圧より高く設定する。さらには、上記ウエル領域31の電圧を上記第1p型領域p1(第1領域)の電圧以下で上記第2n型領域n2(第4領域)の電圧より高く設定する。
例えば、上記ウエル領域31の電圧を上記第2n型領域n2の電圧より高く設定する。さらには、上記ウエル領域31の電圧を上記第1p型領域p1(第1領域)の電圧以下で上記第2n型領域n2(第4領域)の電圧より高く設定する。
例えば、上記アノードとなる第1p型領域p1(第1領域)を1.0V、上記カソードとなる第2n型領域n2(第4領域)を0Vに設定する。このときサイリスタTのゲート電極22は通常0Vであるが、このときにサイリスタT中のMOSトランジスタがオン(on)しないように注意して電圧を設置する。
さらにn型のウエル領域31を0.2V〜1Vに設定する。この時点ではサイリスタTはオフ(off)状態であり第2n型領域n2(カソード)には電流は流れていない(なお、ジャンクションリーク分は流れることがある。)。
さらにn型のウエル領域31を0.2V〜1Vに設定する。この時点ではサイリスタTはオフ(off)状態であり第2n型領域n2(カソード)には電流は流れていない(なお、ジャンクションリーク分は流れることがある。)。
次に、サイリスタTのゲート電極22に例えば1V〜1.5V程度の電圧を印加する。このときに加える電圧はサイリスタT中のMOSトランジスタに反転層が形成されMOSトランジスタがオン(on)になるように設定することが望ましい。
この状態でサイリスタT中にも第1p型領域p1(アノード)から第2n型領域n2(カソード)へ電流(電流経路1)が流れ始めるようになる。
それと同時に、n型のウエル領域31と第2n型領域n2(カソード)および第1p型領域p1(アノード)間にも電流が流れるようになる。
この状態でサイリスタT中にも第1p型領域p1(アノード)から第2n型領域n2(カソード)へ電流(電流経路1)が流れ始めるようになる。
それと同時に、n型のウエル領域31と第2n型領域n2(カソード)および第1p型領域p1(アノード)間にも電流が流れるようになる。
続いて、サイリスタTのゲート電極22に印加していた電圧をオフ(off)時と同じ状態に戻す。
サイリスタTのゲート電極22の電圧が開放された後も、サイリスタTはオン(on)状態を維持する。すなわち、第1p型領域p1(アノード)から第2n型領域n2(カソード)へ電流(電流経路1)が流れる。
ここで、n型のウエル領域31から第2n型領域n2(カソード)へ電流(電流経路2)が流れ込むように、n型のウエル領域31の電圧を0.2V〜1V程度に調整する。すなわち、第2p型領域p2をベースとし、n型のウエル領域31をコレクタとして動作させ、第2n型領域n2をエミッタとして動作させるようにする。
n型のウエル領域31に印加する電圧は、0.2Vより低くなると、n型のウエル領域31から第2p型領域p2(p型ベース)を通って第2n型領域n2(カソード)へ流れにくくなるためである。また、n型のウエル領域31の電圧を上記第1p型領域p1(アノード)より高く設定すると、n型のウエル領域31から第2p型領域p2(p型ベース)、第1n型領域n1(n型ベース)を通って第1p型領域p1(アノード)に流れてしまい、サイリスタTのオン(on)電流の流れを損失する方向に電流が流れることになる。
したがって、上記アノードとなる第1p型領域p1(第1領域)を1.0V、上記カソードとなる第2n型領域n2(第4領域)を0Vに設定するとき、上記n型のウエル領域31に印加する電圧は、0.2Vより高く、1.0V以下に設定する。
このときの最適電圧はデバイスの構造、とくにn型のウエル領域31や第2p型領域p2(p型ベース)の濃度に依存するので、適宜調整を行うことが望ましい。
以上のように電圧を設定することで、寄生デバイスの電流をサイリスタTのオン(on)電流の一部とすることができる。
サイリスタTのゲート電極22の電圧が開放された後も、サイリスタTはオン(on)状態を維持する。すなわち、第1p型領域p1(アノード)から第2n型領域n2(カソード)へ電流(電流経路1)が流れる。
ここで、n型のウエル領域31から第2n型領域n2(カソード)へ電流(電流経路2)が流れ込むように、n型のウエル領域31の電圧を0.2V〜1V程度に調整する。すなわち、第2p型領域p2をベースとし、n型のウエル領域31をコレクタとして動作させ、第2n型領域n2をエミッタとして動作させるようにする。
n型のウエル領域31に印加する電圧は、0.2Vより低くなると、n型のウエル領域31から第2p型領域p2(p型ベース)を通って第2n型領域n2(カソード)へ流れにくくなるためである。また、n型のウエル領域31の電圧を上記第1p型領域p1(アノード)より高く設定すると、n型のウエル領域31から第2p型領域p2(p型ベース)、第1n型領域n1(n型ベース)を通って第1p型領域p1(アノード)に流れてしまい、サイリスタTのオン(on)電流の流れを損失する方向に電流が流れることになる。
したがって、上記アノードとなる第1p型領域p1(第1領域)を1.0V、上記カソードとなる第2n型領域n2(第4領域)を0Vに設定するとき、上記n型のウエル領域31に印加する電圧は、0.2Vより高く、1.0V以下に設定する。
このときの最適電圧はデバイスの構造、とくにn型のウエル領域31や第2p型領域p2(p型ベース)の濃度に依存するので、適宜調整を行うことが望ましい。
以上のように電圧を設定することで、寄生デバイスの電流をサイリスタTのオン(on)電流の一部とすることができる。
次に、n型のウエル領域に印加するバイアスをパラメータとして、カソード電流とタイミングの関係を示した図2、および図2のA部拡大図である図3によって説明する。
図2および図3に示すように、n型のウエル領域31にバイアスを印加していくと、n型のウエル領域31から第2n型領域n2(カソード)へ電流が流れ込むようになり、その結果カソード電流が増加しているのがわかる。カソード電流の増加は、n型のウエル領域31に印加するバイアスが0.2V以上になると、効果が現れ始める。そして、0.3V以上になるとその効果が顕著になり、0.4V以上では、同等の効果が得られることがわかる。なお、図面では、0.9Vまでを示したが、上記説明したように、1.0Vまでは効果が得られる。しかし、1V以上になると、1.0Vに設定したアノード電圧を超えることになるので、n型のウエル領域31からアノード側の第1p型領域p1へ電流が流れるようになるので好ましくなくなる。
図2および図3は、一例であり、デバイスの構造、特にn型のウエル領域31や第2p型領域p2(p型ベース)の濃度に依存するので、濃度が変化すると上記効果を維持するn型のウエル領域31に印加する電圧(バイアス)も変化することになる。
図2および図3は、一例であり、デバイスの構造、特にn型のウエル領域31や第2p型領域p2(p型ベース)の濃度に依存するので、濃度が変化すると上記効果を維持するn型のウエル領域31に印加する電圧(バイアス)も変化することになる。
しかしながら、上記ウエル領域31の電圧を上記第1p型領域p1(第1領域)の電圧以下で上記第2n型領域n2(第4領域)の電圧より高く設定することにより、デバイスの構造に依存せず上記効果は得られる。
次に、上記サイリスタTの動作を、図4〜図15によって具体的に説明する。図4、図6、図8、図10、図12、図14、図16では、図示していないアクセストランジスタのゲート電極(トランジスタゲート)に印加される電圧、サイリスタのゲート電極22(サイリスタゲート)に印加される電圧、アノード電圧、n型のウエル領域に印加される電圧、カソードから出力される電圧(ビット線出力)のそれぞれと、時間との関係を示し、図5、図7、図9、図11、図13、図15、図17では、サイリスタTに係る各タイミングでの電圧値の一例を示した。
なお、前記説明したように、カソードとなる第2n型領域n2は、図示はしていないが、アクセストランジスタを介してビット線に接続されている。
なお、前記説明したように、カソードとなる第2n型領域n2は、図示はしていないが、アクセストランジスタを介してビット線に接続されている。
図4に示すように、アクセストランジスタがオフ(off)状態、すなわち、スタンバイ(Standby)“0”状態では、図4に示すように、
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:0V、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
実際のデバイスでは、上記サイリスタTのカソード(第2n型領域n2)からアクセストランジスタ(図示せず)を介してビット線(図示せず)に接続されている。
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:0V、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
実際のデバイスでは、上記サイリスタTのカソード(第2n型領域n2)からアクセストランジスタ(図示せず)を介してビット線(図示せず)に接続されている。
次に、図6に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン(on)状態、すなわち、読み出し(Read)“0”状態では、図7に示すように、
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:周辺回路へ接続、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:周辺回路へ接続、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
次に、図8に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン(on)状態、すなわち、書き込み(Write)“1”状態では、図9に示すように、
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:0V、
サイリスタのゲート(ゲート電極22)電圧:1V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
このとき、サイリスタTはオン(on)状態となって、第1p型領域p1(アノード)から、第1n型領域n1、第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路1)が流れる。
また、n型のウエル領域31から第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路2)が流れ込む。
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:0V、
サイリスタのゲート(ゲート電極22)電圧:1V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
このとき、サイリスタTはオン(on)状態となって、第1p型領域p1(アノード)から、第1n型領域n1、第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路1)が流れる。
また、n型のウエル領域31から第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路2)が流れ込む。
次に、図10に示すように、アクセストランジスタがオフ(off)状態、すなわち、スタンバイ(Standby)“1”状態では、図11に示すように、
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:0V、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
このように、サイリスタTのゲート電極22の電圧が開放された後も、サイリスタTはオン(on)状態を維持する。すなわち、第1p型領域p1(アノード)から、第1n型領域n1、第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路1)が流れる。
また、n型のウエル領域31から第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路2)が流れる。
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:0V、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
このように、サイリスタTのゲート電極22の電圧が開放された後も、サイリスタTはオン(on)状態を維持する。すなわち、第1p型領域p1(アノード)から、第1n型領域n1、第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路1)が流れる。
また、n型のウエル領域31から第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路2)が流れる。
次に、図12に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン(on)状態、すなわち、読み出し(Read)“1”状態では、図13に示すように、
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:周辺回路へ接続、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
読み出し時は、読み出しビット線をセンス回路につなぎかえる。このとき、ビット線電位が徐々に上昇し、ある一定時間後にセンスするが、このタイミングでも、n型のウエル領域31の電位がビット線の電位より高くなるように調整されている。すなわち、n型のウエル領域31からカソードの第2n型領域n2方向に流れている電流経路2の電流の向きが変わらないように、n型のウエル領域31に印加する電圧を調整する。
上記状態では、、サイリスタTはオン(on)状態となって、第1p型領域p1(アノード)から、第1n型領域n1、第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路1)が流れる。
また、n型のウエル領域31から第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路2)が流れ込む。
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:周辺回路へ接続、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
読み出し時は、読み出しビット線をセンス回路につなぎかえる。このとき、ビット線電位が徐々に上昇し、ある一定時間後にセンスするが、このタイミングでも、n型のウエル領域31の電位がビット線の電位より高くなるように調整されている。すなわち、n型のウエル領域31からカソードの第2n型領域n2方向に流れている電流経路2の電流の向きが変わらないように、n型のウエル領域31に印加する電圧を調整する。
上記状態では、、サイリスタTはオン(on)状態となって、第1p型領域p1(アノード)から、第1n型領域n1、第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路1)が流れる。
また、n型のウエル領域31から第2p型領域p2を通り第2n型領域n2(カソード)へ電流(電流経路2)が流れ込む。
次に、図14に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン(on)状態、すなわち、書き込み(Write)“0”状態では、図15に示すように、
アノード(第1p型領域p1)電圧:−0.5V、
カソード(第2n型領域n2)電圧:0V、
サイリスタのゲート(ゲート電極22)電圧:1V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
このとき、アノード、カソード間は逆バイアスになり、サイリスタTはオフ状態になり電流は流れなくなる。
しかしながら、実際には、書き込み(Write)“0”動作初期のほんの一瞬だけ、書き込み(Write)“1”時と逆方向の電流が流れる。また、それと同時にカソードからウエルにも流れる。
アノード(第1p型領域p1)電圧:−0.5V、
カソード(第2n型領域n2)電圧:0V、
サイリスタのゲート(ゲート電極22)電圧:1V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
このとき、アノード、カソード間は逆バイアスになり、サイリスタTはオフ状態になり電流は流れなくなる。
しかしながら、実際には、書き込み(Write)“0”動作初期のほんの一瞬だけ、書き込み(Write)“1”時と逆方向の電流が流れる。また、それと同時にカソードからウエルにも流れる。
次に、図16に示すように、アクセストランジスタのゲートに電圧が印加され、アクセストランジスタがオン(on)状態、すなわち、読み出し(Read)“0”状態では、図17に示すように、
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:周辺回路へ接続、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
このときは、第2p型領域p2(p型ベース)には電流は流れない。
アノード(第1p型領域p1)電圧:1.0V、
カソード(第2n型領域n2)電圧:周辺回路へ接続、
サイリスタのゲート(ゲート電極22)電圧:0V、
n型のウエル領域31の電圧:0.2V〜1.0V
に設定される。
このときは、第2p型領域p2(p型ベース)には電流は流れない。
上記説明したように、本発明の半導体装置の駆動方法では、サイリスタTがオン状態のときのn型のウエル領域31の電圧を、このn型のウエル領域31から第2n型領域n2に電流が流れるように設定する。すなわち、サイリスタTがオン状態のときのウエル領域31の電圧を、第2n型領域n2がエミッタとして動作し、ウエル領域31がコレクタとして動作するように設定する。このことから、サイリスタTの第1伝導型のベース領域となる第2p型領域p2に第1n型領域n1から第2n型領域n2に向かって流れるサイリスタTのアノード電流とともに、n型のウエル領域31、第2p型領域p2および第2n型領域n2で形成される寄生素子、すなわち寄生バイポーラトランジスタのベースに相当する第2n型領域n2がオン状態となっているので、n型のウエル領域31から第2n型領域n2に電流が流れるようになる。
これによって、サイリスタTのオン電流は増幅され、オン/オフ比が向上される。
よって、本発明の半導体装置の駆動方法は、消費電流の無駄をなくすことができるとともに、サイリスタのオン電流を増幅することができる。
この結果、通常、大きい方がよいとされるオン電流とオフ電流の比も大きく取れるようになるので、オン/オフ比を高めることができるため、半導体装置の特性を向上できるという利点がある。
これによって、サイリスタTのオン電流は増幅され、オン/オフ比が向上される。
よって、本発明の半導体装置の駆動方法は、消費電流の無駄をなくすことができるとともに、サイリスタのオン電流を増幅することができる。
この結果、通常、大きい方がよいとされるオン電流とオフ電流の比も大きく取れるようになるので、オン/オフ比を高めることができるため、半導体装置の特性を向上できるという利点がある。
次に、前記図1に示した半導体装置の製造方法の一実施例を、図18〜図19の製造工程断面図によって説明する。
図18(1)に示すように、半導体基板11には例えばシリコン基板を用いる。この半導体基板11にサイリスタ形成領域13を分離する素子分離領域12を形成する。
上記素子分離領域12は、例えばSTI(Shallow Trench Isolation)構造で形成され、例えば300nmの深さに形成する。この素子分離領域12の深さは、後に説明する第2p型領域p2、ウエル領域31等によって適宜設定される。
次いで、サイリスタ形成領域12の上記半導体基板11にn型のウエル領域31を形成する。このn型ウエル領域31は、サイリスタ形成領域12上を開口したレジストマスク(図示せず)を形成し、このレジストマスクを用いて、イオン注入法により形成される。
この時のイオン注入条件は、例えば、素子分離領域12の深さが300nmの時、リンイオン(P+)を用い、打ち込みエネルギーを300keV、ドーズ量を1×1013cm-2に設定する。この打ち込みエネルギー、ドーズ量は素子分離領域12の深さおよび第2p型領域p2の濃度に応じて適宜調整される。
もちろん、ドーパントはヒ素(As)等の他のn型不純物を用いてもよい。
上記素子分離領域12は、例えばSTI(Shallow Trench Isolation)構造で形成され、例えば300nmの深さに形成する。この素子分離領域12の深さは、後に説明する第2p型領域p2、ウエル領域31等によって適宜設定される。
次いで、サイリスタ形成領域12の上記半導体基板11にn型のウエル領域31を形成する。このn型ウエル領域31は、サイリスタ形成領域12上を開口したレジストマスク(図示せず)を形成し、このレジストマスクを用いて、イオン注入法により形成される。
この時のイオン注入条件は、例えば、素子分離領域12の深さが300nmの時、リンイオン(P+)を用い、打ち込みエネルギーを300keV、ドーズ量を1×1013cm-2に設定する。この打ち込みエネルギー、ドーズ量は素子分離領域12の深さおよび第2p型領域p2の濃度に応じて適宜調整される。
もちろん、ドーパントはヒ素(As)等の他のn型不純物を用いてもよい。
さらに上記レジストマスクを用いて、サイリスタ形成領域12の半導体基板11に、上記n型のウエル領域31上に接合するように、p型領域を形成する。このp型領域がサイリスタの第2p型領域p2(第3領域)になる。
上記ウエル領域31および第2p型領域p2は、どちらを先に形成してもよい。
上記ウエル領域31および第2p型領域p2は、どちらを先に形成してもよい。
上記第2領域p2は、例えば、p型ドーパントとしてホウ素(B)を1×1018cm-3程度のドーパント濃度に導入することで形成する。この第2領域p2のドーパント濃度は、1×1017cm-3から1×1019cm-3程度が望ましいが、基本的には、後に説明する第2伝導型(n型)の第1n型領域のドーパント濃度より低いことが必要である。
また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
また、上記p型ドーパントは、ホウ素(B)の他に、インジウム(In)等のp型不純物が用いられる。
次に、図18(2)に示すように、上記半導体基板11上にゲート絶縁膜21を形成する。このゲート絶縁膜21は、例えば酸化シリコン(SiO2)膜で形成され、1nm〜10nm程度の厚さに成膜される。
なお、上記ゲート絶縁膜21は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSにおいて検討されているゲート絶縁膜材料を用いることもできる。
なお、半導体基板11にサイリスタとともにPMOSトランジスタおよびNMOSトランジスタを形成する場合、それらのトランジスタのゲート絶縁膜に上記ゲート絶縁膜21を用いてもよく、またPMOSトランジスタのゲート絶縁膜、NMOSトランジスタのゲート絶縁膜を上記ゲート絶縁膜21と異なる膜厚、膜種で形成してもよい。
なお、上記ゲート絶縁膜21は、酸化シリコン(SiO2)に限らず、窒化酸化シリコン(SiON)はもちろんのこと、酸化ハフニウム(HfO2)、窒化酸化ハフニウム(HfON)、酸化アルミニウム(Al2O3)、ハフニウムシリケート(HfSiO)、窒化ハフニウムシリケート(HfSiON)、酸化ランタン(La2O3)など通常のCMOSにおいて検討されているゲート絶縁膜材料を用いることもできる。
なお、半導体基板11にサイリスタとともにPMOSトランジスタおよびNMOSトランジスタを形成する場合、それらのトランジスタのゲート絶縁膜に上記ゲート絶縁膜21を用いてもよく、またPMOSトランジスタのゲート絶縁膜、NMOSトランジスタのゲート絶縁膜を上記ゲート絶縁膜21と異なる膜厚、膜種で形成してもよい。
次に、上記サイリスタ形成領域13の上記ゲート絶縁膜21上にゲート電極22を形成する。上記ゲート電極22は、例えば多結晶シリコンで形成される。または金属ゲート電極とすることもでき、また、フルシリサイドもしくは部分シリサイド等のシリサイド電極で形成することも、またシリコンゲルマニウム(SiGe)などで形成することもできる。
上記各ゲート電極22は、例えば、上記ゲート絶縁膜21上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。
このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。
また、ゲート電極形成膜上にハードマスク(図示せず)として、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等を形成してもよい。
その後、上記エッチングマスクを除去する。
このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。
また、ゲート電極形成膜上にハードマスク(図示せず)として、酸化シリコン(SiO2)膜または窒化シリコン(Si3N4)膜等を形成してもよい。
その後、上記エッチングマスクを除去する。
次に、上記各ゲート電極22のそれぞれの側壁にサイドウォール23、24を形成する。例えば、各ゲート電極22を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール23、24を形成することができる。
上記サイドウォール23、24は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
上記サイドウォール23、24は、酸化シリコン(SiO2)または窒化シリコン(Si3N4)のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
次に、図19(3)に示すように、上記サイリスタのゲート電極22の一方側の第2p型領域p2の少なくとも一部上に、エピタキシャル成長によって、第2伝導型(n型)の第1n型領域n1を形成し、さらにエピタキシャル成長によって、第1n型領域n1上に、第1伝導型(p型)の第1p型領域p1を形成する。
次いで、上記サイリスタゲート電極22Tの他方側の第2p型領域p2の少なくとも一部上に、エピタキシャル成長によって、第2伝導型(n型)の第2n型領域n2を形成することで、サイリスタTを完成させる。
以下、上記第1n型領域n1、第1p型領域p1および第2n型領域n2の具体的な形成方法を以下に説明する。
まず、上記半導体基板11上に、上記各ゲート電極22、各第1サイドウォール23、24等を被覆する第1絶縁膜(図示せず)を形成する。この第1絶縁膜は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタのゲート電極22(22T)の一方側の第2p型領域p2上を開口したエッチングマスク(図示せず)を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第2p型領域p2上の上記第1絶縁膜に開口部を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板11(第2p型領域p2)面を露出させることができる。
ここでは一例として、上記第1絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタのゲート電極22(22T)の一方側の第2p型領域p2上を開口したエッチングマスク(図示せず)を形成する。その後、このエッチングマスクを用いたエッチング加工により、上記第2p型領域p2上の上記第1絶縁膜に開口部を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板11(第2p型領域p2)面を露出させることができる。
ここでは一例として、上記第1絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
さらには、この工程はサイドウォール形成と同時に行うこともできる。その後、上記エッチングマスクを除去する。
次に、上記第2p型領域p2上の上記開口部に第2伝導型(n型)の第1n型領域n1を形成する。
このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。
上記第1n型領域n1は、例えば選択エピタキシャル成長により形成され、膜中のヒ素(As)濃度が5×1018cm-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン(AsH3)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば100nmとした。
上記ドーパント(ヒ素)濃度は、1×1017cm-3から1×1020cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましい。また、上記ドーパントには、アルシン(AsH3)ガスの他に、ホスヒン(PH3)やn型不純物を含む有機ソースなどを用いることができる。
このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。
上記第1n型領域n1は、例えば選択エピタキシャル成長により形成され、膜中のヒ素(As)濃度が5×1018cm-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン(AsH3)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば100nmとした。
上記ドーパント(ヒ素)濃度は、1×1017cm-3から1×1020cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましい。また、上記ドーパントには、アルシン(AsH3)ガスの他に、ホスヒン(PH3)やn型不純物を含む有機ソースなどを用いることができる。
さらに、上記エピタキシャル成長に連続して、エピタキシャル成長により上記第1n型領域n1上に第1伝導型(p型)の第1p型領域p1を形成する。
この第1p型領域p1は、例えば選択エピタキシャル成長により形成され、膜中のホウ素(B)濃度が1×1020cm-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。
上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましく、上記第1n型領域n1の不純物濃度より高濃度であることが好ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
また、ドーパントの原料ガスとしては、有機ソースなど、p型不純物を含む有機ソースなどを用いることができる。
この第1p型領域p1は、例えば選択エピタキシャル成長により形成され、膜中のホウ素(B)濃度が1×1020cm-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにジボラン(B2H6)ガスを用い、成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。
上記ドーパント(ホウ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましく、上記第1n型領域n1の不純物濃度より高濃度であることが好ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第1p型領域p1がアノード電極として機能を果たせる範囲であればよい。
また、ドーパントの原料ガスとしては、有機ソースなど、p型不純物を含む有機ソースなどを用いることができる。
また第1p型領域p1を形成する前に、上記第1n型領域n1表面にウエット処理、またはドライエッチング等で前処理をしてもよい。
次に上記各ゲート電極22、サイドウォール23、24、上記第1絶縁膜等を被覆する第2絶縁膜(図示せず)を形成する。この第2絶縁膜は、例えば窒化シリコン膜で形成され、例えば20nmの厚さに形成される。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極23Tの他方側の第2p型領域p2上を開口したエッチングマスク(図示せず)を形成する。
その後、このエッチングマスクを用いたエッチング加工により、上記第2p型領域p2上の上記第2絶縁膜、第1絶縁膜に開口部(図示せず)を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板11(第2p型領域p2)面を露出させることができる。
ここでは一例として、上記第2絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
その後、上記エッチングマスクを除去する。
次いで、通常のレジスト塗布、リソグラフィー技術により、上記サイリスタゲート電極23Tの他方側の第2p型領域p2上を開口したエッチングマスク(図示せず)を形成する。
その後、このエッチングマスクを用いたエッチング加工により、上記第2p型領域p2上の上記第2絶縁膜、第1絶縁膜に開口部(図示せず)を形成する。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板11(第2p型領域p2)面を露出させることができる。
ここでは一例として、上記第2絶縁膜に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜や膜厚を用いることができる。
その後、上記エッチングマスクを除去する。
次に、上記第2p型領域p2上の上記開口部に第2伝導型(n型)の第2n型領域n2を形成する。
この第2n型領域n2は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素(As)濃度が1×1020cm-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン(AsH3)ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。
上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第2n型領域n2がカソード電極として機能を果たせる範囲であればよい。
また、上記ドーパントガスはホスヒン(PH3)や有機ソースなど、n型不純物を用いることができる。
また、上記第2n型領域n2を形成するエピタキシャル成長前に、必要に応じて、半導体基板11表面を、フッ酸(HF)などの薬液や、水素(H2)ガスなどを用いてクリーニングを行ってもよい。
この第2n型領域n2は、例えばシリコンの選択エピタキシャル成長により形成され、シリコン膜中のヒ素(As)濃度が1×1020cm-3となるようにした。
このときの選択エピタキシャル成長条件は、例えばドーパントガスにアルシン(AsH3)ガスを用い、シリコンエピタキシャル層の成膜時の基板温度を例えば750℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば200nmとした。
上記ドーパント(ヒ素)濃度は、1×1018cm-3から1×1021cm-3程度が望ましい。また上記膜厚は50nm〜300nm程度が望ましいが、第2n型領域n2がカソード電極として機能を果たせる範囲であればよい。
また、上記ドーパントガスはホスヒン(PH3)や有機ソースなど、n型不純物を用いることができる。
また、上記第2n型領域n2を形成するエピタキシャル成長前に、必要に応じて、半導体基板11表面を、フッ酸(HF)などの薬液や、水素(H2)ガスなどを用いてクリーニングを行ってもよい。
また、上記実施例では、第1n型領域n1、第1p型領域p1、第2n型領域n2の順で作製したが、第2n型領域n2を先に形成した後に第1n型領域n1、第1p型領域p1の順に形成してもよい。
また、このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて第1p型領域p1または第2n型領域n2を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば1000℃まで急速加熱した後、直ちに冷却過程にはいるスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
ここまででサイリスタTの形成は完了する。
また、このとき必要に応じて、シリコン(Si)基板表面をフッ酸(HF)などの薬液や水素(H2)ガスなどを用いてクリーニングを行ってもよい。
また、必要に応じて第1p型領域p1または第2n型領域n2を成膜した後、いずれかまたは両方に活性化アニールを行ってもよい。活性化のアニールとして例えば1000℃まで急速加熱した後、直ちに冷却過程にはいるスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
ここまででサイリスタTの形成は完了する。
次に、通常の電極形成技術によって、第1p型領域p1に接続されるアノード電極(図示せず)と、第2n型領域n2に接続されるカソード電極(図示せず)とをそれぞれ形成する。
この際、両端部の第1p型領域p1と第2n型領域n2の露出させるため、各領域上の上記第1絶縁膜、第2絶縁膜を除去する。また、層間絶縁膜(図示せず)を形成する前に、ゲート電極22上にハードマスクが形成されている場合にはそのハードマスクを除去し、各露出された第1p型領域p1、第2n型領域n2、ゲート電極22上に、サリサイド工程によってシリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)を形成してもよい。その後、通常の配線工程を行う。
このようにして、半導体基板11にサイリスタTが形成される。
この際、両端部の第1p型領域p1と第2n型領域n2の露出させるため、各領域上の上記第1絶縁膜、第2絶縁膜を除去する。また、層間絶縁膜(図示せず)を形成する前に、ゲート電極22上にハードマスクが形成されている場合にはそのハードマスクを除去し、各露出された第1p型領域p1、第2n型領域n2、ゲート電極22上に、サリサイド工程によってシリサイド(チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等)を形成してもよい。その後、通常の配線工程を行う。
このようにして、半導体基板11にサイリスタTが形成される。
また、n型のウエル領域31に電位を供給するには、例えば、サイリスタ形成領域13と電気的に分離された状態、例えば素子分離領域に側部を囲まれた状態にn型のウエル領域31に接続するコンタクト電極(図示せず)を形成し、このコンタクト電極に所望の電圧を印加すればよい。
なお、上記製造方法では、サイリスタTの製造方法を説明したが、上記半導体基板11に選択トランジスタ、周辺回路等を作り込む場合、例えば選択トランジスタや周辺回路のゲート絶縁膜、ゲート電極は、上記ゲート絶縁膜21、ゲート電極22と同時に形成することもできる。
上記実施例においては、サイリスタTを形成するときには、第1n型領域n1、第1p型領域p1、第2n型領域n2をエピタキシャル成長により形成したが、第1p型領域p1のみエピタキシャル成長で形成し、第1n型領域n1、第2p型領域p2、第2n型領域n2をイオン注入法で形成してもよい。また第1p型領域p1と第1n型領域n1のみエピタキシャル成長で形成し、第2p型領域p2、第2n型領域n2をイオン注入法で形成してもよい。また全ての領域(第1n型領域n1、第1p型領域p1、第2n型領域n2、第2p型領域p2)をエピタキシャル成長で作成してもよく、またはイオン注入法で作製してもよい。
上記実施例では、半導体基板11にバルクシリコン(Bulk-Si)ウエハを用いたが、SOI基板やGeOI(Germanium On Insulator)基板、SiGeOI(Silicon Germanium On Insulator)基板で作成してもよい。
上記実施例において、n型をp型とし、p型をn型としてもよい。このとき、上記n型のウエル領域はp型のウエル領域で形成され、アクセストランジスタはアノード側に接合される。
すなわち、図示はしないが、半導体基板に例えばn型のシリコン基板を用いる。この半導体基板には素子分離領域が形成され、この素子分離領域によってサイリスタ形成領域が分離されている。
上記サイリスタ形成領域にn型ベースとなる第2n型領域n2が形成されている。この第2n型領域n2の下部には、p型のウエル領域が形成され、上記素子分離領域とこのp型のウエル領域とで、上記第2n型領域n2が囲まれている。
上記第2n型領域n2上には、ゲート絶縁膜を介してゲート電極が形成され、ゲート電極の側壁にはサイドウォールが形成されている。
また、ゲート電極の一方側の上記第2n型領域n2上には、ゲート電極の側部に形成されたサイドウォールを介して、p型ベースとなる第1p型領域p1が形成されている。
さらに、上記第1p型領域p1上にはカソードとなる第1n型領域n1が形成されている。この第1n型領域n1も上記サイドウォールによってゲート電極と電気的に分離されている。
また、上記ゲート電極の他方側の上記第2n型領域n2上には、ゲート電極の側部に形成されたサイドウォールを介して、アノードとなる第2p型領域p2が形成されている。このアノードは、図示はしていないが、アクセストランジスタに接続されている。
すなわち、図示はしないが、半導体基板に例えばn型のシリコン基板を用いる。この半導体基板には素子分離領域が形成され、この素子分離領域によってサイリスタ形成領域が分離されている。
上記サイリスタ形成領域にn型ベースとなる第2n型領域n2が形成されている。この第2n型領域n2の下部には、p型のウエル領域が形成され、上記素子分離領域とこのp型のウエル領域とで、上記第2n型領域n2が囲まれている。
上記第2n型領域n2上には、ゲート絶縁膜を介してゲート電極が形成され、ゲート電極の側壁にはサイドウォールが形成されている。
また、ゲート電極の一方側の上記第2n型領域n2上には、ゲート電極の側部に形成されたサイドウォールを介して、p型ベースとなる第1p型領域p1が形成されている。
さらに、上記第1p型領域p1上にはカソードとなる第1n型領域n1が形成されている。この第1n型領域n1も上記サイドウォールによってゲート電極と電気的に分離されている。
また、上記ゲート電極の他方側の上記第2n型領域n2上には、ゲート電極の側部に形成されたサイドウォールを介して、アノードとなる第2p型領域p2が形成されている。このアノードは、図示はしていないが、アクセストランジスタに接続されている。
11…半導体基板、22…ゲート電極、31…n型のウエル領域、p1…第1p型領域(第1領域)、n1…第1n型領域(第2領域)、p2…第2p型領域(第3領域)、n2…第2n型領域(第4領域)、T…サイリスタ
Claims (6)
- 第1伝導型の第1領域と、前記第1伝導型とは逆伝導の第2伝導型の第2領域と、第1伝導型の第3領域と、第2伝導型の第4領域とが順に接合されたサイリスタと、前記第3領域にゲートが形成され、前記第3領域の下部に第2伝導型のウエル領域を有する半導体装置の駆動方法であって、
前記第1領域をアノードとし、
前記第4領域をカソードとし、
前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記ウエル領域から前記第4領域に電流が流れるように設定する
ことを特徴とする半導体装置の駆動方法。 - 前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記第4領域の電圧より高く設定する
ことを特徴とする請求項1記載の半導体装置の駆動方法。 - 前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記第1領域の電圧以下で前記第4領域の電圧より高く設定する
ことを特徴とする請求項2記載の半導体装置の駆動方法。 - 第1伝導型の第1領域と、前記第1伝導型とは逆伝導の第2伝導型の第2領域と、第1伝導型の第3領域と、第2伝導型の第4領域とが順に接合されたサイリスタと、前記第3領域にゲートが形成され、前記第3領域の下部に第2伝導型のウエル領域を有する半導体装置の駆動方法であって、
前記第1領域をアノードとし、
前記第4領域をカソードとし、
前記サイリスタがオン状態のときの前記ウエル領域の電圧を、前記第4領域がエミッタとして動作し、前記ウエル領域がコレクタとして動作するように設定する
ことを特徴とする半導体装置の駆動方法。 - 前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記第4領域の電圧より高く設定する
ことを特徴とする請求項4記載の半導体装置の駆動方法。 - 前記サイリスタがオン状態のときの前記ウエル領域の電圧を前記第1領域の電圧以下で前記第4領域の電圧より高く設定する
ことを特徴とする請求項5記載の半導体装置の駆動方法。
Priority Applications (1)
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---|---|---|---|
JP2007319143A JP2009141296A (ja) | 2007-12-11 | 2007-12-11 | 半導体装置の駆動方法 |
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2007
- 2007-12-11 JP JP2007319143A patent/JP2009141296A/ja active Pending
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