JP4087107B2 - 半導体素子の薄膜トランジスタ製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の薄膜トランジスタ製造方法に係り、特にSRAM(Static Random Access Memory) 製造工程中において単結晶の駆動トランジスタ上にシリコン薄膜を蒸着して負荷(Load)トランジスタを形成する3次元積層(stack)工程を用いた半導体素子の薄膜トランジスタ製造方法に関する。
【0002】
【従来の技術】
最近、ノートブックコンピュータとPDAs(Personal Digital Assistants)の発展と伴い、低電力、高速、高集積のランダムアクセスメモリ(Random Access Memory;RAM)に対する要求がさらに大きくなっている。DRAMの場合、高集積は可能であるけれども速度が遅い。
【0003】
これに対し、SRAMは逆にセル面積が広くて高集積化に不利である。セル面積を減少させるために、SRAMは単結晶の駆動トランジスタ上に多結晶シリコン薄膜を蒸着して負荷トランジスタを形成する3次元積層工程を導入した。汎用SRAMの標準的なメモリセルとして、多結晶シリコン負荷抵抗セルが16KbSRAMから普及されて用いられてきた。
【0004】
そして、4MbからはPMOSの多結晶シリコン薄膜トランジスタを用いた、いわゆるTFT型セルを採用した。TFT型セルを使用すると、データ保持(hold)時の消費電流を1μA以下に維持できるという長所の他にも、高速動作において多くのソフトエラーにも強いという利点がある。
【0005】
特に、積層(stacking)技術によって既存の多結晶シリコン負荷抵抗セルを用いる場合に比べてセルの大きさを小さく維持できるという長所もある。ところが、現在使用されている多結晶シリコン薄膜トランジスタは、多結晶薄膜内に不均一に存在する結晶境界によって素子特性がばらつき、信頼度が低いという問題がある。
【0006】
これはトランジスタのアクティブ領域で不均一に結晶境界が形成されるためであり、素子のスケーリングダウン(scaling down)が進行するほど、無作為結晶境界の影響はさらに大きくなり、これにより歩留まりが低下する。これはメモリの集積度が高くなるほど、さらに致命的な要因になる。最も好ましいのは、負荷トランジスタとして単結晶シリコン素子を用いることであるが、現在の技術では単結晶シリコン積層負荷トランジスタの製作が難しいので、面積の面において不利であっても一平面上に6つのトランジスタを製作する構造を採用している。
【0007】
多結晶シリコントランジスタの他の問題点は、基板がフロート(floating)されている点であるが、この場合、接合漏洩電流によって形成された正孔が基板に積んでボディ(Body)の電位を高めることにより、基板を介した漏洩電流(subthreshold leakage current)を増加させ、これにより待機電源(Stand-by power)が増加するという問題点がある。
【0008】
【発明が解決しようとする課題】
従って、本発明はかかる問題点を解決するためのもので、その目的は単結晶の駆動トランジスタ上部の層間絶縁膜上に非晶質シリコンの固相結晶化を用いて単結晶シリコン薄膜を形成し、単結晶シリコン薄膜に単結晶シリコン薄膜トランジスタ(Single Crystal Silicon Thin Film Transistor;C-Si TFT)を形成して負荷トランジスタとして使用し、駆動トランジスタのドレインと負荷トランジスタのドレインとを連結するコンタクトプラグをSPC(Solid Phase Crystallization)プラグとして活用することにより、負荷トランジスタの均一性及び信頼性を向上させることが可能な半導体素子の薄膜トランジスタ製造方法を提供することにある。
【0009】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る半導体素子の薄膜トランジスタ製造方法は、半導体基板にアクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、前記層間絶縁膜上に所定のパターンでゲートを形成した後、全体上部にゲート酸化膜を形成する段階と、前記ゲート酸化膜及び層間絶縁膜の所定の領域をエッチングして前記駆動トランジスタのドレインを露出させる段階と、全体上部に非晶質シリコン薄膜を形成する段階と、アニーリング工程で、前記駆動トランジスタのドレインの単結晶シリコンをシードとして、前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、前記ゲート上部の前記単結晶シリコン薄膜を除いた所定の領域に不純物を注入してソース/ドレインを形成する段階とからなることを特徴とする。
【0010】
本発明に係る半導体素子の薄膜トランジスタ製造方法の他の実施例は、半導体基板に接合領域、アクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、前記層間絶縁膜の所定の領域をエッチングして前記接合領域及び前記駆動トランジスタのドレインを露出させる段階と、全体上部に非晶質シリコン薄膜を形成する段階と、アニーリング工程で、前記駆動トランジスタのドレインの単結晶シリコンをシードとして、前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、前記接合領域上部の単結晶シリコン薄膜上に所定のパターンでゲート酸化膜及びゲートを形成する段階と、前記ゲートをイオン注入マスクとして用いる不純物イオン注入工程によって前記単結晶シリコン薄膜にソース/ドレインを形成する段階とからなることを特徴とする。
【0011】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【0012】
図1はSRAMの構造を説明するための回路図である。一般に、SRAMの単位セルは、電源電圧端子Vccと第1ノードN11との間に接続され、ゲート端子が第2ノードN12に接続される第1負荷トランジスタTL1と、第1ノードN11と接地電圧端子Vssとの間に接続され、ゲート端子が第2ノードN12に接続される第1駆動トランジスタTD1と、電源電圧端子Vccと第2ノードN12との間に接続され、ゲート端子が第1ノードN11に接続される第2負荷トランジスタTL2と、第2ノードN12と接地電圧端子Vssとの間に接続され、ゲート端子が第1ノードN11に接続される第2駆動トランジスタTD2と、第1ノードN11と反転ビットライン端子/BLとの間に接続され、ワードライン端子WLがゲート端子に接続される第1アクセストランジスタTA1と、第2ノードN12と非反転ビットライン端子BLとの間に接続され、ワードライン端子WLがゲート端子に接続される第2アクセストランジスタTA2とから構成される。
【0013】
前記構成を有するSRAMの単位セルを製造する工程において、第1負荷トランジスタTL1は第1駆動トランジスタTD1の上部に形成され、第2負荷トランジスタTL2は第2駆動トランジスタTD2の上部に形成される。
【0014】
さらに詳しく説明すると、駆動トランジスタの上部に負荷トランジスタを形成するためには、駆動トランジスタを含んだ全体上部に形成された絶縁膜上に負荷トランジスタのチャネル領域及びソース/ドレインを形成するための単結晶シリコン薄膜を形成しなければならない。
【0015】
次に、図2(a)〜図2(d)を参照して層間絶縁膜上に単結晶シリコン薄膜を形成する方法の第1実施例を説明する。図2(a)を参照すると、所定の工程を経ていろいろの要素(図示せず)が形成された半導体基板21の全体上部に層間絶縁膜22を形成した後、層間絶縁膜22の上部に所定のパターンでフォトレジストパターン23を形成する。
【0016】
図2(b)を参照すると、フォトレジストパターン23をエッチングマスクとするエッチング工程で層間絶縁膜22の露出部分を除去する。その後、フォトレジストパターンを除去する。これにより、半導体基板21の所定の領域が露出される。
【0017】
図2(c)を参照すると、露出した半導体基板21の表面を含んだ層間絶縁膜22の上部に非晶質シリコン薄膜24を形成した後、化学的機械的研磨のような平坦化工程によって非晶質シリコン薄膜24の上部表面を平坦化する。層間絶縁膜22が除去された領域では非晶質シリコン柱Aによって非晶質シリコン薄膜24と半導体基板21とが接する。
【0018】
図2(d)を参照すると、所定の熱処理工程で非晶質シリコン薄膜の固相結晶化(Solid Phase Crystallization;SPC)を促進させ、層間絶縁膜22上に単結晶シリコン薄膜25を形成する。
【0019】
次に、図3(a)〜図3(e)を参照して、層間絶縁膜上に単結晶シリコン薄膜を形成する方法の第2実施例を説明する。図3(a)を参照すると、所定の工程を経ていろいろの要素(図示せず)が形成された半導体基板31の全体上部に第1絶縁膜32を形成した後、第1絶縁膜32上に所定のパターンでフォトレジストパターン33を形成する。
【0020】
図3(b)を参照すると、フォトレジストパターン33をエッチングマスクとするエッチング工程で第1絶縁膜32及び半導体基板31を所定の深さまでエッチングする。その後、フォトレジストパターン33及び第1絶縁膜32を除去する。前記エッチング工程により、フォトレジストパターンが形成された領域の半導体基板31はエッチングされず、単結晶シリコン柱Bが形成される。
【0021】
図3(c)を参照すると、全体上部に第2絶縁膜34を形成した後、化学的機械的研磨のような平坦化工程を行って単結晶シリコン柱Bの上部表面を露出させる。単結晶シリコン柱Bは、後続工程で第2絶縁膜34の上部に形成される要素と半導体基板31とのプラグの役割を果たす。
【0022】
図3(d)を参照すると、単結晶シリコン柱Bを含んだ第2絶縁膜34上に非晶質シリコン薄膜35を形成する。
【0023】
図3(e)を参照すると、所定の熱処理工程で非晶質シリコン薄膜の固相結晶化(Solid Phase Crystallization;SPC)を促進させ、層間絶縁膜34上に単結晶シリコン薄膜36を形成する。
【0024】
従来の固相結晶化は、通常、絶縁膜上に非晶質シリコン層のみがあり、熱処理以後にそれぞれ結晶方向の異なる多結晶シリコン層に変わる。しかし、本願発明では、非晶質シリコン薄膜(図2(c)の24または図3(d)の35)が、図2(c)に示すように非晶質シリコン柱Aによって単結晶シリコンの半導体基板21と接するか、或いは図3(d)に示すように単結晶シリコン柱(B)によって単結晶シリコンの半導体基板31と接することになる。
【0025】
この接合界面では核形成活性エネルギー(Nucleation activation energy)が小さいため、単結晶シリコン層の結晶をシード(seed)として結晶成長が発生する。即ち、熱処理過程中において接合面の単結晶シリコンがシードになり、非晶質シリコンの固相結晶化が促進されることにより、絶縁層の上部に単結晶シリコン薄膜が形成される。特に600℃以下のファーネスアニーリング(furnace annealing)によって固相結晶化を促進させる場合、熱工程に対する熱負担が少なくて3次元積層構造の実現時に有利である。
【0026】
次に、図4及び図5を参照して、非晶質シリコンの固相結晶化を用いて駆動トランジスタの上部に負荷トランジスタを形成する本発明に係る半導体素子の薄膜トランジスタ製造方法を説明する。
【0027】
図4(a)を参照すると、半導体基板41の所定の領域にフィールド酸化膜42を形成した後、イオン注入工程によってpウェル43を形成する。その後、通常の工程で第1ゲート酸化膜44、第1ゲート45及びソース/ドレイン46を形成する。これにより、第1ゲート酸化膜44、第1ゲート45及びソース/ドレイン46からなる駆動トランジスタが製造される。
【0028】
図4(b)を参照すると、全体上部に層間絶縁膜47を形成した後、第1ゲート45上部の層間絶縁膜47上に所定のパターンで第2ゲート48を形成する。
【0029】
図4(c)を参照すると、第2ゲート48を含んだ層間絶縁膜47上に薄い酸化膜で第2ゲート酸化膜49を形成する。第2ゲート酸化膜49は第2ゲート48の上部表面及び側壁が露出されないように、全体上部に均一に形成される。その後、第2ゲート酸化膜49及び層間絶縁膜47の所定の領域をエッチングしてドレイン46が露出されるようにする。
【0030】
図5(a)を参照すると、層間絶縁膜47のエッチングされた領域が完全に埋め込まれるように、露出したドレイン46を含んだ全体上部に非晶質シリコン薄膜50を形成する。その後、化学的機械的研磨のような平坦化工程を行って非晶質シリコン薄膜50の上部表面を平坦化させる。
【0031】
図5(b)を参照すると、所定のアニーリング工程で非晶質シリコン薄膜の固相結晶化(Solid Phase Crystallization;SPC)を促進させ、非晶質シリコン薄膜を単結晶シリコン薄膜51にする。アニーリング工程は、約600℃以下の低温ファーネスアニーリング工程または熱負担の少ないレーザアニーリング工程とする。低温ファーネスアニーリング工程またはレーザアニーリング工程は、3次元積層構造の製造時に有利である。
【0032】
この際、非晶質シリコン薄膜は、層間絶縁膜47がエッチング工程によって除去された領域を介して単結晶シリコンのドレイン46と接し、単結晶シリコンをシードとし、非晶質シリコンの固相結晶化を促進させることにより、単結晶シリコン薄膜51にする。
【0033】
その後、第2ゲート48の上部にフォトレジスタパターン(図示せず)を形成した後、所定のイオン注入工程及びイオン注入された不純物の活性化熱処理を行って単結晶シリコン薄膜51の所定の領域にソース/ドレイン52を形成する。ソース/ドレイン52を形成した後、フォトレジストパターンを除去する。
【0034】
図5(c)を参照すると、エッチング工程で単結晶シリコン薄膜51の不要な部分を除去してパターニングする。これにより、第1ゲート酸化膜44、第1ゲート45及びソース/ドレイン46からなる駆動トランジスタTDの上部に、第2ゲート48、第2ゲート酸化膜49及びソース/ドレイン52からなる負荷トランジスタTLの単結晶シリコン薄膜トランジスタが製造される。第2ゲート48上部の単結晶シリコン薄膜51は、イオン注入工程が行われず、負荷トランジスタのチャネル領域53になる。
【0035】
前述の工程は、既存の下部ゲートポリシリコン薄膜トランジスタ(Bottom gate poly-Si Thin Film Transistor)を負荷トランジスタとして使用した既存の構造と同一であり、単に駆動トランジスタのドレインと負荷トランジスタのドレインとを連結するコンタクトプラグを負荷トランジスタのアクティブレイヤ(Active layer)である非晶質シリコン薄膜を単結晶に固相化させるための固相結晶化プラグ(Solid Phase Crystallization Plug;図5(c)のC)として活用する。
【0036】
これにより、既存の工程をそのまま維持しながら素子特性を向上させることができるという長所がある。ここで、非晶質シリコンの蒸着及び固相結晶化が600℃以下の低い温度で行われるので、熱処理の際に不純物拡散(Dopant Diffusion)は大きく問題にならない。
【0037】
図6を参照すると、半導体基板61にフィールド酸化膜62を形成し、pウェル63及びnウェル64を形成した後、図4(a)に示すように、通常の工程で第1ゲート酸化膜65、第1ゲート66及びソース/ドレイン67を形成して駆動トランジスタを形成する。
【0038】
この際、nウェル64にはp型の接合領域68が形成される。その後、全体上部に層間絶縁膜69を形成した後、p型の接合領域68及びドレイン67が露出されるように、層間絶縁膜69の所定の領域をエッチングして除去する。露出したp型の接合領域68及びドレイン67を含んだ全体上部に非晶質シリコン薄膜を形成した後、所定のアニーリング工程を行って非晶質シリコン薄膜を単結晶シリコン薄膜70にする。
【0039】
アニーリング工程は約600℃以下の低温ファーネスアニーリング工程または熱負担の少ないレーザアニーリング工程で行う。低温ファーネスアニーリング工程またはレーザアニーリング工程は、3次元積層構造の製造時に有利である。単結晶シリコン薄膜70の上部には通常の工程を経て第2ゲート酸化膜71及び第2ゲート72を所定のパターンで形成する。
【0040】
その後、イオン注入工程で単結晶シリコン薄膜70にソース/ドレイン73を形成して第2ゲート酸化膜71、第2ゲート72及びソース/ドレイン73からなる負荷トランジスタを製造する。第2ゲート72の下部の単結晶シリコン薄膜70は負荷トランジスタのチャネル領域74になる。
【0041】
本発明では、シードとして使用した単結晶シリコン柱を負荷トランジスタのボディコンタクトとすることにより、サブスレッショルド電流(subthreshold current)を減少させることができる。
【0042】
即ち、駆動トランジスタのドレイン67と負荷トランジスタのドレイン73とを連結するコンタクトプラグをSPCプラグEとして活用すると共に、ボディコンタクトのために別にnウェル64を形成した後、これをSPCプラグDとして活用することができる。この場合は上部ゲート(Top gate)TFT構造であるが、既存の積層SRAMの場合と同様に、下部ゲート(Bottom gate)またはダブルゲート(double gate)TFTにも実現することが可能である。
【0043】
【発明の効果】
上述したように、本発明は、単結晶の駆動トランジスタ上部の層間絶縁膜上に非晶質シリコンの固相結晶化を用いて単結晶シリコン薄膜を形成し、単結晶シリコン薄膜に単結晶シリコン薄膜トランジスタを形成して負荷トランジスタとして使用し、駆動トランジスタのドレインと負荷トランジスタのドレインとを連結するコンタクトプラグをSPCプラグとして活用することにより、面積損失及び追加費用なく高性能、高集積の3次元積層SRAM製作が可能であり、SPCプラグのための領域を別に作るとしても、これを負荷トランジスタのボディコンタクトとして活用することにより、素子特性を向上させることができる。
【図面の簡単な説明】
【図1】SRAMの構造を説明するための回路図である。
【図2】(a)〜(d)は単結晶シリコン薄膜を形成する方法の第1実施例を説明するための素子の断面図である。
【図3】(a)〜(e)は単結晶シリコン薄膜を形成する方法の第2実施例を説明するための素子の断面図である。
【図4】(a)〜(c)は本発明に係る半導体素子の薄膜トランジスタ製造方法を説明するために順次示す素子の断面図である。
【図5】(a)〜(c)は本発明に係る半導体素子の薄膜トランジスタ製造方法を説明するために順次示す素子の断面図である。
【図6】本発明に係る半導体素子の薄膜トランジスタ製造方法の他の実施例を説明するための素子の断面図である。
【符号の説明】
21、31、41、61 半導体基板
22、47、69 層間絶縁膜
32 第1絶縁膜
23、33 フォトレジストパターン
34 第2絶縁膜
24、35、50 非晶質シリコン薄膜
25、36、51、70 単結晶シリコン薄膜
42、62 フィールド酸化膜
43、63 pウェル
44、65、71 第1ゲート酸化膜
45、66、72 第1ゲート
46、67 ソース/ドレイン
48 第2ゲート
49 第2ゲート酸化膜
52、73 ソース/ドレイン
53、74 チャネル領域
64 nウェル
68 p型接合領域
A 非晶質シリコン柱
B 単結晶シリコン柱
C、D、E 固相結晶化プラグ
TD 駆動トランジスタ
TL 負荷トランジスタ
Claims (5)
- 半導体基板にアクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、
前記層間絶縁膜上に所定のパターンでゲートを形成した後、全体上部にゲート酸化膜を形成する段階と、
前記ゲート酸化膜及び層間絶縁膜の所定の領域をエッチングして前記駆動トランジスタのドレインを露出させる段階と、
全体上部に非晶質シリコン薄膜を形成する段階と、
アニーリング工程で、前記駆動トランジスタのドレインの単結晶シリコンをシードとして、前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、
前記ゲート上部の前記単結晶シリコン薄膜を除いた所定の領域に不純物を注入してソース/ドレインを形成する段階とからなることを特徴とする半導体素子の薄膜トランジスタ製造方法。 - 前記アニーリング工程は600℃以下の低温ファーネスアニーリングまたはレーザアニーリングとすることを特徴とする請求項1記載の半導体素子の薄膜トランジスタ製造方法。
- 半導体基板に接合領域、アクセストランジスタ及び駆動トランジスタのそれぞれを多数形成した後、前記全体構造上に層間絶縁膜を形成する段階と、
前記層間絶縁膜の所定の領域をエッチングして前記接合領域及び前記駆動駆動トランジスタのドレインを露出させる段階と、
全体上部に非晶質シリコン薄膜を形成する段階と、
アニーリング工程で、前記駆動トランジスタのドレインの単結晶シリコンをシードとして、前記非晶質シリコン薄膜を固相結晶化させて単結晶シリコン薄膜にする段階と、
前記接合領域上部の単結晶シリコン薄膜上に所定のパターンでゲート酸化膜及びゲートを形成する段階と、
前記ゲートをイオン注入マスクとして用いる不純物イオン注入工程によって前記単結晶シリコン薄膜にソース/ドレインを形成する段階とからなることを特徴とする半導体素子の薄膜トランジスタ製造方法。 - 前記アニーリング工程は600℃以下の低温ファーネスアニーリングまたはレーザアニーリングとすることを特徴とする請求項3記載の半導体素子の薄膜トランジスタ製造方法。
- 前記接合領域上部の前記層間絶縁膜に埋め込まれた前記単結晶シリコン薄膜は、ボディコンタクトプラグとして用いられることを特徴とする請求項3記載の半導体素子の薄膜トランジスタ製造方法。
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