JP5526529B2 - 積層半導体装置及び積層半導体装置の製造方法 - Google Patents

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Description

本発明は、積層半導体装置及び積層半導体装置の製造方法に関する。
半導体装置の動作速度を向上でき、消費電力の少ないデバイスとして、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）層を有するＳＯＩ基板に、トランジスタ等の半導体素子を形成したＳＯＩデバイスが注目されている。例えば、特許文献１には、ＳＯＩ層の上部に形成される部分トレンチ分離（以下、ＰＴＩと称する場合がある。）を有するデバイスが開示されている。特許文献１に記載されたＰＴＩを有するＳＯＩデバイスは、ＰＴＩの下に残存するＳＯＩ層を通して、トランジスタが形成されたウエルの電位を制御できる。これにより、上記ウエルの電位を一定に固定して、トランジスタの動作を安定化できること、および、トランジスタの用途によっては上記ウエルの電位を動的に制御できることが開示されている。
特開２００７−５５７５号公報
しかしながら、上記ＰＴＩを有するＳＯＩデバイスと、当該ＳＯＩデバイスのウエルの電位を制御するデバイスとを、一枚のＳＯＩ基板の中に形成する場合には、プロセスが複雑になる。
上記課題を解決するために、本発明の第１の態様においては、単結晶シリコンのベース部と、ベース部の上の絶縁層と、絶縁層の上の単結晶シリコン層と、単結晶シリコン層に形成され絶縁層に達する分離溝構造と、分離溝構造で囲まれた単結晶シリコン層のボディ領域と、ボディ領域に形成されるトランジスタと、少なくともベース部および絶縁層を貫通し、ボディ領域に電気的に結合する貫通結合部とを有する第１半導体装置と、貫通結合部に接する外部接続部を有する第２半導体装置と、を備え、第２半導体装置は、貫通結合部を介して第１半導体装置のボディ領域の電位を制御する積層半導体装置が提供される。
本発明の第２の態様においては、単結晶シリコンのベース部と、ベース部の上の絶縁層と、絶縁層の上の単結晶シリコン層と、単結晶シリコン層に形成され絶縁層に達する分離溝構造と、分離溝構造で囲まれた単結晶シリコン層のボディ領域と、ボディ領域に形成されるトランジスタと、少なくともベース部および絶縁層を貫通し、ボディ領域に電気的に結合する貫通結合部と、を有する第１半導体装置を準備する段階と、第２半導体装置の外部接続部と貫通結合部とが接触するよう、第１半導体装置と第２半導体装置とを積層する段階とを備え、第１半導体装置を準備する段階は、ベース部、絶縁層および単結晶シリコン層を有するＳＯＩ基板を準備する段階と、少なくともベース部および絶縁層を貫通することとなる孔を形成する段階と、孔に金属を埋め込む段階と、単結晶シリコン層に絶縁層に達する分離溝構造を形成して、単結晶シリコン層のボディ領域を画定する段階と、ボディ領域にトランジスタを形成する段階と、トランジスタが形成されていない側のベース部を薄化して金属を露出させ、貫通結合部を形成する段階と、を有する、積層半導体装置の製造方法が提供される。
本発明の第３の態様においては、単結晶シリコンのベース部と、ベース部の上の絶縁層と、絶縁層の上の単結晶シリコン層と、単結晶シリコン層に形成され絶縁層に達する分離溝構造と、分離溝構造で囲まれた単結晶シリコン層のボディ領域と、ボディ領域に形成されるトランジスタと、少なくともベース部および絶縁層を貫通し、ボディ領域に電気的に結合する貫通結合部と、を有する第１半導体装置を準備する段階と、第２半導体装置の外部接続部と貫通結合部とが接触するよう、第１半導体装置と第２半導体装置とを積層する段階とを備え、第１半導体装置を準備する段階は、ベース部、絶縁層および単結晶シリコン層を有するＳＯＩ基板を準備する段階と、単結晶シリコン層に絶縁層に達する分離溝構造を形成して、単結晶シリコン層のボディ領域を画定する段階と、ボディ領域にトランジスタを形成する段階と、少なくともベース部および絶縁層を貫通し、ボディ領域に電気的に結合する、不純物が高濃度にドープされた半導体の貫通結合部を形成する段階とを有する、積層半導体装置の製造方法が提供される。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
以下、図面を参照して、実施形態について説明するが、図面の記載において、同一または類似の部分には同一の参照番号を付して重複する説明を省く場合がある。なお、図面は模式的なものであり、厚みと平面寸法との関係、比率等は現実のものとは異なる場合がある。また、説明の都合上、図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれる場合がある。
図１は、積層半導体装置１００の断面図の一例を概略的に示す。積層半導体装置１００は、半導体装置１０２と、半導体装置１０６とを備える。半導体装置１０２は、第１半導体装置の一例であってよい。半導体装置１０６は、第２半導体装置の一例であってよい。半導体装置１０２および半導体装置１０６は、トランジスタ、または、トランジスタを含む集積回路であってよい。積層半導体装置１００は、例えば、複数の半導体装置１０２が形成された基板１０４と、複数の半導体装置１０６が形成された基板１０８とを積層して得られる。
まず、基板１０４に形成される半導体装置１０２について説明する。図１に示すとおり、半導体装置１０２は、Ｓｉ基板１１２と、絶縁層１１４と、絶縁層１１４の上に形成された素子分離領域１２０、半導体素子１２１および半導体素子１２３とを有してよい。半導体装置１０２は、基板１０４の表面１０３側に表面保護層１１９を有してよく、基板１０４の裏面１０５側に裏面保護層１１１を有してよい。また、半導体装置１０２は、絶縁層１１４と表面保護層１１９との間に、層間配線層１１８を有してよい。
Ｓｉ基板１１２および絶縁層１１４には、Ｓｉ基板１１２および絶縁層１１４を貫通する開口１１５が形成されてよい。裏面保護層１１１には、裏面保護層１１１を貫通する開口１１３が形成されてよい。開口１１３および開口１１５は、例えば、エッチング、レーザー加工により形成できる。
Ｓｉ基板１１２は、単結晶シリコンを含んでよい。Ｓｉ基板１１２は、ベース部の一例であってよい。Ｓｉ基板１１２は、Ｓｉ基板であってもよく、ＳＯＩ基板の一部であってもよい。絶縁層１１４は、Ｓｉ基板１１２の上に形成される。絶縁層１１４は、Ｓｉ基板１１２の一方の面に接してよい。絶縁層１１４として、ＳｉＯ２等の酸化膜を用いてよい。絶縁層１１４は、ＳＯＩ基板の一部であってよい。
層間配線層１１８は、内部に、電子素子間を電気的に結合する配線が配される。半導体装置１０２、半導体装置１０６、半導体素子１２１および半導体素子１２３は、電子素子の一例であってよい。層間配線層１１８として、ＳｉＯ２を用いてもよく、ＳｉＣＯＨ等の低誘電率材料（Ｌｏｗ−ｋ材料）を用いてもよい。層間配線層１１８は、例えば、ＣＶＤ法、塗布法により形成できる。裏面保護層１１１および表面保護層１１９は、半導体装置１０２を保護する。裏面保護層１１１および表面保護層１１９として、ポリイミド等の絶縁性の材料を用いてよい。裏面保護層１１１および表面保護層１１９は、例えば、塗布法により形成できる。
素子分離領域１２０は、電子素子間を素子分離してよい。素子分離領域１２０は、半導体素子１２１と、半導体素子１２３とを素子分離してよい。基板１０４に複数の半導体装置１０２が形成されている場合には、素子分離領域１２０は、一の半導体装置１０２と、他の半導体装置１０２とを素子分離してよい。
素子分離領域１２０は、絶縁層１１４のＳｉ基板１１２に接する面と反対側の面に接する単結晶シリコン層に形成され、絶縁層１１４に達する分離溝構造の一例であってよい。上記単結晶シリコン層は、ＳＯＩ基板のＳＯＩ層であってよい。素子分離領域１２０は、例えば、上記単結晶シリコン層に形成され絶縁層１１４に達する溝であってよい。素子分離領域１２０は、例えば、エッチングにより上記単結晶シリコン層の一部を溝状に除去することで形成できる。上記単結晶シリコン層の素子分離領域１２０で囲まれた領域に、電子素子を形成することで、当該電子素子と他の電子素子とを電気的に分離できる。
なお、本実施形態において、絶縁層１１４の上に形成された上記単結晶シリコン層の一部をエッチングにより除去して、絶縁層１１４に達する溝を形成することで、分離溝構造を形成する場合について説明した。しかし、分離溝構造の形成方法は、これに限定されない。例えば、絶縁層１１４の上の単結晶シリコン層の一部を酸化、窒化、または酸窒化して、絶縁層１１４に達する酸化シリコン、窒化シリコン、酸窒化シリコンを形成することで、分離溝構造を形成してよい。
半導体素子１２１は、絶縁層１１４および素子分離領域１２０により、素子分離されてよい。半導体素子１２１は、第１半導体装置の一例であってよい。半導体素子１２１は、素子領域１２４と、リセス部１２５と、ＰＭＯＳ型トランジスタ１３０と、層間配線１３９と、リセス部１２５と電気的に結合される貫通電極１４０とを含んでよい。ＰＭＯＳ型トランジスタ１３０は、不純物領域１３１および不純物領域１３２と、チャネル領域１３４と、ゲート電極１３６と、ゲート絶縁膜１３８とを有してよい。貫通電極１４０は、導電性部材１４２と、電極パッド１４４と、バンプ電極１４６と、金属層１４７と、絶縁層１４８とを有してよい。
半導体素子１２１は、貫通電極１４０を介して電気的に結合された半導体装置１０６により、素子領域１２４の電位を制御される。これにより、素子領域１２４に形成されたＰＭＯＳ型トランジスタ１３０の閾値電圧を動的に制御できる。例えば、ＰＭＯＳ型トランジスタ１３０の待機時には閾値電圧を高くすることで、オフ電流を抑制できる。一方、ＰＭＯＳ型トランジスタ１３０の動作時には閾値電圧を低くすることで、オン電流を増加させることができる。また、半導体素子１２１と、素子領域１２４の電位を制御する半導体装置１０６とが異なる基板に形成されているので、半導体素子１２１と半導体装置１０６とを、それぞれに最適なプロセスで製造することができる。
素子領域１２４には、リセス部１２５、ＰＭＯＳ型トランジスタ１３０および貫通電極１４０が形成される。素子領域１２４は、ボディ領域の一例であってよい。素子領域１２４は、単結晶シリコンを含んでよい。素子領域１２４は、絶縁層１１４のＳｉ基板１１２に接する面と反対側の面に接する単結晶シリコン層に形成されてよい。上記単結晶シリコン層は、ＳＯＩ基板のＳＯＩ層であってよい。素子領域１２４は、上記単結晶シリコン層において、周囲を素子分離領域１２０に囲まれてよい。本実施形態において、素子領域１２４にはＰＭＯＳ型トランジスタ１３０が形成されるので、素子領域１２４には、Ｐ、Ａｓ、Ｓｂ等のＮ型の不純物がドープされてよい。
リセス部１２５は素子領域１２４の一部に形成され、リセス部１２５における素子領域１２４の厚さは、不純物領域１３１、不純物領域１３２およびチャネル領域１３４が形成される領域における素子領域１２４の厚さより薄い。リセス部１２５は、例えば、エッチングにより形成できる。
本実施形態において、基板１０４には複数の開口１１５が形成され、開口１１５の一つは、Ｓｉ基板１１２および絶縁層１１４だけでなく、リセス部１２５の一部をも貫通する。図１に示すとおり、上記の開口１１５は、リセス部１２５の貫通電極１４０が形成される領域を、裏面１０５側から表面１０３側に向かって貫通する。
ＰＭＯＳ型トランジスタ１３０は、素子領域１２４に形成される。ＰＭＯＳ型トランジスタ１３０は、ボディ領域に形成されるトランジスタの一例であってよい。不純物領域１３１および不純物領域１３２は、それぞれ、ＭＯＳ型トランジスタのドレイン領域およびソース領域であってよい。不純物領域１３１および不純物領域１３２の厚さは、素子領域１２４の厚さと同等であってよい。不純物領域１３１および不純物領域１３２は、例えば、Ａｌ、Ｂ等のＰ型の不純物をドープすることで形成できる。
ゲート電極１３６は、素子領域１２４の上に形成される。ゲート電極１３６は、少なくとも、不純物領域１３１および不純物領域１３２に挟まれたチャネル領域１３４の上に形成され、チャネル領域１３４に電位または電流の作用を及ぼす。例えば、ゲート電極１３６は電圧を印加され、チャネル領域１３４の電流を制御する。図中の点線は、ゲート電極１３６に所定の電圧が印加された場合におけるチャネル領域１３４の一例を示す。ゲート電極１３６は、ポリシリコンを含んでよく、Ｗ等の金属を含んでもよい。ゲート電極１３６は、例えば、真空蒸着法、ＣＶＤ法により形成できる。
ゲート絶縁膜１３８は、素子領域１２４とゲート電極１３６とを絶縁する。ゲート絶縁膜１３８として、ＳｉＯ２を用いてもよく、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３等の高誘電率材料（Ｈｉｇｈ−ｋ材料）を用いてもよい。ゲート絶縁膜１３８は、例えば、真空蒸着法、ＣＶＤ法により形成できる。
層間配線１３９は、ＰＭＯＳ型トランジスタ１３０と、ＮＭＯＳ型トランジスタ１５０等の他の電子素子とを電気的に結合する。層間配線１３９は、層間配線層１１８の内部で、多層に配されてよい。層間配線１３９は、Ａｌ等の金属を含んでよい。層間配線１３９は、例えば、真空蒸着法、ＣＶＤ法により形成できる。
貫通電極１４０は、半導体素子１２１の素子領域１２４と、基板１０４の裏面１０５に形成されるバンプ電極１４６とを電気的に結合する。貫通電極１４０は、素子領域１２４のリセス部１２５と接触してよい。貫通電極１４０は、貫通結合部の一例であってよい。
導電性部材１４２は、少なくともＳｉ基板１１２および絶縁層１１４を貫通して、素子領域１２４に電気的に結合する。導電性部材１４２は、電極パッド１４４を介して素子領域１２４と接触してよい。導電性部材１４２は、貫通結合部の一例であってよい。導電性部材１４２は、開口１１５の内部に形成されてよい。
導電性部材１４２は、ポリシリコンを含んでよく、Ｃｕ等の金属を含んでもよい。導電性部材１４２がＰＭＯＳ型トランジスタ１３０の形成前に形成される場合には、導電性部材１４２は、高濃度に不純物がドープされた半導体を含んでよい。上記半導体は、ポリシリコンであってよい。導電性部材１４２がＰＭＯＳ型トランジスタ１３０の形成後に形成される場合には、導電性部材１４２は、金属を含んでよい。上記金属は、Ｃｕであってよい。導電性部材１４２は、例えば、めっき法、ＣＶＤ法により形成できる。
電極パッド１４４は、導電性部材１４２と素子領域１２４とを電気的に結合する。電極パッド１４４は、リセス部１２５の一部において、素子領域１２４の上に形成されてよい。電極パッド１４４は、ＰＭＯＳ型トランジスタ１３０を構成する部材が形成されるより前に形成されてよい。電極パッド１４４は、ポリシリコンを含んでよく、Ｗ、Ａｌ等の金属を含んでもよい。電極パッド１４４は、例えば、真空蒸着法、ＣＶＤ法により形成できる。
バンプ電極１４６は、半導体装置１０２と半導体装置１０６との接点であってよい。バンプ電極１４６は、裏面保護層１１１に形成された開口１１３の内部に形成されてよい。バンプ電極１４６は、Ａｕ、Ｎｉ、Ｃｕ等の金属を含んでよく、Ｓｎ−Ａｇ合金等の合金を含んでよい。バンプ電極１４６は、例えば、めっき法、塗布法、リフローにより形成できる。
金属層１４７は、開口１１５の内部に形成される。金属層１４７は、導電性部材１４２と絶縁層１４８との間に配されてよい。金属層１４７は、ＴｉＮ等のバリアメタルを含んでよい。これにより、導電性部材１４２に含まれるＣｕ等の金属がＳｉ基板１１２、素子領域１２４等に拡散することを抑制できる。金属層１４７は、めっき法により導電性部材１４２を形成する場合に反応を促進するシードメタルを含んでよい。
絶縁層１４８は、開口１１５の内部に形成され、導電性部材１４２および金属層１４７と、Ｓｉ基板１１２、絶縁層１１４および素子領域１２４とを絶縁する。絶縁層１４８として、ＳｉＯ２を用いてよい。絶縁層１４８は、例えば、ＣＶＤ法により形成できる。
なお、本実施形態において、導電性部材１４２と素子領域１２４とが、素子領域１２４の上に形成された電極パッド１４４を介して接触する場合について説明したが、導電性部材１４２と素子領域１２４との接触方法は、これに限定されない。例えば、導電性部材１４２は、素子領域１２４と直接接触してよい。また、本実施形態において、導電性部材１４２が、リセス部１２５において素子領域１２４と接触する場合について説明したが、導電性部材１４２と素子領域１２４との接触方法は、これに限定されない。例えば、導電性部材１４２は、チャネル領域１３４が形成される領域において、裏面１０５側から素子領域１２４に接触してよい。
また、本実施形態において、導電性部材１４２と素子領域１２４とを電気的に結合する電極パッド１４４がＰＭＯＳ型トランジスタ１３０を構成する部材が形成されるより前に形成される場合について説明したが、導電性部材１４２と素子領域１２４とを電気的に結合する部材は、これに限定されない。例えば、層間配線層１１８に形成された層間配線の一部を介して電気的に結合されてよい。この場合、上記層間配線は、ＰＭＯＳ型トランジスタ１３０を構成する部材またはＰＭＯＳ型トランジスタ１３０より後に形成される部材と同一の工程で形成されてよい。
半導体素子１２３は、絶縁層１１４および素子分離領域１２０により、素子分離されてよい。半導体素子１２３は、第１半導体装置の一例であってよい。半導体素子１２３は、素子領域１２６と、リセス部１２７と、ＮＭＯＳ型トランジスタ１５０と、層間配線１５９と、リセス部１２７と電気的に結合する貫通電極１４０とを含んでよい。ＮＭＯＳ型トランジスタ１５０は、不純物領域１５１および不純物領域１５２と、チャネル領域１５４と、ゲート電極１５６と、ゲート絶縁膜１５８とを有してよい。
半導体素子１２３は、貫通電極１４０を介して電気的に結合された半導体装置１０６により、素子領域１２６の電位を制御される。これにより、素子領域１２６に形成されたＮＭＯＳ型トランジスタ１５０の閾値電圧を動的に制御できる。例えば、ＮＭＯＳ型トランジスタ１５０の待機時には閾値電圧を高くすることで、オフ電流を抑制できる。一方、ＮＭＯＳ型トランジスタ１５０の動作時には閾値電圧を低くすることで、オン電流を増加させることができる。また、半導体素子１２３と、素子領域１２６の電位を制御する半導体装置１０６とが異なる基板に形成されているので、半導体素子１２３と半導体装置１０６とを、それぞれに最適なプロセスで製造することができる。
素子領域１２６は、半導体素子１２１の素子領域１２４に対応する。素子領域１２６には、リセス部１２７、ＮＭＯＳ型トランジスタ１５０および貫通電極１４０が形成される。素子領域１２６は、ボディ領域の一例であってよい。素子領域１２６は、単結晶シリコンを含んでよい。素子領域１２６は、絶縁層１１４のＳｉ基板１１２に接する面と反対側の面に接する単結晶シリコン層に形成されてよい。上記単結晶シリコン層は、ＳＯＩ基板のＳＯＩ層であってよい。素子領域１２６は、上記単結晶シリコン層において、周囲を素子分離領域１２０に囲まれてよい。本実施形態において、素子領域１２６にはＮＭＯＳ型トランジスタ１５０が形成されるので、素子領域１２６には、Ａｌ、Ｂ等のＰ型の不純物がドープされてよい。
リセス部１２７は、半導体素子１２１のリセス部１２５に対応する。リセス部１２７は素子領域１２６の一部に形成され、リセス部１２７における素子領域１２６の厚さは、不純物領域１５１、不純物領域１５２およびチャネル領域１５４が形成される領域における素子領域１２６の厚さより薄い。リセス部１２７は、例えば、エッチングにより形成できる。
本実施形態において、基板１０４には複数の開口１１５が形成され、開口１１５の一つは、Ｓｉ基板１１２および絶縁層１１４だけでなく、リセス部１２７の一部をも貫通する。図１に示すとおり、上記の開口１１５は、リセス部１２７の貫通電極１４０が形成される領域を、裏面１０５側から表面１０３側に向かって貫通する。
ＮＭＯＳ型トランジスタ１５０は、半導体素子１２１のＰＭＯＳ型トランジスタ１３０に対応する。ＮＭＯＳ型トランジスタ１５０は、素子領域１２６に形成される。ＮＭＯＳ型トランジスタ１５０は、ボディ領域に形成されるトランジスタの一例であってよい。不純物領域１５１および不純物領域１５２は、それぞれ、ＭＯＳ型トランジスタのドレイン領域およびソース領域であってよい。不純物領域１５１および不純物領域１５２の厚さは、素子領域１２６の厚さと同等であってよい。不純物領域１５１および不純物領域１５２は、例えば、Ｐ、Ａｓ、Ｓｂ等のＮ型の不純物をドープすることで形成できる。
ゲート電極１５６は、素子領域１２６の上に形成される。ゲート電極１５６は、少なくとも、不純物領域１５１および不純物領域１５２に挟まれたチャネル領域１５４の上に形成され、チャネル領域１５４に電位または電流の作用を及ぼす。例えば、ゲート電極１５６は電圧を印加され、チャネル領域１５４の電流を制御する。図中の点線は、ゲート電極１５６に所定の電圧が印加された場合におけるチャネル領域１５４の一例を示す。ゲート電極１５６は、ポリシリコンを含んでよく、Ｗ等の金属を含んでもよい。ゲート電極１５６は、例えば、真空蒸着法、ＣＶＤ法により形成できる。
ゲート絶縁膜１５８は、素子領域１２６とゲート電極１５６とを絶縁する。ゲート絶縁膜１５８として、ＳｉＯ２を用いてもよく、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３等の高誘電率材料（Ｈｉｇｈ−ｋ材料）を用いてもよい。ゲート絶縁膜１５８は、例えば、真空蒸着法、ＣＶＤ法により形成できる。
層間配線１５９は、半導体素子１２１の層間配線１３９に対応する。層間配線１５９は、ＰＭＯＳ型トランジスタ１３０と、ＮＭＯＳ型トランジスタ１５０等の他の電子素子とを電気的に結合する。層間配線１５９は、層間配線層１１８の内部で、多層に配されてよい。層間配線１５９は、Ａｌ等の金属を含んでよい。層間配線１５９は、例えば、真空蒸着法、ＣＶＤ法により形成できる。層間配線１３９、層間配線１５９等により、例えば、不純物領域１３１と不純物領域１５１とを電気的に結合して、不純物領域１３２を電源と電気的に結合して、不純物領域１５２を接地することで、ＰＭＯＳ型トランジスタ１３０およびＮＭＯＳ型トランジスタ１５０を含むＣＭＯＳを形成できる。
半導体素子１２３は、半導体素子１２１と同様の貫通電極１４０を有する。半導体素子１２３の貫通電極１４０は、半導体素子１２１の貫通電極１４０と同様に、半導体素子１２３の素子領域１２６と、基板１０４の裏面１０５に形成されるバンプ電極１４６とを電気的に結合する。半導体素子１２１の場合と同様に、リセス部１２７の一部において、素子領域１２６の上に電極パッド１４４が形成されてよい。電極パッド１４４は、導電性部材１４２と素子領域１２６とを電気的に結合する。
なお、半導体素子１２１の場合と同様に、導電性部材１４２は、素子領域１２６と直接接触してよい。導電性部材１４２は、チャネル領域１５４が形成される領域において、裏面１０５側から素子領域１２６に接触してよい。また、導電性部材１４２と素子領域１２６とが、層間配線層１１８に形成された層間配線の一部を介して電気的に結合されてよい。
以上、基板１０４に形成される半導体装置１０２について説明した。以上の説明によれば、単結晶シリコンのベース部と、ベース部の上の絶縁層と、絶縁層の上の単結晶シリコン層と、単結晶シリコン層に形成されるボディ領域と、ボディ領域に形成されるトランジスタと、少なくともベース部および絶縁層を貫通して、ボディ領域に電気的に結合する貫通結合部とを有する半導体装置が開示される。
次に、基板１０８に形成される半導体装置１０６について説明する。半導体装置１０６は、貫通電極１４０または導電性部材１４２を介して、素子領域１２４および素子領域１２６の少なくとも一方の電位を制御してよい。これにより、素子領域１２４に形成されたＰＭＯＳ型トランジスタ１３０および素子領域１２６に形成されたＮＭＯＳ型トランジスタ１５０の少なくとも一方の閾値電圧を動的に制御できる。また、半導体装置１０２と、半導体装置１０６とが異なる基板に形成されているので、半導体装置１０２と半導体装置１０６とを、それぞれに最適なプロセスで製造することができる。
図１に示すとおり、半導体装置１０６は、Ｓｉ基板１６２と、絶縁層１６４と、ＳＯＩ層１６６と、層間配線層１６８とを有してよい。半導体装置１０６は、貫通電極１７０および貫通電極１８０と、半導体素子１９２と、層間配線１９４および層間配線１９６とを有してよい。半導体装置１０６は、基板１０８の表面１０７側に表面保護層１６９を有してよく、基板１０８の裏面１０９側に裏面保護層１６１を有してよい。
Ｓｉ基板１６２、絶縁層１６４、ＳＯＩ層１６６および層間配線層１６８には、これらを貫通する開口１６５が形成されてよい。裏面保護層１６１には、裏面保護層１６１を貫通する開口１６３が形成されてよい。開口１６３および開口１６５は、例えば、エッチング、レーザー加工により形成できる。
Ｓｉ基板１６２は、単結晶シリコンを含んでよい。Ｓｉ基板１６２は、Ｓｉ基板であってもよく、ＳＯＩ基板の一部であってもよい。絶縁層１６４は、Ｓｉ基板１６２の上に形成される。絶縁層１６４は、Ｓｉ基板１６２の一方の面に接してよい。絶縁層１６４は、ＳｉＯ２等の酸化膜であってよい。絶縁層１６４は、ＳＯＩ基板の一部であってよい。ＳＯＩ層１６６は、絶縁層１６４の上に形成される。ＳＯＩ層１６６は、絶縁層１６４のＳｉ基板１６２に接する面と反対側の面に接してよい。ＳＯＩ層１６６は、単結晶シリコンを含んでよい。ＳＯＩ層１６６は、ＳＯＩ基板のＳＯＩ層であってよい。
層間配線層１６８は、内部に、電子素子間を電気的に結合する配線が配される。層間配線１９４、層間配線１９６は、上記配線の一例であってよい。層間配線層１６８として、ＳｉＯ２を用いてもよく、ＳｉＣＯＨ等の低誘電率材料（Ｌｏｗ−ｋ材料）を用いてもよい。層間配線層１６８は、例えば、ＣＶＤ法、塗布法により形成できる。裏面保護層１６１および表面保護層１６９は、半導体装置１０６を保護する。裏面保護層１６１および表面保護層１６９として、ポリイミド等の絶縁性の材料を用いてよい。裏面保護層１６１および表面保護層１６９は、例えば、塗布法により形成できる。
貫通電極１７０は、半導体素子１２１のバンプ電極１４６と接する。貫通電極１７０は、半導体素子１９２と半導体素子１２１とを電気的に結合する。貫通電極１７０は、外部接続部の一例であってよい。貫通電極１７０は、導電性部材１７２と、電極パッド１７４と、バンプ電極１７６と、金属層１７７と、絶縁層１７８とを有してよい。貫通電極１７０は、電極パッド１７４が層間配線層１６８の表面１０７側の面に形成される点で貫通電極１４０と相違する。貫通電極１７０は、導電性部材１７２、金属層１７７および絶縁層１７８がＳｉ基板１６２、絶縁層１６４、ＳＯＩ層１６６および層間配線層１６８を貫通する開口１６５の内部に形成される点で貫通電極１４０と相違する。
貫通電極１７０は、上記相違点以外の構成については、貫通電極１４０と同様の構成を有してよい。即ち、導電性部材１７２、電極パッド１７４、バンプ電極１７６、金属層１７７および絶縁層１７８は、それぞれ、導電性部材１４２、電極パッド１４４、バンプ電極１４６、金属層１４７および絶縁層１４８と同様の構成を有してよい。なお、本実施形態において、電極パッド１７４は、層間配線層１６８に形成された層間配線１９４を介して、半導体素子１９２と電気的に結合されてよい。
貫通電極１８０は、半導体素子１２３のバンプ電極１４６と接する。貫通電極１８０は、半導体素子１９２と半導体素子１２３とを電気的に結合する。貫通電極１８０は、外部接続部の一例であってよい。貫通電極１８０は、導電性部材１８２と、電極パッド１８４と、バンプ電極１８６と、金属層１８７と、絶縁層１８８とを有してよい。貫通電極１８０は、電極パッド１８４が層間配線層１６８の表面１０７側の面に形成される点で貫通電極１４０と相違する。貫通電極１８０は、導電性部材１８２、金属層１８７および絶縁層１８８がＳｉ基板１６２、絶縁層１６４、ＳＯＩ層１６６および層間配線層１６８を貫通する開口１６５の内部に形成される点で貫通電極１４０と相違する。
貫通電極１８０は、上記相違点以外の構成については、貫通電極１４０と同様の構成を有してよい。即ち、導電性部材１８２、電極パッド１８４、バンプ電極１８６、金属層１８７および絶縁層１８８は、それぞれ、導電性部材１４２、電極パッド１４４、バンプ電極１４６、金属層１４７および絶縁層１４８と同様の構成を有してよい。なお、本実施形態において、電極パッド１８４は、層間配線層１６８に形成された層間配線１９６を介して、半導体素子１９２と電気的に結合されてよい。
半導体素子１９２は、貫通電極１４０または導電性部材１４２を介して、素子領域１２４および素子領域１２６の少なくとも一方の電位を制御してよい。半導体素子１９２は、第２半導体装置の一例であってよい。半導体素子１９２は、トランジスタ、または、トランジスタを含む集積回路であってよい。
層間配線１９４および層間配線１９６は、半導体素子１９２と、他の電子素子とを電気的に結合する。層間配線１９４および層間配線１９６は、層間配線層１６８の内部で、多層に配されてよい。層間配線１９４および層間配線１９６は、Ａｌ等の金属を含んでよい。層間配線１９４および層間配線１９６は、例えば、真空蒸着法、ＣＶＤ法により形成できる。
なお、本実施形態において、半導体素子１９２がＳｉ基板１６２、絶縁層１６４およびＳＯＩ層１６６を有するＳＯＩ基板のＳＯＩ層１６６に形成される場合について説明したが、半導体素子１９２はこれに限定されない。例えば、半導体素子１９２は、Ｓｉ基板に形成されてよい。
本実施形態において、半導体素子１９２が、Ｓｉ基板１６２、絶縁層１６４等を貫通する貫通電極１７０または貫通電極１８０を介して、半導体素子１２１または半導体素子１２３と電気的に結合される場合について説明したが、半導体素子１９２はこれに限定されない。例えば、基板１０４の裏面１０５と、基板１０８の表面１０７とが対向するように積層され、半導体素子１９２が基板１０８の表面１０７に形成されたバンプ電極を介して、半導体素子１２１または半導体素子１２３と電気的に結合されてもよい。
また、本実施形態において、半導体装置１０２が半導体素子１２１および半導体素子１２３を含むＣＭＯＳを有する場合について説明したが、半導体装置１０２はこれに限定されない。例えば、半導体装置１０２は、半導体素子１２１、半導体素子１２３の何れか一方を有してもよく、半導体装置１０２は、より多くの電子素子を有してもよい。
図２は、積層半導体装置１００の製造に用いられる、基板１０４の平面図の一例を概略的に示す。図２は、基板１０４を表面１０３側から見た図を示す。説明を簡略化する目的で、図２では、層間配線層１１８、表面保護層１１９、層間配線１３９および層間配線１５９を省略している。また、図２は、基板１０４の点線部分を拡大した図面を合わせて示す。
図２に示すとおり、基板１０４には、複数の半導体装置１０２が形成される。基板１０４は、ノッチ２０２を有する。ノッチ２０２は、例えば、基板１０４と基板１０８とを積層する場合に、位置合わせ用の指標として用いられる。なお、図１は、図２のＡ−Ａ'断面を示す。
図２の拡大図に示すとおり、素子領域１２４および素子領域１２６は、素子分離領域１２０に囲まれて、絶縁層１１４の上に長方形の島状に形成される。素子領域１２４および素子領域１２６には、それぞれ、チャネル幅Ｌ、チャネル長ＷのＰＭＯＳ型トランジスタ１３０およびＮＭＯＳ型トランジスタ１５０が形成される。素子領域１２４および素子領域１２６の、ＰＭＯＳ型トランジスタ１３０またはＮＭＯＳ型トランジスタ１５０が形成されていない領域の一部には、貫通電極１４０が形成される。
図３は、積層半導体装置１００の製造に用いられる、基板１０４の平面図の一例を概略的に示す。図３は、図２のＢ−Ｂ'断面を示す。図３に示すとおり、素子領域１２４は、素子分離領域１２０に囲まれて、絶縁層１１４の上に島状に形成される。素子領域１２４には、ＰＭＯＳ型トランジスタ１３０が形成される領域と、リセス部１２５とが形成される。リセス部１２５における素子領域１２４の厚さは、チャネル領域１３４が形成される領域における素子領域１２４の厚さより薄い。ゲート電極１３６のチャネル幅Ｗに対応する領域は、ゲート絶縁膜１３８を介してＰＭＯＳ型トランジスタ１３０が形成される領域の上に形成され、ゲート電極１３６のチャネル幅Ｗに対応しない領域は、層間配線層１１８を介してリセス部１２５の上に形成される。
図４から図１３は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。積層半導体装置１００は、半導体装置１０２と、半導体装置１０６とを積層して形成される。積層半導体装置１００は、例えば、以下の手順で製造できる。
複数の半導体装置１０２が形成された基板１０４と、複数の半導体装置１０６が形成された基板１０８とを準備して、基板１０４と基板１０８とを積層する。基板１０４と基板１０８とは、半導体装置１０２の貫通電極１４０と、半導体装置１０６の貫通電極１７０または貫通電極１８０とが電気的に結合できるように位置合わせした後、押圧および加熱することで積層できる。貫通電極１４０と、貫通電極１７０または貫通電極１８０とは、直接接触してもよく、導電性フィルムなどを介して電気的に結合してもよい。これにより、貫通電極１４０と、貫通電極１７０または貫通電極１８０とが接触するよう、半導体装置１０２と半導体装置１０６とを積層できる。
積層された基板は、ダイシング等により個々の積層半導体装置１００に分割される。これにより、半導体装置１０２および半導体装置１０６が積層された積層半導体装置１００を製造できる。以下、図４から図１３を用いて、基板１０４に半導体装置１０２を形成して半導体装置１０２を準備する方法の一例を説明する。
図４は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図４に示すとおり、基板１０４となるＳＯＩ基板４０４が準備される。ＳＯＩ基板４０４は、Ｓｉ基板１１２、絶縁層１１４、ＳＯＩ層４１６をこの順に備える。ＳＯＩ基板４０４は、市販のＳＯＩ基板であってよい。ＳＯＩ層４１６は、絶縁層１１４のＳｉ基板１１２に接する面と反対側の面に接する単結晶シリコン層であってよい。
図５は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図５に示すとおり、絶縁層１１４に達する素子分離領域１２０がＳＯＩ層４１６に形成され、素子領域１２４および素子領域１２６が画定される。これにより、ＳＯＩ層４１６に形成され絶縁層１１４に達する素子分離領域１２０と、素子分離領域１２０で囲まれ単結晶シリコン層を含む素子領域１２４および素子領域１２６とが形成される。
素子分離領域１２０は、例えば、エッチング等によりＳＯＩ層４１６をパターニングして、絶縁層１１４を露出させることで形成できる。これにより、絶縁層１１４の上に、素子分離領域１２０に囲まれた島状の素子領域１２４および素子領域１２６を形成できる。
素子領域１２４は、Ｐ、Ａｓ、Ｓｂ等のＮ型の不純物をドープされてよい。素子領域１２６は、Ａｌ、Ｂ等のＰ型の不純物をドープされてよい。不純物のドープは、例えば、イオン注入法により素子領域１２４および素子領域１２６に不純物を導入した後、熱処理することで実施できる。なお、熱処理は、不純物領域１３１、不純物領域１３２、不純物領域１５１または不純物領域１５２を熱処理する工程で実施されてよい。
また、素子領域１２４の一部に、リセス部１２５が形成される。素子領域１２６の一部に、リセス部１２７が形成される。リセス部１２５およびリセス部１２７は、例えば、エッチング等により素子領域１２４および素子領域１２６をパターニングして、当該部分における素子領域１２４および素子領域１２６の厚さを薄くすることで形成できる。
なお、本実施形態において、ＳＯＩ層４１６の一部をエッチングにより除去して、絶縁層１１４に達する溝を形成することで、素子分離領域１２０を形成する場合について説明した。しかし、素子分離領域１２０の形成方法は、これに限定されない。例えば、ＳＯＩ層４１６層の一部を酸化、窒化、または酸窒化して、絶縁層１１４に達する酸化シリコン、窒化シリコン、酸窒化シリコンを形成することで、素子分離領域１２０を形成してよい。
図６は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図６に示すとおり、素子領域１２４のリセス部１２５の一部に電極パッド１４４が形成される。素子領域１２６のリセス部１２７の一部に別の電極パッド１４４が形成される。また、素子分離領域１２０、リセス部１２５およびリセス部１２７の上に、絶縁層６１８が形成される。絶縁層６１８は、素子分離領域１２０、リセス部１２５およびリセス部１２７の形成過程で除去された部分を充填するように形成されてよい。
電極パッド１４４は、真空蒸着法等によりＷ等の金属薄膜を形成した後、エッチング等により当該金属薄膜をパターニングすることで形成できる。絶縁層６１８は、ＰＭＯＳ型トランジスタ１３０およびＮＭＯＳ型トランジスタ１５０を形成する領域をマスクで保護した後、ＣＶＤ法等によりＳｉＯ２を形成して、ＣＭＰ法等により余計なＳｉＯ２を除去することで形成できる。ＰＭＯＳ型トランジスタ１３０およびＮＭＯＳ型トランジスタ１５０を形成する領域を保護するマスクは、除去してよい。
図７は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図７に示すとおり、素子領域１２４に、ＰＭＯＳ型トランジスタ１３０を構成するゲート電極１３６およびゲート絶縁膜１３８が形成される。素子領域１２６に、ＮＭＯＳ型トランジスタ１５０を構成するゲート電極１５６およびゲート絶縁膜１５８が形成される。ゲート電極１３６、ゲート絶縁膜１３８、ゲート電極１５６およびゲート絶縁膜１５８は、例えば、以下の手順で形成できる。
ＣＶＤ法等により、ゲート電極１３６およびゲート電極１５６となるＳｉＯ２層を形成する。真空蒸着法等により、上記ＳｉＯ２層の上に、ゲート絶縁膜１３８およびゲート絶縁膜１５８となるＷ等の金属薄膜を形成する。エッチング等により、上記ＳｉＯ２層および上記金属薄膜をパターニングすることで、ゲート電極１３６、ゲート絶縁膜１３８、ゲート電極１５６およびゲート絶縁膜１５８を形成できる。
図８は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図７に示すとおり、素子領域１２４に、ＰＭＯＳ型トランジスタ１３０を構成する不純物領域１３１および不純物領域１３２が形成される。素子領域１２６に、ＮＭＯＳ型トランジスタ１５０を構成する不純物領域１５１および不純物領域１５２が形成される。不純物領域１３１および不純物領域１３２は、例えば、Ａｌ、Ｂ等のＰ型の不純物をドープすることで形成できる。不純物領域１５１および不純物領域１５２は、例えば、Ｐ、Ａｓ、Ｓｂ等のＮ型の不純物をドープすることで形成できる。
不純物のドープは、例えば、イオン注入法により素子領域１２４または素子領域１２６に不純物を導入した後、熱処理することで実施できる。このとき、不純物領域１３１および不純物領域１３２に挟まれた領域の上には、ゲート電極１３６およびゲート絶縁膜１３８が形成されているので、当該領域への不純物のドープが抑制される。また、リセス部１２５の上には、絶縁層６１８が形成されているので、リセス部１２５への不純物のドープが抑制される。同様に、不純物領域１５１および不純物領域１５２に挟まれた領域、および、リセス部１２７への不純物のドープが抑制される。以上により、素子領域１２４にＰＭＯＳ型トランジスタ１３０を形成できる。また、素子領域１２６にＮＭＯＳ型トランジスタ１５０を形成できる。
図９は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図９に示すとおり、ＰＭＯＳ型トランジスタ１３０、ＮＭＯＳ型トランジスタ１５０および絶縁層６１８の上に、層間配線層１１８、層間配線１３９および層間配線１５９が形成される。また、層間配線層１１８の上に、表面保護層１１９が形成される。
例えば、ＳｉＯ２層の形成と、Ａｌ等の金属薄膜の形成および当該金属薄膜のパターニングとを繰り返すことで、層間配線１３９および層間配線１５９の形成された層間配線層１１８を形成できる。ＳｉＯ２層は、ＣＶＤ法等により形成できる。Ａｌ等の金属薄膜は、真空蒸着法等により形成できる。表面保護層１１９は、塗布法等によりポリイミド膜等を形成することで、形成できる。
図１０は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図１０に示すとおり、基板１０４に、２つの開口１１５が形成される。開口１１５は、少なくともＳｉ基板１１２および絶縁層１１４を貫通する。一方の開口１１５は、素子領域１２４のリセス部１２５の一部を貫通して、電極パッド１４４の裏面１０４４を露出させる。他方の開口１１５は、素子領域１２６のリセス部１２５の一部を貫通して、電極パッド１４４の裏面１０４４を露出させる。また、開口１１５の内部に露出するＳｉ基板１１２、絶縁層１１４および素子領域１２４を覆う絶縁層１４８が形成される。
開口１１５は、例えば、反応性イオンエッチング等により、裏面１０５側から基板１０４をエッチングすることで形成できる。このとき、エッチングに用いるガスを切り替えながら、開口１１５を形成してよい。絶縁層１４８は、例えば、ＣＶＤ法等により、開口１１５の内面にＳｉＯ２を形成して、エッチング等により開口１１５の底面のＳｉＯ２を除去することで形成できる。これにより、電極パッド１４４の裏面１０４４を露出できる。これにより、導電性部材１４２と、Ｓｉ基板１１２、絶縁層１１４、素子領域１２４および素子領域１２６とを絶縁できる。
図１１は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図１１に示すとおり、開口１１５の内部に、金属層１４７および導電性部材１４２が形成される。金属層１４７は、スパッタリング等によりＴｉＮ等のバリアメタルを形成して、その上に、めっき電極用のシード層として、無電解めっき法等によりＣｕ薄膜を形成することで、形成できる。導電性部材１４２は、めっき法等により、開口１１５の内部にＣｕを充填することで形成できる。これにより、貫通電極１４０または導電性部材１４２が、直接または中間層を介して、素子領域１２４または素子領域１２６に接触するよう、貫通電極１４０または導電性部材１４２を形成できる。
図１２は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図１２に示すとおり、基板１０４の裏面１０５側から、Ｓｉ基板１１２を研削、研磨して、Ｓｉ基板１１２を薄化してよい。即ち、ＰＭＯＳ型トランジスタ１３０およびＮＭＯＳ型トランジスタ１５０が形成されていない側のＳｉ基板１１２を薄化して、開口１１５の内部に充填した金属を露出させ、導電性部材１４２を形成してよい。これにより、Ｓｉ基板１１２の厚みが、ｈ０からｈ１になる。研削、研磨は、ＣＭＰ法等により実施できる。なお、本実施形態において、導電性部材１４２を形成した後、Ｓｉ基板１１２を薄化する場合について説明したが、薄化の順番はこれに限定されない。例えば、導電性部材１４２を形成する前に、Ｓｉ基板１１２を薄化してよい。
図１３は、積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。図１３に示すとおり、薄化したＳｉ基板１１２の裏面１０５側に、裏面保護層１１１が形成される。裏面保護層１１１は、塗布法等によりポリイミド膜を形成することで、形成できる。さらに、エッチング等により、裏面保護層１１１に開口１１３を形成した後、めっき法等によりバンプ電極１４６を形成することで、半導体装置１０２が形成された基板１０４を準備できる。このように準備された半導体装置１０２と、別途準備された基板１０８とを積層することで、積層半導体装置１００を製造できる。
なお、本実施形態において、ＰＭＯＳ型トランジスタ１３０およびＮＭＯＳ型トランジスタ１５０を形成した後、開口１１５および導電性部材１４２を形成する場合について説明したが、開口１１５および導電性部材１４２の形成方法は、これに限定されない。例えば、ＰＭＯＳ型トランジスタ１３０およびＮＭＯＳ型トランジスタ１５０を形成する前に、開口１１５および導電性部材１４２を形成してよい。このとき、導電性部材１４２として、ポリシリコン等の半導体を用いてよい。上記半導体には、不純物が高濃度にドープされてよい。
図１４は、他の半導体素子１４２１の平面図の一例を概略的に示す。半導体素子１４２１は、第１半導体装置の一例であってよい。半導体素子１４２１は、半導体素子１２１の別の例であってよい。即ち、半導体素子１２１の代わりに素子領域１４２４を有する半導体装置１０２と、半導体装置１０６とを積層して、積層半導体装置１００を形成してよい。以下、半導体素子１４２１を用いて、半導体素子１２１の別の構造、および、半導体素子１２１の別の製造方法について説明する。
図１５は、他の半導体素子１４２１の断面図の一例を概略的に示す。図１５は、図１４のＣ−Ｃ'断面を示す。図１４および図１５に示すとおり、半導体素子１４２１は、素子分離領域１２０に囲まれた素子領域１４２４と、素子領域１４２４に形成されるＰＭＯＳ型トランジスタ１４３０および貫通電極１４４０とを備える。素子領域１４２４は、ボディ領域の一例であってよい。ＰＭＯＳ型トランジスタ１４３０は、ボディ領域に形成されるトランジスタの一例であってよい。貫通電極１４４０は、貫通結合部の一例であってよい。
素子領域１４２４には、部分分離溝１４２５が形成される。部分分離溝１４２５は、エッチング等により、素子領域１４２４の厚さを薄くすることで形成できる。ＰＭＯＳ型トランジスタ１４３０は、不純物領域１４３１および不純物領域１４３２と、チャネル領域１５３４と、ゲート電極１４３６と、ゲート絶縁膜１５３８とを有する。貫通電極１４４０は、導電性部材１４４２と、電極パッド１４４４と、バンプ電極１５４６と、絶縁層１５４８とを有する。
素子領域１４２４、部分分離溝１４２５、ＰＭＯＳ型トランジスタ１４３０および貫通電極１４４０は、素子領域１２４、リセス部１２５、ＰＭＯＳ型トランジスタ１３０および貫通電極１４０に対応して、同様の構成を有してよい。即ち、不純物領域１４３１、不純物領域１４３２、チャネル領域１５３４、ゲート電極１４３６およびゲート絶縁膜１５３８は、不純物領域１３１、不純物領域１３２、チャネル領域１３４、ゲート電極１３６およびゲート絶縁膜１３８に対応して、同様の構成を有してよい。導電性部材１４４２、電極パッド１４４４、バンプ電極１５４６、および絶縁層１５４８は、導電性部材１４２、電極パッド１４４、バンプ電極１４６および絶縁層１４８に対応して、同様の構成を有してよい。以下、半導体素子１４２１を構成する部材と、半導体素子１２１を構成する部材との相違点について説明する。なお、対応する部材と同様の構成については、説明を省略する場合がある。
素子領域１４２４は、部分分離溝１４２５により隔離される素子形成領域１５１２および電極形成領域１５１４と、素子形成領域１５１２および電極形成領域１５１４を電気的に結合する結合領域１５１６とを有する。素子形成領域１５１２には、ＰＭＯＳ型トランジスタ１４３０が形成される。電極形成領域１５１４には、貫通電極１４４０が形成される。
本実施形態において、ゲート電極１４３６および電極パッド１４４４は、同一の工程により形成されてよい。なお、電極パッド１４４４は、ＰＭＯＳ型トランジスタ１４３０より後に形成される部材と同一の工程で形成されてもよい。電極パッド１４４４は、ＰＭＯＳ型トランジスタ１３０を構成する部材またはＰＭＯＳ型トランジスタ１３０より後に形成される部材と同一の工程で形成される配線の一例であってよい。
図１６は、他の半導体素子１４２１の製造過程における断面図の一例を示す。図１６に示すとおり、Ｓｉ基板１１２、絶縁層１１４、ＳＯＩ層１６１６をこの順に備えるＳＯＩ基板１６０４が準備される。ＳＯＩ基板１６０４は、市販のＳＯＩ基板であってよい。ＳＯＩ層１６１６は、絶縁層１１４のＳｉ基板１１２に接する面と反対側の面に接する単結晶シリコン層であってよい。
ＳＯＩ基板１６０４には、ＳＯＩ基板１６０４を表面１６０３から裏面１６０５まで貫通する開口１１５が形成され、開口１１５の内部には、絶縁層１５４８および導電性部材１４４２が形成される。本実施形態において、ＰＭＯＳ型トランジスタ１４３０が形成される前に、ＳＯＩ基板１６０４に、開口１１５および導電性部材１４４２が形成される点で、半導体素子１２１と相違する。また、開口１１５および導電性部材１４４２が形成される前に、Ｓｉ基板１１２が薄化される点で、半導体素子１２１と相違する。開口１１５、導電性部材１４４２および絶縁層１５４８は、例えば、以下の手順により、形成できる。
まず、ＣＭＰ法等により、裏面１６０５側からＳｉ基板１１２を研削、研磨して、Ｓｉ基板１１２を薄化する。次に、反応性イオンエッチング等により、表面１６０３から裏面１６０５まで貫通する開口１１５を形成する。次に、ＣＶＤ法等により、Ｓｉ基板１１２の裏面１６０５側および開口１１５の内面にＳｉＯ２膜を形成して、絶縁層１５４８を形成する。その後、ＣＶＤ法等により、開口１１５の内部にポリシリコン等の半導体を充填して、導電性部材１４４２を形成する。このとき、導電性部材１４４２には、不純物が高濃度にドープされてよい。
なお、開口１１５は、表面１６０３側から形成されてもよく、裏面１６０５側から形成されてもよい。さらに、表面１６０３側と裏面１６０５側の両方から形成されてもよい。即ち、開口１１５は、少なくともベース部および絶縁層を貫通することとなる孔の一例であってよい。
図１７は、他の半導体素子１４２１の製造過程における断面図の一例を示す。図１７に示すとおり、絶縁層１１４に達する素子分離領域１２０がＳＯＩ層１６１６に形成され、素子領域１４２４が画定される。これにより、ＳＯＩ層１６１６に形成され絶縁層１１４に達する素子分離領域１２０と、素子分離領域１２０で囲まれ、単結晶シリコン層を含む素子領域１４２４が形成される。このとき、開口１１５に形成した導電性部材１４４２が直接または中間層を介して素子領域１４２４に接触するよう、素子領域１４２４を画定してよい。
また、ＰＭＯＳ型トランジスタ１４３０が形成される領域と、電極パッド１４４４が形成される領域とを隔離するように、部分分離溝１４２５が形成される。部分分離溝１４２５は、エッチング等により素子領域１４２４をパターニングして、当該部分における素子領域１４２４の厚さを薄くすることで形成できる。これにより、素子領域１４２４には、ＰＭＯＳ型トランジスタ１４３０が形成される素子形成領域１５１２と、電極パッド１４４４が形成される電極形成領域１５１４と、素子形成領域１５１２および電極形成領域１５１４を電気的に結合する結合領域１５１６が形成される。
図１８は、他の半導体素子１４２１の製造過程における断面図の一例を示す。図１８に示すとおり、部分分離溝１４２５の上に、絶縁層１８１８が形成される。例えば、ＣＶＤ法等によりＳｉＯ２を形成することで、絶縁層１８１８を形成できる。このとき、素子形成領域１５１２の上にもＳｉＯ２を形成してよい。素子形成領域１５１２の上に形成されたＳｉＯ２を、エッチング等によりパターニングすることで、ゲート絶縁膜１５３８を形成できる。上記パターニングは、ゲート電極１４３６を形成する工程で実施されてもよい。
図１８に示すとおり、素子形成領域１５１２の上にゲート電極１４３６が形成され、電極形成領域１５１４の上に電極パッド１４４４が形成される。ゲート電極１４３６および電極パッド１４４４は、例えば、以下の手順で形成できる。まず、真空蒸着法等により、素子形成領域１５１２および電極形成領域１５１４の上に、ゲート電極１４３６および電極パッド１４４４となるＷ等の金属薄膜を形成する。次に、エッチング等により、上記金属薄膜をパターニングする。以上の工程により、ゲート電極１４３６および電極パッド１４４４を形成できる。本実施形態においては、ＰＭＯＳ型トランジスタ１４３０を構成する部材の形成工程において、電極パッド１４４４を同時に形成する。
図１８に示すとおり、Ｓｉ基板１１２の裏面１６０５側に、裏面保護層１１１およびバンプ電極１５４６が形成される。Ｓｉ基板１１２の裏面１６０５側の面に形成された絶縁層１５４８を除去した後、例えば、塗布法によりポリイミド膜を形成することで、裏面保護層１１１を形成できる。また、エッチング等により裏面保護層１１１に開口１１３を形成した後、リフロー等により、開口１１３にＳｎ−Ａｇ合金、半田等を充填して、バンプ電極１５４６を形成できる。
図１９は、他の半導体素子１９２１の断面図の一例を概略的に示す。半導体素子１９２１は、半導体素子１２１および半導体素子１４２１の他の例であってよい。半導体素子１９２１は、第１半導体装置の一例であってよい。半導体素子１９２１は、導電性部材１４４２の代わりに、導電性部材１９４２を有する点で、半導体素子１４２１と相違する。図１９に示すとおり、導電性部材１９４２は、電極パッド１４４４を貫通してよい。これにより、導電性部材１９４２と電極パッド１４４４とが、確実に接触できる。なお、その他の点については、半導体素子１４２１と同様の構成を有してよく、説明を省略する。
図２０は、他の半導体素子２０２１の断面図の一例を概略的に示す。半導体素子２０２１は、半導体素子１２１、半導体素子１４２１の他の例であってよい。半導体素子２０２１は、第１半導体装置の一例であってよい。半導体素子２０２１は、貫通電極１４４０の代わりに、貫通電極２０４０を有する点、および、貫通電極２０４０が電極パッド１４４４を有しない点で、半導体素子１４２１と相違する。図２０に示すとおり、貫通電極２０４０は、導電性部材２０４２と、バンプ電極１５４６と、絶縁層１５４８とを有する。半導体素子２０２１において、導電性部材２０４２は、素子領域１４２４と直接接触する。なお、その他の点については、半導体素子１４２１と同様の構成を有してよく、説明を省略する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
積層半導体装置１００の断面図の一例を概略的に示す。 積層半導体装置１００の製造に用いられる基板１０４の平面図の一例を概略的に示す。 積層半導体装置１００の製造に用いられる基板１０４の平面図の一例を概略的に示す。 積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。 積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。 積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。 積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。 積層半導体装置１００の製造過程における基板１０４の断面図の一例を示す。 積層半導体装置１００の製造過程における基板１０４断面図の一例を示す。 積層半導体装置１００の製造過程における基板１０４断面図の一例を示す。 積層半導体装置１００の製造過程における基板１０４断面図の一例を示す。 積層半導体装置１００の製造過程における基板１０４断面図の一例を示す。 積層半導体装置１００の製造過程における基板１０４断面図の一例を示す。 他の半導体素子１４２１の平面図の一例を概略的に示す。 他の半導体素子１４２１の断面図の一例を概略的に示す。 他の半導体素子１４２１の製造過程における断面図の一例を示す。 他の半導体素子１４２１の製造過程における断面図の一例を示す。 他の半導体素子１４２１の製造過程における断面図の一例を示す。 他の半導体素子１９２１の断面図の一例を概略的に示す。 他の半導体素子２０２１の断面図の一例を概略的に示す。
符号の説明
１００ 積層半導体装置
１０２ 半導体装置
１０３ 表面
１０４ 基板
１０５ 裏面
１０６ 半導体装置
１０７ 表面
１０８ 基板
１０９ 裏面
１１１ 裏面保護層
１１２ Ｓｉ基板
１１３ 開口
１１４ 絶縁層
１１５ 開口
１１８ 層間配線層
１１９ 表面保護層
１２０ 素子分離領域
１２１ 半導体素子
１２３ 半導体素子
１２４ 素子領域
１２５ リセス部
１２６ 素子領域
１２７ リセス部
１３０ ＰＭＯＳ型トランジスタ
１３１ 不純物領域
１３２ 不純物領域
１３４ チャネル領域
１３６ ゲート電極
１３８ ゲート絶縁膜
１３９ 層間配線
１４０ 貫通電極
１４２ 導電性部材
１４４ 電極パッド
１４６ バンプ電極
１４７ 金属層
１４８ 絶縁層
１５０ ＮＭＯＳ型トランジスタ
１５１ 不純物領域
１５２ 不純物領域
１５４ チャネル領域
１５６ ゲート電極
１５８ ゲート絶縁膜
１５９ 層間配線
１６１ 裏面保護層
１６２ Ｓｉ基板
１６３ 開口
１６４ 絶縁層
１６５ 開口
１６６ ＳＯＩ層
１６８ 層間配線層
１６９ 表面保護層
１７０ 貫通電極
１７２ 導電性部材
１７４ 電極パッド
１７６ バンプ電極
１７７ 金属層
１７８ 絶縁層
１８０ 貫通電極
１８２ 導電性部材
１８４ 電極パッド
１８６ バンプ電極
１８７ 金属層
１８８ 絶縁層
１９２ 半導体素子
１９４ 層間配線
１９６ 層間配線
２０２ ノッチ
４０４ ＳＯＩ基板
４１６ ＳＯＩ層
６１８ 絶縁層
１０４４ 裏面
１４２１ 半導体素子
１４２４ 素子領域
１４２５ 部分分離溝
１４３０ ＰＭＯＳ型トランジスタ
１４３１ 不純物領域
１４３２ 不純物領域
１４３６ ゲート電極
１４４０ 貫通電極
１４４２ 導電性部材
１４４４ 電極パッド
１５１２ 素子形成領域
１５１４ 電極形成領域
１５１６ 結合領域
１５３４ チャネル領域
１５３８ ゲート絶縁膜
１５４６ バンプ電極
１５４８ 絶縁層
１６０３ 表面
１６０４ ＳＯＩ基板
１６０５ 裏面
１６１６ ＳＯＩ層
１８１８ 絶縁層
１９２１ 半導体素子
１９４２ 導電性部材
２０２１ 半導体素子
２０４０ 貫通電極
２０４２ 導電性部材

Claims (21)

  1. 電子素子が形成された素子領域を有する第１半導体装置が設けられた第１基板と、
    前記第１基板に積層され、前記電子素子の動作の閾値電圧を動的に制御する制御回路が形成された第２半導体装置が設けられた第２基板と、
    前記第１基板及び前記第２基板の少なくとも一方を貫通するように前記第１半導体装置及び前記第２半導体装置の少なくとも一方に形成され、前記素子領域と前記制御回路とを互いに電気的に結合する貫通結合部と、
    を備える積層半導体装置。
  2. 前記貫通結合部は、前記素子領域から前記第１半導体装置の内部を前記第２半導体装置に向けて伸び、前記第２半導体装置は、前記貫通結合部に接続される外部接続部を有し、前記外部接続部および前記貫通結合部を介して前記第１半導体装置の前記電子素子の動作の閾値電圧を動的に制御する請求項１に記載の積層半導体装置。
  3. 前記第１半導体装置は、
    単結晶シリコンのベース部と、
    前記ベース部の上の絶縁層と、
    前記絶縁層の上の単結晶シリコン層と、
    前記単結晶シリコン層に形成され前記絶縁層に達する分離溝構造とを有し、
    前記素子領域は、前記分離溝構造で囲まれた前記単結晶シリコン層の領域であり、
    前記貫通結合部は、少なくとも前記ベース部および前記絶縁層を貫通し、前記素子領域に電気的に結合する請求項２に記載の積層半導体装置。
  4. 前記貫通結合部と前記素子領域とは、直接および中間層の少なくとも一方を介して接触する請求項１から３のいずれか一項に記載の積層半導体装置。
  5. 前記第１半導体装置は、前記電子素子を構成する部材および前記電子素子より後に形成される部材の少なくとも一方と同一の工程で形成される配線を有し、
    前記貫通結合部と前記素子領域とは、前記配線を介して接触する請求項１から４のいずれか一項に記載の積層半導体装置。
  6. 前記貫通結合部は、前記電子素子の形成前に形成され、高濃度に不純物がドープされた半導体を含む請求項１から５の何れか一項に記載の積層半導体装置。
  7. 前記貫通結合部は、前記電子素子の形成後に形成され、金属を含む請求項１から５の何れか一項に記載の積層半導体装置。
  8. 前記素子領域に形成された前記電子素子は、トランジスタである請求項１から７のいずれか一項に記載の積層半導体装置。
  9. 電子素子が形成された素子領域を有する第１半導体装置が設けられた第１基板を準備する段階と、
    前記電子素子の動作の閾値電圧を動的に制御する制御回路が形成された第２半導体装置が設けられた第２基板を準備する段階と、
    前記第１基板と前記第２基板とを互いに積層する段階と、
    前記第１半導体装置及び前記第２半導体装置の少なくとも一方に、前記素子領域と前記制御回路とを互いに電気的に結合する貫通結合部を前記第１基板及び前記第２基板の少なくとも一方を貫通するように形成する段階とを有する積層半導体装置の製造方法。
  10. 前記第１基板を準備する段階は、
    前記素子領域から前記第１半導体装置の内部を前記第２半導体装置に向けて伸びるように前記貫通結合部を形成する段階を有し、
    前記第２基板を準備する段階は、前記貫通結合部に接続される外部接続部を前記第２半導体装置に形成する段階を有し、
    前記積層する段階では、前記第２半導体装置の前記外部接続部と前記貫通結合部とが接触するよう、前記第１基板と前記第２基板とを積層する請求項９に記載の積層半導体装置の製造方法。
  11. 前記第１基板を準備する段階は、
    単結晶シリコンのベース部、前記ベース部の上の絶縁層、および、前記絶縁層の上の単結晶シリコン層を有するＳＯＩ基板を準備する段階と、
    前記単結晶シリコン層に前記絶縁層に達する分離溝構造を形成して、前記単結晶シリコン層の前記素子領域を画定する段階とを有する請求項９または１０に記載の積層半導体装置の製造方法。
  12. 前記第１基板を準備する段階は、
    少なくとも前記ベース部および前記絶縁層を貫通し、前記素子領域に電気的に結合するように、前記貫通結合部を形成する段階を有する請求項１１に記載の積層半導体装置の製造方法。
  13. 前記第１基板を準備する段階は、
    少なくとも前記ベース部および前記絶縁層を貫通することとなる孔を形成する段階と、
    前記孔に金属を埋め込む段階と、
    前記電子素子が形成されていない側の前記ベース部を薄化して前記金属を露出させ、前記貫通結合部を形成する段階とを有する請求項１２に記載の積層半導体装置の製造方法。
  14. 前記素子領域を画定する段階は、前記孔に形成した金属が直接および中間層の少なくとも一方を介して前記素子領域に接触するよう、前記素子領域を画定する請求項１３に記載の積層半導体装置の製造方法。
  15. 前記素子領域と前記孔に形成した金属とを電気的に結合する配線を形成する工程を更に有する請求項１３に記載の積層半導体装置の製造方法。
  16. 前記電子素子を構成する部材の形成工程において、前記素子領域と前記孔に形成した金属とを電気的に結合する配線を同時に形成する請求項１３に記載の積層半導体装置の製造方法。
  17. 前記第１基板を準備する段階は、
    少なくとも前記ベース部および前記絶縁層を貫通し、前記素子領域に電気的に結合する、不純物が高濃度にドープされた半導体の前記貫通結合部を形成する段階を有する請求項１１に記載の積層半導体装置の製造方法。
  18. 前記貫通結合部を形成する段階において、前記貫通結合部が直接および中間層の少なくとも一方を介して前記素子領域に接触するよう、前記貫通結合部を形成する請求項１６に記載の積層半導体装置の製造方法。
  19. 前記素子領域と前記貫通結合部とを電気的に結合する配線を形成する工程を更に有する請求項１７に記載の積層半導体装置の製造方法。
  20. 前記電子素子を構成する部材の形成工程において配線を同時に形成する請求項１７に記載の積層半導体装置の製造方法。
  21. 前記第１基板を準備する段階は、
    前記素子領域に前記電子素子としてトランジスタを形成する段階を有する請求項９から２０のいずれか一項に記載の積層半導体装置の製造方法。
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