CN103548140B - 具有多个阈值电压和有源阱偏置能力的cmos绝缘体上极薄硅的改进型结构 - Google Patents

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Abstract

一种结构包括具有第一导电类型的半导体衬底（1）；设置于顶表面上方的绝缘层（2）；设置于所述绝缘层（2）上方的薄半导体层（3）以及设置于所述半导体层（3）上方的多个晶体管器件（10a-b）。在相邻晶体管器件之间形成的隔离区（6），延伸通过所述半导体层（3）中一定深度，所述深度足以将相邻晶体管器件彼此电隔离。在选择的相邻晶体管器件之间形成额外的隔离区（7a-d），延伸通过硅层（3）和绝缘层（2），进入衬底（1）中，从而形成电隔离的第一和第二阱区（4a-d）。第一导电类型的背栅极区域（接触）（9a-c）整个设置于晶体管器件（10）之一下方的阱区（4）之内并电浮置于阱区（4）之内。在工作期间，可以利用施加到阱区（4a-d）的偏置电势通过泄漏和电容耦合，单个地偏置背栅极区域（9a-c）。

Description

具有多个阈值电压和有源阱偏置能力的CMOS绝缘体上极薄硅的改进型结构
技术领域
本发明的示例性实施例总体涉及半导体器件和制造技术，更具体而言，涉及利用绝缘体上极薄硅（ETSOI）衬底制造半导体晶体管器件，例如用于静态随机存取存储器（SRAM）和相关逻辑电路中的半导体晶体管器件。
背景技术
在绝缘体上硅（SOI）技术中，在诸如氧化硅的绝缘层上形成薄硅层，绝缘层形成于衬底上。此绝缘层通常被称为掩埋氧化物（BOX）层或简称为BOX。对于单个BOXSOI晶片，由与BOX相交的浅沟槽隔离（STI）将薄硅层分成有源区，并为硅层中形成的有源器件区域提供总隔离。例如，通过向薄硅层中离子注入n型和/或p型掺杂材料，形成场效应晶体管（FET）的源极和漏极，沟道区在源极和漏极之间，利用栅极图案来自定义沟道区。在形成源极和漏极之前，例如，通过在薄硅的顶表面上沉积栅极电介质和导体，继之以光刻构图和蚀刻，在沟道区顶部形成栅极。也可以利用BOX层作为背栅极电介质在单个BOXSOI晶片上的有源区下方形成所称的背栅极。可以通过p型或n型掺杂界定背栅极。
具有背栅极的晶体管通常使用较薄的硅和BOX层，以便能够在响应于背栅极的阈值电压实现完全耗尽的器件操作。建立于薄SOI技术中的具有背栅极的这种FET具有明显优点，例如短沟道效应减小，由于体掺杂波动导致的阈值变化更小，以及能够使用背栅极电压调节阈值。
可以将ETSOI晶体管视为细沟道平面器件。使用晕圈注入来控制常规晶体管中的静电。尽管晕圈注入物控制了短沟道效应，但其还导致大的随机掺杂波动，增大了结泄漏和栅极诱发的漏极泄漏（GIDL），这对低功率平台是致命的。另一方面，由薄SOI沟道，而不是利用晕圈注入物来控制ETSOI器件的静电。
发明内容
根据本发明的示例性实施例，提供了一种结构，包括：具有第一类型导电性和顶表面的半导体衬底；设置于所述顶表面上方的绝缘层；设置于所述绝缘层上方的半导体层以及设置于半导体层上的多个晶体管器件。每个晶体管器件包括源极、漏极以及界定源极和漏极之间的沟道的栅极堆叠，其中一些晶体管器件具有第一类型的沟道导电性，其余晶体管器件具有第二类型的沟道导电性。所述结构还包括与所述衬底的顶表面相邻并在所述多个晶体管器件下方形成的阱区，所述阱区具有第二类型的导电性并延伸到所述衬底之内的第一深度。所述结构还包括在相邻晶体管器件之间的第一隔离区，第一隔离区延伸通过所述半导体层中第一深度，所述第一深度足以将相邻晶体管器件彼此电隔离；以及在选择的相邻晶体管器件之间的第二隔离区。所述第二隔离区延伸通过所述硅层，通过所述绝缘层并进入所述衬底中到达第二深度，所述第二深度大于所述第一深度，以将所述阱区电分隔成第一阱区和第二阱区。
可以在沟道导电性相反的晶体管之间和/或沟道导电性相同但希望不同的背栅极或阱偏压的晶体管之间形成第二隔离区。
此外，根据本发明的示例性实施例，提供了一种制造结构的方法。该方法包括提供晶片，所述晶片包括具有第一类型导电性和顶表面的半导体衬底，设置于所述顶表面上方的绝缘层以及设置于所述绝缘层上方的半导体层。该方法还包括通过所述半导体层和所述绝缘层注入阱区，以与所述衬底的顶表面相邻，所述阱区具有第二类型的导电性以及所述衬底之内的阱深度。该方法还包括在预定介于一对接下来形成的相邻晶体管器件之间的位置形成第一隔离区。形成所述第一隔离区以具有延伸通过所述半导体层的第一深度，到达的深度足以将相邻的晶体管器件彼此电隔离。该方法还包括在预定介于一对接下来形成的选择的相邻晶体管器件之间的位置处形成第二隔离区。形成所述第二隔离区以具有第二深度，延伸通过所述硅层，通过所述绝缘层并进入所述衬底中，其中所述第二深度大于阱深度，以将所述阱区电分隔成第一阱区和第二阱区。该方法还包括在所述半导体层上形成晶体管器件。
可以在具有彼此相反类型导电性的晶体管之间和/或具有相同类型导电性但希望不同的背栅极偏压的晶体管之间形成第二隔离区。
附图说明
图1是ETSOI晶片一部分的截面放大图（不按比例），其包括n阱和p型背栅极，具有提供同一阱的相邻FET间的电隔离的浅阱内STI，以及通过整个n阱区域延伸并充分深入到衬底中的深阱间STI，以便沿nfet/pfet边界以及具有不同期望偏压的相似器件之间的边界将n阱区域彼此电隔离。
图2更详细示出了图1的FET之一的截面（不按比例）。
图3A-3H示出了集成背栅极掺杂和双STI工艺流程的示例。
图4示出了根据本发明实施例构造的FET示例性布置的截面图（4A），以及根据本发明实施例构造的FET示例性布置的俯视图（4B）。
图5示出了也是根据本发明实施例构造的FET10的示例性布置的截面图。
图6示出了例如用于半导体IC逻辑设计、仿真、测试、布局和制造中的示例性设计流程的方框图。
具体实施方式
总体而言，使用不同的背栅极掺杂类型（p型或n型）实现期望的晶体管阈值电压可能是有利的。基本上，使用两种不同的掺杂类型实现两种不同的阈值电压。将背栅极类型从n型变为p型导致功函数改变大约一伏，在电学上相当于将外加电势改变那样的量。使用不同的背栅极掺杂可能比修改顶栅极的功函数实施起来更简单，并能够减少所需掩模的数量。此外，可以使用不同的背栅极实现其他功能。
还可能有利的是向nfet和pfet施加不同的背栅极偏压，以便调谐性能，补偿工艺变化并优化给定的前栅极功函数。
还可能有利的是在一块逻辑电路中向所有nfet施加相同的背栅极偏压，并向所有pfet施加相同的背栅极偏压，使得不同阈值的逻辑块可以互换而不受破坏。
还可能有利的是在阱间具有低泄漏，以减少与阱的接触数量并在不同阱中紧密间隔布置器件。
至于本文描述的本发明相对于现有技术如何有所改善，当前的设计和制造技术可以允许实现上述不同背栅极掺杂类型和不同背栅极偏压的存在，但并非同时的。此外，当前的技术在以同时的方式实现上述其他优点时有困难。
使用本发明示例性实施例在其一个方面中提供了三阱背栅极结构和双深度绝缘隔离（STI），其特征在于较浅的阱内STI和较深的阱间STI，较深的阱间STI将偏压不同的阱彼此电隔离。使用本发明示例性实施例于是在其另一个方面中提供了独立的nfet和pfet（和其他区域）偏置，器件间的间隔小且泄漏少，因为相邻的阱被深阱间STI的绝缘体材料分隔。使用本发明示例性实施例于是在其又一个方面中提供了背栅极独立于所加电势切换阈值电压的能力。
本发明的实施例提供了nfet和pfet之间（或导电类型相同但希望背栅极偏压不同的晶体管之间）的深绝缘隔离，还提供了相同类型FET之间的浅隔离。“深”绝缘区域充分深，以完全将阱彼此隔离，而“浅”隔离允许阱之内导电，同时将阱上方设置的相邻器件彼此隔离。可以向不同的阱（阱区）施加不同偏压。作为使用带n型阱的p型衬底的非限制性示例，使阱的偏压比下方公用p型衬底的偏压（或至少不会显著正向偏置）更具有正性。施加的偏压可以是静态的或动态的（随时间变化的）。在给定的阱中，特定晶体管下方的n型材料经由阱接触被偏置到期望电势，并充当该特定晶体管的n型背栅极区域。
本发明的示例性实施例还提供了有选择地处于n阱区上方设置的特定FET下方的p型背栅极区域。这些p型背栅极区域是电浮置的，嵌入n阱材料中，并用以调制上方FET的阈值电压（Vt）。由于p型背栅极区域和p型背栅极区域所嵌入的周围n阱区域之间的电容耦合和泄漏，电浮置的p型背栅极区域与同一n阱之内的n型背栅极区域处在相同电势，其中在电浮置的p型背栅极区域和相邻n型阱之间形成二极管结。通过n阱材料的居间部分将p型背栅极区域与公共p衬底隔离，该居间部分比p型背栅极区域更深（更厚）。
可以针对前（顶）栅极功函数调节所用的具体阱偏压电势。尽管替代栅极实施例也在发明范围之内，下文论述的示例完全与栅极-第一序列中的已知类型金属栅极材料一致。所用的偏置电势的精确值至少部分取决于晶体管器件的设计点。
应当指出，如果需要，可以通过也反转衬底的掺杂类型来反转所有的阱类型（p型阱代替n型阱）。即，不应将本发明的示例性实施例解释为限于用于仅具有一种类型导电性的阱（例如，仅用于p型衬底上的n型阱）。
图1是晶片一部分的截面放大图，晶片包括p型衬底1（例如掺杂浓度为2×1015/cm3）、BOX层2（例如10-50nm厚）和薄Si层3（例如，通常厚度小于大约10nm，例如大约5-6nm厚）。可以将这种厚度的硅层视为“极薄”，从而可以将整体结构表征为ETSOI结构。可以将BOX层2简称为绝缘层，因为在一些实施例中，它能够包括复合层，例如，复合层包括有选定介电常数的材料。
在图1中，Si层3被图示为仅在希望的地方有选择地保留，例如在FET要设置的包括nfet10A以及第一和第二pfet10B的位置的位置。FET10设置于n阱区域4A、4B和4C上方，在本示例中，每个n阱区域都分别通过阱电接触9A、9B和9C被独立偏置。提供独立的接触8，以向p型衬底1供应偏置电势。在这一非限制性示例中，n阱区域4C不包含p型背栅极（BG）5，经由阱接触9C偏置的nfet10A下方的n阱区充当上方nfet的n型背栅极。也是在这一非限制性示例中，n阱区4A不包含n型背栅极，而是仅包含nfet10A下方的p型背栅极5A。通过泄漏和电容耦合将此浮置p型背栅极偏置到与其嵌入的n阱4A相同的电势，其中经由阱接触9A偏置n阱4A。也是在这一非限制性示例中，n阱区4B既包含pfet1下方的n型背栅极，又包含pfet2下方的p型背栅极5B。在工作期间，p型背栅极5B的存在将导致对应pfet210B的阈值电压（Vt2）与设置于n型背栅极上方的pfet110B的阈值电压（Vt1）不同。例如，pfet1可以具有1nA的截止电流（高阈值电压器件），而pfet2可以具有10nA的截止电流（低阈值电压器件）。Pfet1和pfet2共享公共的n阱4B，并通过浅阱内STI6的区域彼此电分隔，STI6切割居间的Si层3并充分深地延伸到下方BOX2中，以提供pfet1和pfet2之间的电隔离。
根据本发明的一方面，还提供了各种深阱间STI7，通过整个n阱区4延伸并充分深地延伸到p型衬底1中，从而沿着nfet/pfet边界将n阱区4彼此电隔离。例如，要指出的是，深STI7B将n阱4A从n阱4B电隔离，深STI7C将n阱4B从n阱4C电隔离。作为非限制性示例，阱间STI7的每个都具有大约200nm的深度。深阱间STI7的宽度可以在约25nm到约200nm的范围中，50nm为标称值。这种布置有益地允许经由其相应的阱接触9独立偏置n阱4。考虑到相邻阱之间的以及到下方衬底的泄漏以及产生和分布电势的方便性，限制了可施加到阱的偏压范围。对于典型的一伏标称电源电压，作为非限制性示例，可以将p型衬底偏置在大约-1伏（或浮置），可以将nfet10A下方的n阱4A和4C偏置在大约-1伏到大约1伏的范围中，可以将pfet10B下方的n阱4B偏置在大约0伏到大约+2伏的范围中。在本示例中，总的阱到衬底以及阱和阱间的偏压最大为三伏，对此情况泄漏不会过度。在一些情况下（例如，根据顶栅极的功函数），可能有利的是将上述示例中的电势偏移更高或更低。例如，可以将衬底偏置在-2V，阱电势从-2V变化到+1，或者可以将衬底偏置在0V，阱从0V变为+3伏。在实践中，偏置n阱4，从而确保它们相对于p衬底1被反向偏置。对于背栅极5而言，适当的n型掺杂剂为砷，适当的p型掺杂剂为硼。也可以将深STI7置于沟道导电性相同但希望背栅极偏压不同的晶体管10之间。
再次注意，通过接触9施加的n阱偏压可以是静态的，或者它可以是动态的，例如在纳秒时间间隔内变化，以提供FETVt的主动控制。即，在一些实施例中，n阱偏压可以是随时间变化的电势。
在图1中，将FET10图示为简单的块。图2更详细地以截面（不按比例）示出了FET10之一。每个FET10包括栅极堆跌12、源极（S）14和漏极（D）16。采用ETSOI兼容的栅极优先制造工艺，首先沉积栅极堆叠12，接下来通过外延Si生长工艺形成源极14和漏极16。在Si层3上形成栅极堆叠时，在图示的非限制性示例中，依次沉积并界定电介质层12A、导电栅极层12B和电介质间隔体层13。如上所述，尽管这里描述的序列是栅极优先序列，但使用替换栅极工艺也与本发明的实施例兼容。例如，对于nFET10A和pFET10B，可以使用材料不同的不同栅极堆叠，以给出不同的功函数。也可以使用不同的电介质生成用于更高电压应用的厚氧化物晶体管，这些器件能够表现出与FET10A和10B显著不同的功函数。
在图1中，根据器件前栅极功函数和期望阈值电压的需要并适合它们，还可以有设置于偏置于例如0V或1V或2V的相关电隔离（通过深阱间STI7）n阱上方的厚氧化物器件。
现在参考图3A-3H，用于展示进一步根据本发明示例性实施例的集成背栅极掺杂和双STI工艺流程的示例。在图3A中，起始ETSOI晶片具有一层沉积的（牺牲）氧化物20，继之以构图，以界定n阱区域4的位置。在图3B中，执行n型砷注入（例如300kV，剂量4×e13）以形成n阱区4。同时，可以执行深度硼注入（例如80KeV，剂量2e13）以实现阱-阱间隔离14a，继之以额外的构图，以执行补偿性p型硼注入（例如，10kV，剂量4×e13），形成p型背栅极5。尽管未示出，但图3C-3H中也有隔离注入14A。通过构图以在n阱区4n型注入上部之内期望的地方形成p型背栅极5。图3C示出了氮化物层22的沉积。图3D示出了对氮化物层22构图以界定浅沟槽（阱内）位置，继之以蚀刻的结果。浅沟槽蚀刻通过硅层3延伸并部分进入BOX2，并形成于预定位置，以对应于接下来（在相邻pfet和pfet，或nfet和nfet之间）形成的具有相同类型导电性的晶体管器件。注意，在图3D中，最右的沟槽实际是图3E中形成的深沟槽的前体（阱间的STI沟槽）。图3E示出了构图以界定深沟槽（阱间）位置，继之以蚀刻的结果。深沟槽蚀刻延伸通过硅层3，通过BOX2并进入Si1中一些距离（例如，150-200nm）。深沟槽蚀刻的深度使得其延伸超过（进入衬底1中更深）形成n阱区4的n型注入（图3B）的最深范围。深沟槽形成于预定位置以对应于接下来（在相邻pfet和nfet之间）形成的具有相反类型导电性的晶体管器件。也可以在接下来形成的沟道导电性相同但希望背栅极偏压不同的晶体管器件之间形成深沟槽。图3F示出了单次填充和抛光操作的结果。填充材料26可以是任何常规的填充材料，例如氧化物。也可以使用任选的沟槽衬里24。图3G示出了移除图3C中沉积的氮化物层的焊盘脱模操作的结果。图3H示出了填充蚀刻过程以及剥离图3A中沉积的牺牲氧化物层20的结果。然后继续进行ETSOI晶片的处理，以制造各种FET10和接触9，从而形成期望的集成电路。
图4示出了根据本发明实施例构造的FET10示例性布置的截面图（4A），以及根据本发明实施例构造的FET10示例性布置的俯视图（4B）。在本示例中，在一个区域中有三个FET对（D，E，F），在第二区域中有一个FET对C。根据需要，如pfet和nfet功函数的要求和/或阈值电压的需要来设置背栅极偏压。NfetD、E和F全部共享相同的偏压（Vb1_n），并可以相邻，而nfet器件C具有不同的偏压（Vb3_n）并与器件D、E和F分开。PfetD、E和F全部共享相同的偏压（Vb1_p），并可以相邻，而pfet器件C具有不同的偏压（Vb3_p）并与器件D、E和F分开。注意将pfet与相邻nfet分开的深阱间STI7。还要注意图4B中nfet和pfet的分组，以及较高阈值电压晶体管（HVT）和正常（较低）阈值电压晶体管（RVT）的存在。
图5示出了也是根据本发明实施例构造的FET10的示例性布置的截面图。在本示例中，在一个区域中有六个FET（A-F），在第二区域中有一个FET对G（在垂直于FETA-F的方向的方向上）。FET对G可以构成静态RAM（SRAM）单元。在此示例中，六个FETA-F全都是nfet，共享利用Vb1偏置的公共n阱4。在本示例中，公共n阱中的nfet中的三个（A，C，F）具有关联的p型背栅极5，其他三个nfet（B，D，E）具有关联的背栅极n阱4。由于在这一非限制性布置中没有pfet，所以将深STI7仅置于n阱4的边界处。FET对G由这样被居间深阱间STI7分开的nfet和pfet构成。利用独立的偏压Vb3_n和Vb3_p偏置FET对G。
可以认识到，上文参考图1-5所述的结构可以至少部分特征在于包括三阱晶体管器件，其中对于FET10中的某些，下方的背栅极5是第一阱，n阱区4是第二阱，下方的衬底1和隔离注入14A是第三阱。
应当了解，可以使用示例性实施例而无需特别合并入p型背栅极区域5。所得的结构，例如仅具有n阱和n型背栅极，在低功率应用中可能非常有用，以提供独立受控的n和p阈值，其中如果需要，可以通过将那些晶体管10的n阱4连接到不同电压来获得相同芯片之内的不同值。
总之并如上文所述，p型背栅极5的偏置及其所得到的电势受到施加到其相应阱接触9的电压控制。如上所述，背栅极5和背栅极5所嵌入的周围阱区4之间的电容耦合和泄漏用于对背栅极5进行偏置。可以考虑背栅极5浮置于其所嵌入的阱区4之内，并经由泄漏和电容耦合由施加到阱区4的电势偏置。
图6是在半导体设计、制造和/或测试中使用的设计过程的流程图。图6示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图1-5中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程（例如设计、制造或仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备（例如电子束直写仪）、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器（例如，用于对可编程门阵列进行编程的机器）。
设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列（例如，由或提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程900。
图6示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构920。
当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1-5中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。
设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1-5中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构920）的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、ParasolidXT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。
类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1-5中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图1-5中示出的器件的编译后的可执行HDL仿真模型。
设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1-5中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片，被发布到制造公司、被发布到掩模室（maskhouse）、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
这里使用的术语仅用于描述特定实施例，并非要限制本发明。如这里使用的，不特指或特指的单数形式意在还包括复数形式，除非上下文清楚地做出其他表述。还要理解，术语“包括”和/或“包含”在用于本说明书中时指所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整数、步骤、操作、元件、部件和/或其组合的存在。
下面的权利要求中对应的结构、材料、动作以及所有模块或步骤加功能元件的等价物意在包括任何用于执行如具体主张的那样结合其他所主张元件的功能的结构、材料或动作。已经出于例示和描述的目的给出了本发明的描述，但并非意在进行穷举或将本发明限于公开的形式。对于本领域的普通技术人员而言，在不脱离本发明范围和精神的前提下，很多修改和变化将是显而易见的。选择并描述实施例是为了最好地解释本发明的原理和实际应用，并使本领域的普通技术人员针对具有适于所设想特定用途的各种修改的各实施例，能够理解本发明。
因此，在结合附图和所附权利要求阅读时，考虑到前面的描述，对于相关领域的技术人员而言，各种修改和调整可变得显而易见。仅仅作为一些示例，可以由本领域的技术人员使用其他类似或等价数学表达。不过，本发明教导的所有这种和类似的修改都仍然落在本发明范围之内。

Claims (19)

1.一种CMOS结构，包括：
具有第一类型导电性和顶表面的半导体衬底；
设置于所述顶表面上方的绝缘层；
设置于所述绝缘层上方的半导体层；
设置于所述半导体层上的多个晶体管器件，每个晶体管器件包括源极、漏极和界定源极和漏极之间沟道的栅极堆叠，其中一些晶体管器件具有第一类型的沟道导电性，其余晶体管器件具有第二类型的沟道导电性；
与所述衬底的顶表面相邻并在所述多个晶体管器件下方形成的阱区，所述阱区具有第二类型的导电性并延伸到所述衬底之内的阱深度；
位于相邻晶体管器件之间并延伸通过所述半导体层中第一深度的第一隔离区，所述第一深度足以将相邻晶体管器件彼此电隔离；
位于选择的相邻晶体管器件之间的第二隔离区，所述第二隔离区延伸通过所述半导体层、通过所述绝缘层并进入所述衬底中到达第二深度，所述第二深度大于所述阱深度，以将所述阱区电分隔成第一阱区和第二阱区；以及
连接到所述第一阱区的第一接触，用于利用第一偏置电势对第一阱区进行电偏置；以及连接到所述第二阱区的第二接触，用于利用第二偏置电势对所述第二阱区进行电偏置，且其中所述第一偏置电势与所述第二偏置电势不同。
2.根据权利要求1所述的CMOS结构，还包括整个设置于阱区之内并在所述多个晶体管器件之一下方的至少一个背栅极区域，所述至少一个背栅极区域具有第一类型的导电性并在所述阱区之内电浮置，其中，在工作期间，具有第一类型导电性的所述至少一个背栅极区域被施加到其所设置的阱区的偏置电势，通过泄漏和电容耦合而被偏置。
3.根据权利要求1所述的CMOS结构，其中所述第一偏置电势和所述第二偏置电势中的至少一个是时变的电势，以动态地改变至少一个上方晶体管的阈值电压。
4.根据权利要求1所述的CMOS结构，其中所述第一阱区和所述第二阱区均被偏置，以便相对于所述半导体衬底被反向偏置。
5.根据权利要求4所述的CMOS结构，还包括连接到所述半导体衬底的第三接触，用于对所述半导体衬底进行电偏置。
6.根据权利要求1所述的CMOS结构，其中部分基于与上方栅极结构相关联的功函数选择偏置电势。
7.根据权利要求1所述的CMOS结构，其中部分选择偏置电势以在期望点建立上方晶体管器件的阈值电压。
8.根据权利要求1所述的CMOS结构，其中所述第一类型的导电性是p型，所述第二类型的导电性是n型，或其中所述第一类型的导电性是n型，所述第二类型的导电性是p型。
9.根据权利要求1所述的CMOS结构，其中设置于所述绝缘层上方的半导体层是厚度为10nm或更小的硅层。
10.根据权利要求1所述的CMOS结构，至少部分特征在于包括三阱晶体管器件。
11.根据权利要求1所述的CMOS结构，还包括在相邻的相反沟道导电性的晶体管器件之间的至少一个第二隔离区。
12.根据权利要求1所述的CMOS结构，还包括在相邻的沟道导电性相同但使用不同背栅极偏压的晶体管器件之间的至少一个第二隔离区。
13.一种制造CMOS结构的方法，包括：
提供晶片，所述晶片包括具有第一类型导电性和顶表面的半导体衬底，设置于所述顶表面上方的绝缘层以及设置于所述绝缘层上方的半导体层；
通过所述半导体层和所述绝缘层注入阱区，以与所述衬底的顶表面相邻，所述阱区具有第二类型的导电性以及所述衬底之内的阱深度；
在预定介于一对接下来形成的相邻晶体管器件之间的位置形成第一隔离区，所述第一隔离区被形成以具有延伸通过所述半导体层的第一深度，所述第一深度到达的深度足以将相邻的晶体管器件彼此电隔离；
在预定介于一对接下来形成的选择的相邻晶体管器件之间的位置处形成第二隔离区，所述第二隔离区被形成以具有第二深度，延伸通过所述半导体层、通过所述绝缘层并进入所述衬底中，其中所述第二深度大于所述阱深度，以将所述阱区电分隔成第一阱区和第二阱区；
在所述半导体层上形成晶体管器件；以及
通过所述半导体层和所述绝缘层注入至少一个背栅极区域，以整个位于所述阱区之内，所述至少一个背栅极区域具有第一类型的导电性，并且其中完成所述晶体管器件的形成，使得至少一个晶体管器件仅覆盖下方的阱区，且至少一个晶体管器件覆盖下方注入的具有第一类型导电性的背栅极区域。
14.根据权利要求13所述的方法，还包括形成连接到阱区的接触，以向所述阱区施加偏置电势，其中注入的背栅极区域是电浮置背栅极区域并设置于所述阱区之内，且其中在工作期间，通过泄漏和与所述阱区的电容耦合，将具有第一类型导电性的所述至少一个背栅极区域偏置到所述偏置电势。
15.根据权利要求13所述的方法，其中形成所述第一和第二隔离区包括对第一和第二沟槽进行构图和蚀刻，并在一次操作中沉积和抛光所蚀刻沟槽中的填充材料。
16.根据权利要求13所述的方法，其中所述第一类型的导电性是p型，所述第二类型的导电性是n型，或其中所述第一类型的导电性是n型，所述第二类型的导电性是p型。
17.根据权利要求13所述的方法，其中设置于所述绝缘层上方的半导体层是厚度为10nm或更小的硅层。
18.根据权利要求13所述的方法，其中至少一个第二隔离区在相邻的相反类型导电性的晶体管器件之间形成。
19.根据权利要求13所述的方法，其中至少一个第二隔离区在相邻的相同类型导电性但使用不同背栅极偏压的晶体管器件之间形成。
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