CN104051272A - 应力增强的finfet 器件 - Google Patents
应力增强的finfet 器件 Download PDFInfo
- Publication number
- CN104051272A CN104051272A CN201410095311.0A CN201410095311A CN104051272A CN 104051272 A CN104051272 A CN 104051272A CN 201410095311 A CN201410095311 A CN 201410095311A CN 104051272 A CN104051272 A CN 104051272A
- Authority
- CN
- China
- Prior art keywords
- fin
- semiconductive fin
- stressed liner
- semiconductive
- gate stack
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 47
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 18
- 230000006835 compression Effects 0.000 claims description 12
- 238000007906 compression Methods 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims 8
- 238000013461 design Methods 0.000 description 38
- 230000008520 organization Effects 0.000 description 21
- 230000008569 process Effects 0.000 description 15
- 238000012938 design process Methods 0.000 description 13
- 239000011435 rock Substances 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000006698 induction Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 7
- 230000002708 enhancing effect Effects 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000015654 memory Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000047 product Substances 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000026676 system process Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及应力增强的finFET器件。具有增强的应变的非平面半导体包括衬底以及形成在所述衬底的表面上的至少一个半导电鳍。栅极叠层形成在所述至少一个半导电鳍的一部分上。应力衬里形成在所述栅极叠层和所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁之上。所述应力衬里至少向所述至少一个半导电鳍的沟道区、源极区和漏极区赋予应力。所述沟道区位于所述栅极叠层下方的至少一个半导电鳍中。
Description
技术领域
本发明总体上涉及半导体器件，更具体地，涉及具有增强的应变的finFET器件及其制造方法。
背景技术
随着集成电路继续在尺寸上按比例缩小，finFET（鳍式场效应晶体管）正成为用于较小节点（例如22nm节点及超出22nm节点）的有吸引力的器件。在finFET中，沟道由半导体鳍形成，并且栅电极位于鳍的至少两侧上。由于finFET中完全耗尽的有利特征，与平面MOSFET相比，在finFET中，栅电极控制finFET的沟道的增加的侧数目增强了对沟道的控制能力。改善的沟道控制允许在短沟道效应较少的情况下器件尺寸较小，并且允许能够高速切换的较大电流。与利用相似临界尺寸的平面MOSFET相比，finFET器件通常具有更快的切换时间、等同或更高的电流密度以及改善得多的短沟道控制。然而，实现这种finFET器件技术的一个主要减分项是应用于这种器件的常规应力元素是无效的。
发明内容
在一个实施例中，公开了一种制造非平面半导体结构的方法。该方法包括：在半导体衬底的表面上形成至少一个半导电鳍。栅极叠层（stack）位于所述至少一个半导电鳍的一部分上。在所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁上外延生长半导体材料。在外延生长所述半导体材料之后，在所述至少一个半导电鳍中形成源极区和漏极区。在形成所述源极区和漏极区之后，去除所述外延生长的半导体材料。在去除了所述外延生长的半导体材料之后，在所述栅极叠层和所述至少一个半导电鳍的所述多个侧壁中的至少每一个侧壁之上形成应力衬里（liner）。所述应力衬里向所述至少一个半导电鳍的沟道、所述源极区和所述漏极区赋予应力。所述沟道位于所述栅极叠层下方。
在另一个实施例中，公开了一种非平面半导体。所述非平面半导体结构包括衬底以及形成在所述衬底的表面上的至少一个半导电鳍。栅极叠层形成在所述至少一个半导电鳍的一部分上。应力衬里形成在所述栅极叠层和所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁之上。所述应力衬里至少向所述至少一个半导电鳍的沟道区、源极区和漏极区赋予应力。所述沟道区位于所述栅极叠层下方的至少一个半导电鳍中。
在又一个实施例中，公开了一种集成电路。所述集成电路包括至少一个晶体管。所述至少一个晶体管包括衬底以及形成在所述衬底的表面上的至少一个半导电鳍。栅极叠层形成在所述至少一个半导电鳍的一部分上。应力衬里形成在所述栅极叠层和所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁之上。所述应力衬里至少向所述至少一个半导电鳍的沟道区、源极区和漏极区赋予应力。所述沟道区位于所述栅极叠层下方的至少一个半导电鳍中。
在再一个实施例中，公开了一种制造非平面半导体结构的方法。该方法包括：在半导体衬底的表面上形成至少一个半导电鳍。栅极叠层位于所述至少一个半导电鳍的一部分上。使用等离子体掺杂工艺掺杂所述至少一个半导电鳍的至少一部分。所述等离子体掺杂在所述至少一个半导电鳍中形成源极区和漏极区。在所述等离子体掺杂之后，在所述栅极叠层和所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁之上形成应力衬里，所述应力衬里向所述至少一个半导电鳍的沟道、所述源极区和所述漏极区赋予应力，其中所述沟道位于所述栅极叠层下方。
附图说明
附图用于进一步示例根据本发明的各种实施例并用于解释根据本发明的各种原理和所有优点，在附图中贯穿单独的视图相似的附图标记表示相同或功能上相似的要素，并且附图与下面的详细描述一起被并入说明书中并且形成说明书的一部分，在附图中：
图1是根据本发明的一个实施例包括多个半导电鳍的半导体结构的等距图（isometric view）；
图2是根据本发明的一个实施例包括形成在所述多个半导电鳍之上的栅极叠层的所述半导体结构的等距图；
图3是根据本发明的一个实施例包括围绕栅极叠层形成的间隔物（spacer）的所述半导体结构的等距图；
图4是根据本发明的一个实施例包括在生长于所述多个半导电鳍上的外延生长的半导体材料的所述半导体结构的等距图；
图5是根据本发明的一个实施例、在去除了所述外延生长的半导体材料并且在所述多个半导电鳍的每一个中形成了源极区/漏极区之后的所述半导体结构的等距图；
图6是根据本发明的一个实施例、包括被设置在所述多个鳍以及包括所述间隔物的栅极叠层之上的应力诱导材料的所述半导体结构的等距图；
图7是根据本发明的一个实施例、在蚀刻了所述应力诱导材料从而在所述多个鳍以及包括所述间隔物的栅极叠层之上形成应力衬里之后的所述半导体结构的等距图；
图8是示出根据本发明的一个实施例用于制造具有增强的应力的非平面半导体结构的方法的一个例子的操作流程图；并且
图9是用于半导体设计、制造和/或测试的设计过程的流程图。
具体实施方式
根据一个或多个实施例，公开了形成具有增强的应变的非平面半导体结构的方法和结构。应当理解，关于具有绝缘体上半导体（SOI）晶片的给定示例性架构来描述各种实施例；然而，其它架构、结构、衬底材料以及工艺特征和步骤可以在本发明的范围内变化。
现在参考附图，在附图中，相似的附图标记代表相同或相似的要素，图1示出了初始半导体结构102的等距图。结构102包括衬底104，多个半导体鳍106覆在衬底104上。尽管示出了三个鳍106，但是应当理解，所述多个鳍106可以是任何数量的鳍。也应当注意，即使后面的图仅示例出了晶片的单个finFET区域的结构，但是后面的讨论也适用于晶片的多个finFET区域。
在一个实施例中，衬底104包括掩埋氧化物层（BOX）、硅（Si）、硅锗（SiGe）和/或类似物。鳍106中的每一个包括诸如但不限于硅（Si）的绝缘体上半导体（SOI）材料108。然而，在另一个实施例中，衬底104是体半导体材料。在一个实施例中，鳍106包括形成在每个鳍的顶面上的绝缘体材料（未示出）。所述绝缘体材料可以是例如用作硬掩膜或盖层的氧化物。
在各种实施例中，鳍106可以通过使用例如常规沉积工艺沉积SOI材料108和可选的绝缘体材料而形成，所述沉积工艺例如是（但不限于）化学气相沉积（CVD）。一旦沉积了材料104、108，就可以进行构图工艺以形成鳍106。例如，可以利用光刻和蚀刻工艺，在该工艺中施加、曝光并且显影抗蚀剂。然后根据抗蚀剂图形向下蚀刻SOI材料108和可选的氧化物直到衬底104的BOX层（未示出）。在另一个实施例中，也可以利用侧壁图像转移（SIT）工艺。然而，也可以应用其它形成鳍106的方法。
图2示出了在施加栅极叠层210之后的图1的结构的等距图。在一个实施例中，通过沉积薄的栅极电介质保形（conformal）层和厚的栅极导体材料层和氮化物层，实现图2的结构。然后，施加、曝光和显影抗蚀剂。然后，根据构图的抗蚀剂，相对于鳍106和可选的鳍盖层而选择性地蚀刻栅极电介质层、栅极导体层和氮化物层。该蚀刻形成了分立的（discrete）栅极叠层210，栅极叠层210包括栅极电介质层212、栅极导体214和盖层216。应当注意，也可以应用用于形成栅极叠层的其它方法。例如，也可以利用替代金属栅工艺来形成栅极叠层210。此外，在其它实施例中，栅极叠层210包括与图2所示的结构不同的结构。
图3是示例向图2的结构添加间隔物318的等距图。这些间隔物318通过一种或多种间隔物形成技术形成在栅极叠层210和鳍106（以及可选的盖层）二者上。例如，可以各向同性地沉积绝缘材料（例如，氧化硅、氮化硅、氧氮化硅、以及高k电介质材料等）的保形层，之后进行对该材料的各向异性蚀刻（例如，反应离子蚀刻（RIE）），从而至少在栅极叠层210的两侧上形成间隔物318，如图3所示。
图4的等距图，示例出对图3的结构进行了外延合并（merge）处理而在每个鳍106的半导体材料108（例如硅）内形成源极区/漏极区之后的图3的结构。在该实施例中，在每个鳍106的顶面和侧壁上外延生长诸如（但不限于）硅锗（SiGe）的半导体材料420。例如，选择性外延工艺可以用于在鳍的暴露Si表面上生长SiGe420。该选择性外延工艺不在诸如氮化物或氧化物的电介质层上生长SiGe420。因此，在鳍106在其顶面上包括硬掩膜或盖层的实施例中，SiGe420仅生长在鳍106的侧壁上。
在一个实施例中，外延生长的SiGe材料420通过注入而被掺杂，在SiGe外延工艺期间被原位掺杂，或者通过其它可应用的技术而被掺杂，其中n型物类（species）（例如磷或砷）被用于n-finFET区域，并且p型物类（例如，硼）被用于p-finFET区域。然后可以进行高温退火以激活鳍106的源极-漏极区中的掺杂剂。N型物类（例如，磷或砷）以及p型物类（例如硼）的从SiGe外延向鳍106中的扩散分别形成了N+和P+源极/漏极区。应当注意，在对pfinFET区域进行掺杂时，掩蔽n-finFET区域，反之亦然。还应当注意，在另一个实施例中，不需要外延生长工艺。例如，源极/漏极区可以利用等离子体掺杂和随后的退火而在每个鳍106中形成。
图5是等距图，示例出在进行了SiGe去除处理并且形成了鳍102的源极/漏极区522、524之后的图4的结构。在一个实施例中，该SiGe去除处理对于鳍106的半导体材料（例如硅）是选择性的。例如，可以利用反应离子蚀刻（RIE）来从所述结构去除SiGe420。反应离子蚀刻（RIE）是等离子体蚀刻的一种形式，其中在蚀刻期间，要蚀刻的表面被置于RF供电的电极上。此外，在RIE期间，要蚀刻的表面具有使从等离子体提取的蚀刻物类朝向表面加速的电势，其中在与所述表面垂直的方向上发生化学蚀刻反应。应当注意，也可以应用用于选择性去除SiGe的其它技术。
在鳍106包括可选的硬掩膜或盖层的实施例中，在RIE处理期间，鳍106被该层掩蔽。在去除了SiGe420之后，作为替代金属栅工艺的一部分，蚀刻掉所述盖层。例如，如果在鳍106上利用盖层，则在上面讨论的栅制造工艺期间形成替代（伪）栅极叠层。在去除了SiGe420之后，还与鳍的在间隔物318之间的部分上的盖层一起去除该替代栅极。然后在替代栅极被去除时产生的腔内与上面讨论的处理相似地形成金属栅极。在序列号为13/277.956（现在的美国专利No.）、名称为“Bulk Fin-Field EffectTransistors With Well Defined Isolation”的共同拥有的美国专利申请中给出了进行替代金属栅极制造方法的一个例子，该美国专利申请被并入本申请中。
图6是等距图，示例出在图5的结构之上形成/沉积了应力诱导衬里材料之后的图5的结构。在一个实施例中，应力衬里形成包括在所述结构的表面上以及鳍106和包括间隔物318的栅极叠层210上方/周围形成应力诱导膜626，如图6所示。应力诱导膜626可以是在p沟道器件上诱导压应力的压应力诱导膜或者在n沟道器件上诱导张应力的张应力诱导膜。
张应力诱导膜可以是在下伏（underlying）的结构上产生张应力的电介质膜。例如并且在一个实施例中，张应力诱导膜可以是拉伸的氮化硅膜。张应力诱导膜可以在从400℃到600℃的范围内的温度下通过等离子体增强的化学气相沉积（PECVD）或高密度等离子体化学气相沉积（HDPCVD）形成。
可以采用的压应力诱导膜包括在下伏的结构上产生压应力的电介质材料，诸如例如TaN、TiN、WN、MoN、NbN、ReN或其组合的难熔金属氮化物。在一些实施例中，压应力诱导膜由压缩的氮化物构成。压应力诱导膜可以通过化学气相沉积（CVD）、物理气相沉积（PVD）、等离子体增强的化学气相沉积（PECVD）或高密度等离子体化学气相沉积（HDPCVD）形成。
一旦沉积了应力诱导膜626，则进行蚀刻处理以蚀刻掉应力诱导膜626的一些部分，从而形成构图的应力产生衬里728，如图7中所示。应力衬里728形成在每个鳍106的侧壁和顶面、鳍106之间的衬底104的暴露表面、栅极间隔物318、以及栅极叠层210的任何暴露表面上方/上。如果硬掩膜或盖层形成在鳍106的顶上，则应力衬里728形成在该掩膜/层上方/上。应力衬里728在鳍106的源极/漏极区522、524以及栅极叠层210下方的每个鳍的沟道上赋予压应力/张应力。因此，由于应力衬里728包裹鳍106周围，所得到的结构包括被耦合到沟道的增强的应力，这提供了改善的载流子迁移率。
在一个实施例中，可以利用包括氮化硅的单个应力衬里728来提供张应变或压应变。应变的量值的类型可以通过改变诸如温度的沉积条件来调整。然而，在其它实施例中，可以在p-finFET和n-finFET区域上形成不同的应力衬里。例如，在为p-finFET（或n-finFET）区域形成压（或张）应力衬里之后，在p-finFET（或n-finFET）区域上形成阻挡掩膜（blockmask）。采用诸如干法蚀刻的蚀刻工艺来从未被阻挡掩膜保护的n-finFET（或p-finFET）区域去除压应力衬里。与上面类似地在n-finFET（或p-finFET）区域之上形成张（或压）应力诱导应力衬里。应当注意，使用上述工艺可以在压（或张）应力诱导膜之前形成张（或压）应力诱导膜。此外，可以在任何应力诱导膜被沉积之前首先在finFET区域之上采用掩膜。在该实施例中，仅仅未掩蔽的finFET区域被所述膜覆盖。还应当注意，也可以应用用于形成应力诱导膜的其它技术。
图8是示例出制造具有增强的应变的非平面半导体结构的方法的操作流程图。图8的操作流程图开始于步骤802并且直接转到步骤804。在步骤804，在半导体衬底104的表面上形成多个半导体鳍106。栅极叠层210位于每个半导体鳍106的一部分上。在步骤806，在所述多个鳍106中的每一个鳍的多个侧壁中的至少每一个侧壁上外延生长半导体材料420。在外延生长半导体材料420之后，在步骤808，在所述多个鳍106的每一个中形成源极区和漏极区522、524。在步骤810，相对于所述多个鳍106选择性地去除外延生长的半导体材料420。在去除了外延生长的半导体材料420之后，在步骤812，在所述多个鳍106中的每一个鳍的多个侧壁中的至少一个侧壁之上以及栅极叠层210之上形成至少一个应力诱导衬里728。所述至少一个应力诱导衬里728向位于栅极叠层210下方的所述多个半导体鳍106中的每一个半导体鳍的沟道区赋予应力。控制流在步骤814退出。
图9示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图1到图7中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程和机制。由设计流程900处理和/或产生的设计结构可以在计算机可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列（例如，由Inc.或Inc.提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程900。
图9示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1到图7中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。
设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1到图7中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构920）的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1到图7中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图1到图7中示出的器件的编译后的可执行HDL仿真模型。
设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1到图7中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（mask house）、被发送到其他设计室，被发回给客户等。
应当注意，在本发明的一个实施例中使用本发明的某些特征而不使用本发明的其它特征。因此，前面的描述应当理解为仅仅是对本发明的原理、教导、实例和示例性实施例的示例而非对其的限制。
应当理解，这些实施例仅仅是本申请的创新性教导的很多有利用途的例子。一般而言，在本发明的说明书中进行的陈述未必限制各种要求保护的发明中的任何发明。此外，一些陈述可以应用于一些创造性特征但不能应用于其它创造性特征。
如上所述的电路是集成电路芯片设计的一部分。所述芯片设计以图形计算机编程语言创建，并存储在计算机存储介质（例如，磁盘、磁带、物理硬盘驱动器、或诸如存储访问网络中的虚拟硬盘驱动器）中。如果设计人员不制造芯片或不制造用于制造芯片的光刻掩模，设计人员会通过物理手段（例如，提供存储该设计的存储介质副本）或以电子方式（例如，通过因特网）直接或间接地将所产生的设计发送到这些实体。然后将存储的设计转换为用于制造光刻掩模的适当格式（例如，GDSII），这些掩模典型地包括所关注的要形成于晶片上的芯片设计的多个副本。光刻掩模用于定义要蚀刻或以其他方式处理的晶片区域（和/或其上的层）。
上述方法用于集成电路芯片制造。
制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸芯片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品（例如但不限于信息处理系统）。
按照要求，在本文中公开了本发明的具体实施例；然而，应当理解，所公开的实施例仅仅是本发明的示例，而本发明可以体现为各种形式。因此，本文中公开的具体的结构性和功能性细节不应当被解释为限制性的，而是仅仅应当解释为权利要求的基础并且解释为教导本领域技术人员在实际上任何适当的具体结构中以各种方式采用本发明的代表性基础。此外，本文中使用的术语和短语并不旨在限制；而是更确切地，是为了提供对本发明的可理解的描述。
本文中使用的词语“一”或“一个”被定义为一个或多于一个。本文中使用的词语“多个”被定义为两个或多于两个。除非另外明确声明，否则复数和单数词语是相同的。本文中使用的词语“另一个”被定义为至少又一个或更多。本问中使用的词语“包括”和/或“具有”被定义为包括（即，开放式语言）。本文中使用的术语“耦合”被定义为连接，但不一定是直接地连接，并且不一定是机械地连接。本文中使用的术语“程序”、“软件应用程序”等被定义为被设计用于在计算机系统上执行的指令序列。程序、计算机程序或软件应用程序可以包括子例程、函数、过程、对象方法、对象实现、可执行应用、小应用程序（applet）、小服务程序（servlet）、源代码、目标代码、共享库/动态加载库和/或被设计用于在计算机系统上执行的其它指令序列。
尽管已经公开了本发明的具体实施例，但是本领域普通技术人员将理解，可以在不脱离本发明的精神和范围的情况下对这些具体实施例进行变化。因此，本发明的范围并不限于具体实施例，并且旨在所附权利要求涵盖本发明范围内的任何以及全部这些应用、修改和实施例。
Claims (24)
1.一种制造非平面半导体结构的方法，所述方法包括：
在半导体衬底的表面上形成至少一个半导电鳍，其中栅极叠层位于所述至少一个半导电鳍的一部分上；
在所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁上外延生长半导体材料；
在外延生长所述半导体材料之后，在所述至少一个半导电鳍中形成源极区和漏极区；
在形成所述源极区和漏极区之后，去除所述外延生长的半导体材料；以及
在去除了所述外延生长的半导体材料之后，在所述栅极叠层和所述至少一个半导电鳍的所述多个侧壁中的至少每一个侧壁之上形成应力衬里，其中所述应力衬里向所述至少一个半导电鳍的沟道、所述源极区和所述漏极区赋予应力，其中所述沟道位于所述栅极叠层下方。
2.根据权利要求1所述的方法，其中，形成所述应力衬里包括：在所述至少一个半导电鳍的顶面上形成所述应力衬里。
3.根据权利要求1所述的方法，其中，所述至少一个半导电鳍包括形成在所述至少一个半导电鳍的顶面上的绝缘层，并且其中所述应力衬里进一步形成在所述绝缘层上。
4.根据权利要求1所述的方法，其中，所述外延生长的半导体材料包括硅锗。
5.根据权利要求1所述的方法，其中，所述应力衬里包括氮化硅。
6.根据权利要求1所述的方法，其中，所述应力衬里是张应力衬里。
7.根据权利要求1所述的方法，其中，所述应力衬里是压应力衬里。
8.一种非平面半导体结构，包括：
衬底；
至少一个半导电鳍，其形成在所述衬底的表面上；
栅极叠层，其形成在所述至少一个半导电鳍的一部分上；以及
应力衬里，其形成在所述栅极叠层和所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁之上，其中所述应力衬里至少向所述至少一个半导电鳍的沟道区、源极区和漏极区赋予应力，其中所述沟道区位于所述栅极叠层下方的至少一个半导电鳍中。
9.根据权利要求8所述的非平面半导体结构，其中，所述应力衬里形成在所述至少一个半导电鳍的顶面上。
10.根据权利要求8所述的非平面半导体结构，其中，所述至少一个半导电鳍包括形成在所述至少一个半导电鳍的顶面上的绝缘层，并且其中所述应力衬里进一步形成在所述绝缘层上。
11.根据权利要求8所述的非平面半导体结构，其中，所述应力衬里包括氮化硅。
12.根据权利要求8所述的非平面半导体结构，其中，所述应力衬里是张应力衬里。
13.根据权利要求8所述的非平面半导体结构，其中，所述应力衬里是压应力衬里。
14.一种集成电路，包括：
至少一个晶体管，其中所述至少一个晶体管包括：
衬底；
至少一个半导电鳍，其形成在所述衬底的表面上；
栅极叠层，其形成在所述至少一个半导电鳍的一部分上；以及
应力衬里，其形成在所述栅极叠层和所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁之上，其中所述应力衬里至少向所述至少一个半导电鳍的沟道区、源极区和漏极区赋予应力，其中所述沟道区位于所述栅极叠层下方的至少一个半导电鳍中。
15.根据权利要求14所述的集成电路，其中，所述应力衬里形成在所述至少一个半导电鳍的顶面上。
16.根据权利要求14所述的集成电路，其中，所述至少一个半导电鳍包括形成在所述至少一个半导电鳍的顶面上的绝缘层，并且其中所述应力衬里进一步形成在所述绝缘层上。
17.根据权利要求14所述的集成电路，其中，所述应力衬里包括氮化硅。
18.根据权利要求14所述的集成电路，其中，所述应力衬里是张应力衬里。
19.根据权利要求14所述的集成电路，其中，所述应力衬里是压应力衬里。
20.一种制造非平面半导体结构的方法，所述方法包括：
在半导体衬底的表面上形成至少一个半导电鳍，其中栅极叠层位于所述至少一个半导电鳍的一部分上；
对所述至少一个半导电鳍的至少一部分进行等离子体掺杂，所述等离子体掺杂在所述至少一个半导电鳍中形成源极区和漏极区；以及
在所述等离子体掺杂之后，在所述栅极叠层和所述至少一个半导电鳍的多个侧壁中的至少每一个侧壁之上形成应力衬里，其中所述应力衬里向所述至少一个半导电鳍的沟道、所述源极区和所述漏极区赋予应力，其中所述沟道位于所述栅极叠层下方。
21.根据权利要求20所述的方法，其中，形成所述应力衬里包括：
在所述至少一个半导电鳍的顶面上形成所述应力衬里。
22.根据权利要求20所述的方法，其中，所述至少一个半导电鳍包括形成在所述至少一个半导电鳍的顶面上的绝缘层，并且其中所述应力衬里进一步形成在所述绝缘层上。
23.根据权利要求20所述的方法，其中，所述应力衬里是张应力衬里。
24.根据权利要求20所述的方法，其中，所述应力衬里是压应力衬里。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/840,069 | 2013-03-15 | ||
| US13/840,069 US8859379B2 (en) | 2013-03-15 | 2013-03-15 | Stress enhanced finFET devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104051272A true CN104051272A (zh) | 2014-09-17 |
| CN104051272B CN104051272B (zh) | 2017-03-29 |
Family
ID=51503956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410095311.0A Active CN104051272B (zh) | 2013-03-15 | 2014-03-14 | 应力增强的finfet器件 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8859379B2 (zh) |
| CN (1) | CN104051272B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105632926A (zh) * | 2014-10-30 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| CN106653609A (zh) * | 2016-12-15 | 2017-05-10 | 东莞市联洲知识产权运营管理有限公司 | 一种新型鳍式场效应晶体管及其制作方法 |
| CN107154384A (zh) * | 2016-03-04 | 2017-09-12 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN107564912A (zh) * | 2016-07-01 | 2018-01-09 | 新加坡商格罗方德半导体私人有限公司 | 具有nvm结构的集成电路及其制造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150000546A (ko) * | 2013-06-24 | 2015-01-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US8952420B1 (en) | 2013-07-29 | 2015-02-10 | Stmicroelectronics, Inc. | Method to induce strain in 3-D microfabricated structures |
| JP5886802B2 (ja) * | 2013-08-29 | 2016-03-16 | 株式会社東芝 | 半導体装置 |
| US9099559B2 (en) | 2013-09-16 | 2015-08-04 | Stmicroelectronics, Inc. | Method to induce strain in finFET channels from an adjacent region |
| US9373720B2 (en) | 2013-10-14 | 2016-06-21 | Globalfoundries Inc. | Three-dimensional transistor with improved channel mobility |
| KR102157839B1 (ko) * | 2014-01-21 | 2020-09-18 | 삼성전자주식회사 | 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법 |
| US9048303B1 (en) * | 2014-01-30 | 2015-06-02 | Infineon Technologies Austria Ag | Group III-nitride-based enhancement mode transistor |
| US20150214331A1 (en) * | 2014-01-30 | 2015-07-30 | Globalfoundries Inc. | Replacement metal gate including dielectric gate material |
| US9236397B2 (en) * | 2014-02-04 | 2016-01-12 | Globalfoundries Inc. | FinFET device containing a composite spacer structure |
| US9337279B2 (en) | 2014-03-03 | 2016-05-10 | Infineon Technologies Austria Ag | Group III-nitride-based enhancement mode transistor |
| CN105470133B (zh) * | 2014-09-06 | 2018-07-31 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| US9564518B2 (en) * | 2014-09-24 | 2017-02-07 | Qualcomm Incorporated | Method and apparatus for source-drain junction formation in a FinFET with in-situ doping |
| KR102460718B1 (ko) | 2015-05-28 | 2022-10-31 | 삼성전자주식회사 | 집적회로 소자 |
| US9680020B2 (en) | 2015-07-09 | 2017-06-13 | Globalfoundries Inc. | Increased contact area for FinFETs |
| US9564370B1 (en) * | 2015-10-20 | 2017-02-07 | International Business Machines Corporation | Effective device formation for advanced technology nodes with aggressive fin-pitch scaling |
| US9431486B1 (en) | 2015-11-30 | 2016-08-30 | International Business Machines Corporation | Channel strain and controlling lateral epitaxial growth of the source and drain in FinFET devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100038679A1 (en) * | 2008-08-14 | 2010-02-18 | International Business Machines Corporation | Finfet with longitudinal stress in a channel |
| US20110291188A1 (en) * | 2010-05-25 | 2011-12-01 | International Business Machines Corporation | Strained finfet |
| US20120018730A1 (en) * | 2010-07-22 | 2012-01-26 | International Business Machines Corporation | Structure and method for stress latching in non-planar semiconductor devices |
| CN102832236A (zh) * | 2011-06-16 | 2012-12-19 | 台湾积体电路制造股份有限公司 | 应变沟道的场效应晶体管 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358121B2 (en) | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6977194B2 (en) | 2003-10-30 | 2005-12-20 | International Business Machines Corporation | Structure and method to improve channel mobility by gate electrode stress modification |
| KR100618852B1 (ko) * | 2004-07-27 | 2006-09-01 | 삼성전자주식회사 | 높은 동작 전류를 갖는 반도체 소자 |
| US7531423B2 (en) | 2005-12-22 | 2009-05-12 | International Business Machines Corporation | Reduced-resistance finFETs by sidewall silicidation and methods of manufacturing the same |
| JP2009032955A (ja) | 2007-07-27 | 2009-02-12 | Toshiba Corp | 半導体装置、およびその製造方法 |
| US7687862B2 (en) | 2008-05-13 | 2010-03-30 | Infineon Technologies Ag | Semiconductor devices with active regions of different heights |
| US20110147840A1 (en) | 2009-12-23 | 2011-06-23 | Cea Stephen M | Wrap-around contacts for finfet and tri-gate devices |
| US8310013B2 (en) * | 2010-02-11 | 2012-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a FinFET device |
| US8263451B2 (en) | 2010-02-26 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Epitaxy profile engineering for FinFETs |
| US8362574B2 (en) | 2010-06-04 | 2013-01-29 | Kabushiki Kaisha Toshiba | Faceted EPI shape and half-wrap around silicide in S/D merged FinFET |
| US8729607B2 (en) * | 2012-08-27 | 2014-05-20 | Kabushiki Kaisha Toshiba | Needle-shaped profile finFET device |
-
2013
- 2013-03-15 US US13/840,069 patent/US8859379B2/en active Active
- 2013-09-19 US US14/031,111 patent/US8987837B2/en active Active
-
2014
- 2014-03-14 CN CN201410095311.0A patent/CN104051272B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100038679A1 (en) * | 2008-08-14 | 2010-02-18 | International Business Machines Corporation | Finfet with longitudinal stress in a channel |
| US20110291188A1 (en) * | 2010-05-25 | 2011-12-01 | International Business Machines Corporation | Strained finfet |
| US20120018730A1 (en) * | 2010-07-22 | 2012-01-26 | International Business Machines Corporation | Structure and method for stress latching in non-planar semiconductor devices |
| CN102832236A (zh) * | 2011-06-16 | 2012-12-19 | 台湾积体电路制造股份有限公司 | 应变沟道的场效应晶体管 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105632926A (zh) * | 2014-10-30 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| CN105632926B (zh) * | 2014-10-30 | 2019-01-22 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| CN107154384A (zh) * | 2016-03-04 | 2017-09-12 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN107154384B (zh) * | 2016-03-04 | 2020-11-20 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN107564912A (zh) * | 2016-07-01 | 2018-01-09 | 新加坡商格罗方德半导体私人有限公司 | 具有nvm结构的集成电路及其制造方法 |
| CN107564912B (zh) * | 2016-07-01 | 2020-07-28 | 新加坡商格罗方德半导体私人有限公司 | 具有nvm结构的集成电路及其制造方法 |
| CN106653609A (zh) * | 2016-12-15 | 2017-05-10 | 东莞市联洲知识产权运营管理有限公司 | 一种新型鳍式场效应晶体管及其制作方法 |
| CN106653609B (zh) * | 2016-12-15 | 2019-11-29 | 温岭腾科电子有限公司 | 一种新型鳍式场效应晶体管及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104051272B (zh) | 2017-03-29 |
| US20140264496A1 (en) | 2014-09-18 |
| US8987837B2 (en) | 2015-03-24 |
| US8859379B2 (en) | 2014-10-14 |
| US20140264598A1 (en) | 2014-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104051272A (zh) | 应力增强的finfet 器件 | |
| US8932918B2 (en) | FinFET with self-aligned punchthrough stopper | |
| US8951870B2 (en) | Forming strained and relaxed silicon and silicon germanium fins on the same wafer | |
| US8883578B2 (en) | Strained silicon nFET and silicon germanium pFET on same wafer | |
| US9171954B2 (en) | FinFET structure and method to adjust threshold voltage in a FinFET structure | |
| CN103168363B (zh) | 半导体结构及制造方法 | |
| US10615278B2 (en) | Preventing strained fin relaxation | |
| US9276115B2 (en) | Semiconductor devices and methods of manufacture | |
| CN103378160B (zh) | 与鳍式场效应晶体管技术兼容的器件结构 | |
| US9356014B2 (en) | High-voltage metal-insulator-semiconductor field effect transistor structures | |
| CN103189985B (zh) | 不对称异质结构fet及制造方法 | |
| CN104253157A (zh) | 薄本体开关晶体管 | |
| US9171952B2 (en) | Low gate-to-drain capacitance fully merged finFET | |
| US20160268413A1 (en) | Diamond shaped source drain epitaxy with underlying buffer layer | |
| US9006052B2 (en) | Self aligned device with enhanced stress and methods of manufacture |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |