JP6029885B2 - バッファ付きフィンｆｅｔデバイス - Google Patents

バッファ付きフィンｆｅｔデバイス Download PDF

Info

Publication number
JP6029885B2
JP6029885B2 JP2012174990A JP2012174990A JP6029885B2 JP 6029885 B2 JP6029885 B2 JP 6029885B2 JP 2012174990 A JP2012174990 A JP 2012174990A JP 2012174990 A JP2012174990 A JP 2012174990A JP 6029885 B2 JP6029885 B2 JP 6029885B2
Authority
JP
Japan
Prior art keywords
region
buffer
vertical fin
well
well region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012174990A
Other languages
English (en)
Other versions
JP2013046065A (ja
Inventor
ラヒム アーファン
ラヒム アーファン
ティー． ワット ジェフリー
ティー． ワット ジェフリー
ヤンジョン シュー
ヤンジョン シュー
リン−シー リウ
リン−シー リウ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of JP2013046065A publication Critical patent/JP2013046065A/ja
Application granted granted Critical
Publication of JP6029885B2 publication Critical patent/JP6029885B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Description

（技術分野）
本発明は概して、集積回路デバイスに関する。
（背景技術の説明）
フィンＦＥＴ（フィン電界効果トランジスタ）デバイスは、比較的最近開発された非平面トランジスタデバイスである。フィンＦＥＴデバイスは概して、垂直フィン状チャネルによって特徴付けられ、通常、絶縁体上のシリコン（ＳＯＩ）またはバルクシリコン基板上に形成される。
フィンＦＥＴデバイスのロバストネス（ｒｏｂｕｓｔｎｅｓｓ）を向上させることが非常に望まれる。
一実施形態は、バッファ付きトランジスタデバイスに関する。このデバイスは、半導体基板に形成されたバッファ付き垂直フィン状構造を含む。この垂直フィン状構造は、少なくとも、上位の半導体層と、バッファ領域と、ウェル領域の少なくとも一部分とを含む。バッファ領域は、第１のドーピング極性を有し、ウェル領域は、第１のドーピング極性と反対である第２のドーピング極性を有する。垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合は、バッファ領域とウェル領域との間に形成される。
他の実施形態、局面、および特徴も開示されている。
例えば、本発明は、以下を提供する。
(項目１)
トランジスタデバイスであって、
半導体基板と、
該半導体基板に形成されたバッファ付き垂直フィン状構造であって、該垂直フィン状構造は、
ドレーン領域とソース領域との間にチャンネル領域を含む上位の半導体層と、
該上位の半導体層の下のバッファ領域であって、第１のドーピング極性を有する、バッファ領域と、
該第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域の少なくとも一部分と、
該バッファ領域と該ウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含む、バッファ付き垂直フィン状構造と、
該上位の半導体層のチャンネル領域をおおい形成されたゲートスタックと
を備えている、トランジスタデバイス。
(項目２)
上記垂直フィン状構造に隣接した酸化物で充填された溝をさらに備えている、上記項目のいずれか一項に記載のデバイス。
(項目３)
ソース領域およびドレーン領域上にエピタキシアルに成長した層をさらに備えている、上記項目のいずれか一項に記載のデバイス。
(項目４)
上記ゲートスタックに隣接したゲートスタックスペーサをさらに備え、該ゲートスタックスペーサは、該ゲートスタックのゲート電極を上記ソース領域およびドレーン領域から電気的に絶縁する、上記項目のいずれか一項に記載のデバイス。
(項目５)
１つのｐ−ｎ接合が上記バッファ領域と上記ウェル領域との間になるように、該バッファ領域は、該ウェル領域のすぐ上にある、上記項目のいずれか一項に記載のデバイス。
(項目６)
上記バッファ付き垂直フィン状構造の上記ベースにおいて、上記ウェル領域の第１の層は、上記バッファ領域のすぐ上にあり、該ウェル領域の第２の層は、該バッファ領域のすぐ下であり、それによって２つのｐ−ｎ接合が該バッファ領域と該ウェル領域との間に存在する、上記項目のいずれか一項に記載のデバイス。
(項目７)
上記バッファ付き垂直フィン状構造を迂回し、上記ウェル領域と電気的に接続するウェルタップをさらに備えている、上記項目のいずれか一項に記載のデバイス。
(項目８)
上記垂直フィン状構造の水平断面は、上記ｐ−ｎ接合によって完全にカバーされている、上記項目のいずれか一項に記載のデバイス。
(項目９)
半導体基板上にバッファ付き垂直フィン状構造を備えているフィンＦＥＴデバイスを作製する方法であって、該方法は、
第１のドーピング極性となるように、該垂直フィン状構造内のウェル領域を少なくとも部分的にインプラントすることと、
該第１のドーピング極性と反対である第２のドーピング極性となるように、該垂直フィン状構造のバッファ領域をインプラントすることと
を含み、少なくとも１つのｐ−ｎ接合が、該バッファ領域と該ウェル領域との間に形成され、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする、方法。
(項目１０)
溝エッチングを実行して、上記垂直フィン状構造の側面を画定する溝を形成することと、
該溝を酸化物で充填することと
をさらに含む、上記項目のいずれか一項に記載の方法。
(項目１１)
上記溝エッチングはまた、垂直ウェル−タップ構造の側面を画定する溝を形成し、該垂直ウェル−タップ構造は、上記バッファ付き垂直フィン状構造を迂回し、上記ウェル領域と電気的に接続する、上記項目のいずれか一項に記載の方法。
(項目１２)
上記溝における酸化物に凹みを付けて上記垂直フィン状構造の上位の半導体層を露出させるように、酸化物への凹み付けを実行することをさらに含む、上記項目のいずれか一項に記載の方法。
(項目１３)
上記上位の半導体層のチャンネル領域をおおいゲートスタックを形成することをさらに含む、上記項目のいずれか一項に記載の方法。
(項目１４)
上記ゲートスタックに隣接してゲートスタックスペーサを形成することと、
上記上位の半導体層のソース領域およびドレーン領域上に選択的エピタキシアル成長を実行すること
をさらに含む、上記項目のいずれか一項に記載の方法。
(項目１５)
上記バッファ領域は、上記ウェル領域のすぐ上でインプラントされ、それによって１つのｐ−ｎ接合が、該バッファ領域と該ウェル領域との間に形成される、上記項目のいずれか一項に記載の方法。
(項目１６)
上記バッファ領域は、上記ウェル領域内でインプラントされ、それによって第１のｐ−ｎ接合が、該バッファ領域と該ウェル領域の第１の層との間に形成され、第２のｐ−ｎ接合が、該バッファ領域と該ウェル領域の第２の層との間に形成される、上記項目のいずれか一項に記載の方法。
(項目１７)
上記ウェル領域およびバッファ領域のインプラントは、上記垂直フィン状構造の上記水平断面が上記少なくとも１つのｐ−ｎ接合によって完全にカバーされるようなものである、上記項目のいずれか一項に記載の方法。
(項目１８)
少なくとも１つのバッファ付きフィンＦＥＴデバイスを備えている集積回路であって、該バッファ付きフィンＦＥＴデバイスは、
バッファ付き垂直フィン状構造であって、少なくとも
ドレーン領域とソース領域との間にチャンネル領域を含む上位の半導体層と、
該上位の半導体層の下のバッファ領域であって、第１のドーピング極性を有するバッファ領域と、
該第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域の少なくとも一部分と、
該バッファ領域と該ウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含む、バッファ付き垂直フィン状構造と、
該上位の半導体層のチャンネル領域をおおい形成されたゲートスタックと
を備えている、集積回路。
(項目１９)
上記バッファ付き垂直フィン状構造を迂回し、上記ウェル領域と電気的に接続するウェルタップをさらに備えている、上記項目のいずれか一項に記載の集積回路。
(項目２０)
上記バッファ付きフィンＦＥＴデバイスは、スタティックメモリセルの一部である、上記項目のいずれか一項に記載の集積回路。
(項目２１)
上記バッファ付きフィンＦＥＴデバイスは、アナログ回路の一部である、上記項目のいずれか一項に記載の集積回路。
（摘要）
一実施形態は、バッファ付きトランジスタデバイスに関する。このデバイスは、半導体基板に形成されたバッファ付き垂直フィン状構造を含む。この垂直フィン状構造は、少なくとも、上位の半導体層と、バッファ領域と、ウェル領域の少なくとも一部分とを含む。バッファ領域は、第１のドーピング極性を有し、ウェル領域は、第１のドーピング極性と反対である第２のドーピング極性を有する。垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合は、バッファ領域とウェル領域との間に形成される。他の実施形態、局面、および特徴も開示されている。
図１は、本発明の実施形態に従ってバッファ付きフィンＦＥＴデバイスを作製する方法の流れ図である。 図２は、本発明の実施形態に従うバッファ付きフィンＦＥＴデバイスの一部の特徴を示す平面図である。 図３は、本発明の実施形態に従ってハードマスク層上でレジストをパターン化した後の第１のデバイス構造の３つの断面図を示す。 図４は、本発明の実施形態に従う酸化物充填および化学機械平坦化の後の第１のデバイス構造の３つの断面図を示す。 図５は、本発明の実施形態に従ってソース−ドレーン延長インプランテーション後の第１のデバイス構造の３つの断面図を示す。 図６は、本発明の実施形態に従う作製プロセスの後の第１のデバイス構造の３つの断面図を示す。 図７は、本発明の実施形態に従うバッファ付きフィンＦＥＴデバイスおよび隣接するウェルタップの一部の特徴を示す平面図である。 図８は、本発明の実施形態に従うバッファ付きフィンＦＥＴデバイスおよび隣接するウェルタップの作製の間の様々なステップ後の断面図を示す。 図９は、本発明の代替の実施形態に従う作製プロセス後の第２のデバイス構造の３つの断面図を示す。 図１０は、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）の単純化された部分的ブロック略図であり、このＦＰＧＡは、本発明の実施形態を実装するように構成され得る。 図１１は、本発明の実施形態に従って、垂直フィン状構造の水平断面に部分的にのみ及ぶｐ−ｎ接合を備えているデバイス構造の断面図を示す。
本明細書に提供された図面は、必ずしもサイズが合っていないことに留意されたい。図面は、ここに開示された発明の理解を容易にするために、例示の目的で提供されている。
（詳細な説明）
出願人等は、メモリセルの中のフィンＦＥＴデバイスのきわめて小さい寸法が、セルを単一現象故障（ＳＥＵ）および電子雑音信号に対して影響されやすくしていることを突き止めた。ＳＥＵは、セル内の敏感なノードにおける電子−正孔対の生成を引き起こす放射によって引き起こされ得る。集積回路の動作および性能は、そのようなＳＥＵによって実質的に弱められ得る。例えば、フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）および他のプログラム可能論理デバイス（ＰＬＤ）は、構成ランダムアクセスメモリ（ＣＲＡＭ）セルに発生するＳＥＵに対して特に敏感である。他のタイプの集積回路、例えばマイクロプロセッサおよび用途特定集積回路（ＡＳＩＣ）もまた、ＳＥＵに対して敏感である。
さらに、フィンＦＥＴデバイスはまた、集積回路の他の部分から導電路を介して伝送され得る電子雑音信号に対しても敏感である。特に、基板雑音は、アナログ回路に適用されるフィンＦＥＴデバイスの性能に悪影響を及ぼす。
本開示は、バッファ付きフィンＦＥＴデバイスおよび該デバイスを作製する方法を提供する。１つの適用例として、バッファ付きフィンＦＥＴデバイスは、メモリセルにおけるＳＥＵの発生を実質的に低減するために、スタティックメモリセルにおいて利用され得る。例えば、バッファ付きフィンＦＥＴデバイスは、ＦＰＧＡまたは他の集積回路におけるＣＲＡＭセルにおいて使用され得る。バッファ付きフィンＦＥＴデバイスの耐雑音性特徴はまた、バッファ付きフィンＦＥＴデバイスを基板雑音に対して影響され難くし、従って、バッファ付きフィンＦＥＴデバイスがアナログ回路に適用されることを十分に相応しくする。
図１は、本発明の実施形態に従ってバッファ付きフィンＦＥＴデバイスを作製する方法１００の流れ図である。作成方法１００は、図２〜図６の構造略図と連携して以下に説明される。
バッファ付きフィンＦＥＴデバイスの一部の特徴および３つの横断面を示す上（平）面図が、図２で与えられる。図２の主な目的は、３つの横断面の位置を示すことであり、これら３つの横断面は、図３〜図６および図９の断面図で使用されることに留意されたい。図に示される特徴は、実際には、最終的なフィンＦＥＴデバイスの他の層の下に埋められる。図２の第１の横断面は、Ａ−Ａ’と表示され、ゲート電極５０８の下で３つのフィンを横断する。換言すれば、トランジスタがオンのとき、フィンを貫流する電流は、Ａ−Ａ’平面を貫流する。第２の横断面は、Ｂ−Ｂ’と表示され、Ａ−Ａ’と平行である。Ｂ−Ｂ’平面は、３つのドレーン（またはソース）特徴５１２を横断する。第３の横断面は、Ｃ−Ｃ’と表示され、Ａ−Ａ’およびＢ−Ｂ’に対して垂直である。Ｃ−Ｃ’平面は、フィンを長手方向に切る。
図３〜図６は、本発明の実施形態に従う作製プロセスの様々なポイントにおける３つの横断面（Ａ−Ａ’、Ｂ−Ｂ’、およびＣ−Ｃ’）に沿う第１のデバイス構造の断面図を示す。図６に示す作製されたデバイスは、垂直フィン状構造のチャンネルとベースとの間に、ラジエーションハードニング（ｒａｄｉａｔｉｏｎ ｈａｒｄｅｎｉｎｇ）（および雑音からの絶縁）に対する１つのｐ−ｎ接合を提供する。
図９は、本発明の実施形態に従う作製プロセスの後の、３つの横断面（Ａ−Ａ’、Ｂ−Ｂ’、およびＣ−Ｃ’）に沿う第２のデバイス構造の断面図を示す。図９に示す作製されたデバイスは、垂直フィン状構造のチャンネルとベースとの間に、ラジエーションハードニング（および雑音からの絶縁）に対する２つのｐ−ｎ接合を提供する。
ブロック１０２において、半導体ウェーハが提供される。半導体ウェーハは、例えば、シリコン基板であり得る。シリコン基板は、ドープされないか、またはわずかにドープされることがあり得る。
ブロック１０３において、ウェルインプランテーションに対するパターン化されたマスクが形成され得る。このステップは、マスク層を堆積させることと、マスク層をパターン化してウェルインプランテーションに対する領域を露出させるために、リソグラフィーを使用することとを含む。ウェルインプランテーションが次に、ブロック１０４において実行され得る。ウェルインプランテーションは、実施形態に依存して、ｎ−タイプまたはｐ−タイプのウェル領域いずれかを形成し得る。基板の上位層の下に埋められた層をより重くドープするために、高エネルギーイオンインプランテーションが、使用され得る。一実装において、ウェルインプランテーションは、１０１７ｃｍ−３のオーダーの密度でドーパント原子をインプラントし得る。
ブロック１０５において、バッファインプランテーションに対するパターン化されたマスクが形成され得る。このステップは、マスク層を堆積させることと、マスク層をパターン化してバッファインプランテーションに対する領域を露出させるために、リソグラフィーを使用することとを含む。バッファインプランテーションが次に、ブロック１０６において実行され得る。バッファインプランテーションは、実施形態に依存して、ｐ−タイプまたはｎ−タイプのバッファ層いずれかを形成し得る。本発明の実施形態に従って、ウェル領域およびバッファ層は、相反するドーピング極性を有するべきである。バッファ層の上位部分は、より軽くドープされ、バッファ層の下位部分は、より重くドープされるように、バッファインプランテーションは、勾配をつけられ得る。一実装において、バッファインプランテーションは、１０１７ｃｍ−３のオーダーの密度でドーパント原子をインプラントし得る。
ブロック１０７において、パターン化されたハードマスクが形成され得る。このステップは、複数層のハードマスクを堆積させることと、溝エッチングのためにハードマスクをパターン化するためにリソグラフィーを使用することとを含み得る。ハードマスクは、例えば、窒化物層（例えば、窒化ケイ素）の下に酸化物層（例えば、酸化ケイ素）を含み得る。
図３は、本発明の実施形態に従ってハードマスク層上でレジストをパターン化した後の第１のデバイス構造の３つの断面図を提供する。図３は、ウェル領域３０２の上の上位の半導体層３０６、バッファ層３０４を示す。上述したように、バッファ層３０４およびウェル領域３０２は、相反する極性となるようにドープされ得、そして、バッファ層の上位部分がより軽くドープされ、バッファ層の下位部分がより重くドープされるようにドーピング状態に勾配を持たせるために、バッファ層３０４がインプラントされ得る。上位の半導体層３０６は、ドープされないか、または軽くドープされることがあり得る。以下にさらに説明されるように、上位の半導体層３０６は、フィンＦＥＴデバイスのチャンネル、ドレーン、およびソースを形成するために使用される。ハードマスク３０８をパターン化するために使用されるパターン化されたレジスト層３１０が図３にさらに示されている。
ハードマスクがパターン化された後に、溝エッチングプロセスが次に、図１のブロック１０８において実行され得る。溝エッチングは、異方性ドライエッチングプロセスを使用して実行され得る。溝エッチングは、フィンＦＥＴデバイスの特徴である垂直フィン状構造を画定し得る。ブロック１１０において、角に丸みを付けるプロセスが次に実行され得る。ブロック１１２において、溝が次に、酸化物フィルによって充填され得る。酸化物の充填は、高いアスペクト比の酸化物堆積プロセスを使用して実行され得る。ブロック１１４において、化学機械平坦化技術（ＣＭＰ）が表面を平坦化するために適用され得る。ハードマスクが、ＣＭＰに対するストップ層として作用し得る。
図４は、本発明の実施形態に従う酸化物充填および化学機械平坦化の後の第１のデバイス構造の３つの断面図を提供する。図４は、酸化物で充填された溝４０２を示し、酸化物で充填された溝４０２は、ハードマスク３０８の下でエッチングされていない部分によって形成された垂直フィン状構造４０４を分離する。示されるように、垂直フィン状構造４０４は、ベースに向かって広がり得、そしてバッファ層３０４より下にウェル領域３０２の中に延び得る。
図１に戻って、酸化物への凹み付けは、ブロック１１６において実行され得る。酸化物への凹み付けは、例えば、ドライ凹みエッチングプロセスによって実行され得る。酸化物への凹み付けは、各垂直フィン状構造の上位の半導体層の少なくとも一部分を露出させる。露出した部分は、フィン状であり、デバイスのフィン状本体またはフィンとも称され得る。各フィンの中央部分は、フィンＦＥＴデバイスのチャンネルに対して使用され、各フィンの側面部分は、フィンＦＥＴデバイスのソースおよびドレーンに対して使用される。
ブロック１１８において、ゲートスタックが次に、チャンネルの３つの露出した表面をおおい形成され得る。ゲートスタックは、薄いゲート誘電体層を含み得、この薄いゲート誘電体層は、フィンＦＥＴデバイスのフィン状チャンネルの３つの露出した表面をおおい堆積される。ゲート誘電体層は、ゲート酸化物層または高いＫ誘電体層であり得る。ゲートスタックはさらに、ゲート電極を含み得、このゲート電極は、薄いゲート酸化物層の上に形成される。ゲート電極は、例えば、化学蒸着によって堆積させられ得るポリシリコンで作製され得るか、または金属ゲート電極であり得る。ゲートスタックの形成の後に、ブロック１２０において、ゲートスタックスペーサが、酸化物層としてゲート電極の両側に形成され得る。ゲートスタックスペーサは、フィンＦＥＴデバイスのソースおよびドレーンからゲート電極を絶縁することに役立つ。ブロック１２２において、ソース−ドレーン延長（ＳＤＥ）インプランテーションが次に実行され得る。一実装において、バッファ層がｐ−タイプである場所では、ドレーンおよびソース延長領域がｎ−タイプとなるように、ＳＤＥインプラントが、ドレーンおよびソース延長領域をドープし得る。ＳＤＥインプランテーションは、一部の実施形態において使用され得る光学的ステップである。他の実施形態においては、ソースおよびドレーンのドーピングは、ソースおよびドレーンのエピタキシアル成長の間のインサイチュドーピングを介して達成され得る。
図５は、本発明の実施形態に従ってソース−ドレーン延長インプランテーション後の第１のデバイス構造の３つの断面図である。図５は、酸化物で充填された溝４０２が、下位の表面レベル５０２まで凹みが付けられて、垂直構造のフィン状本体（すなわちフィン）５０４を露出させることを示している。露出したフィン５０４は、（Ａ−Ａ’およびＣ−Ｃ’断面で示される）ドープされていないかまたは軽くドープされたチャンネル領域５１４および（Ｂ−Ｂ’およびＣ−Ｃ’断面で示される）ドープされたドレーン／ソース領域５１２を含み得る。Ａ−Ａ’断面はまた、薄いゲート誘電体層５０６とゲート電極５０８とを含むデートスタックを示す。ゲート誘電体５０６は、チャンネル５１４の３つの露出した表面をおおい堆積させられる。ゲート電極５０８の両側のゲートスタックスペーサ５１０が、Ｃ−Ｃ’断面で示される。
図１の流れ図に戻って、随意的なＳＤＥインプランテーションの後に、ソース／ドレーンの選択的エピタキシアル成長が、ブロック１２４において実行される。上述したように、ソースおよびドレーンのエピタキシアル成長が、ソースおよびドレーンのインサイチュドーピングによって達成され得る。深いソース／ドレーンインプランテーションが次に、ブロック１２６において実行され得る。深いソース／ドレーンインプランテーションは、ソースおよびドレーンにおける直列抵抗を低減するために実行され得る。
図６は、本発明の実施形態に従う作製プロセスの後の第１のデバイス構造の３つの断面図を示す。ソース／ドレーン領域のエピタキシアル成長部分６０２が示される。エピタキシアル成長部分６０２の実際の幾何学的状態は、図６に示される単純な幾何学的形状とは異なることが予期され得ることに留意されたい。
図６に示される作製されたデバイスの第１の実装において、ドレーンおよびソース領域５１２（および延長６０２）は、ｎ−タイプにドープされ得、チャンネル領域５１４は、ドープされないかまたは軽くドープされることがあり得、バッファ層３０４は、ｐ−タイプにドープされ得、そしてウェル領域３０２は、ｎ−タイプにドープされ得る。この実施形態において、ｐ−タイプのバッファ層３０４とｎ−タイプのウェル領域３０２との間には、単一のｐ−ｎ接合が存在する。
図６に示される作製されたデバイスの第２の実装において、ドレーンおよびソース領域５１２（および延長６０２）は、ｐ−タイプにドープされ得、チャンネル領域５１４は、ここでも、ドープされないかまたは軽くドープされることがあり得、バッファ層３０４は、ｎ−タイプにドープされ得、ウェル領域３０２は、ｐ−タイプにドープされ得る。この実施形態において、ｎ−タイプのバッファ層３０４とｐ−タイプのウェル領域３０２との間には、単一のｐ−ｎ接合が存在する。
有利なことに、バッファ層３０４は、電離放射によって生成される電荷に対してフィンＦＥＴデバイスを効果的に強固にする。有利なことに、バッファ層３０４はまた、垂直フィン状構造を上方に伝送され得る電子雑音信号に対してデバイスを影響され難くすることで、デバイスに雑音からの絶縁を提供する。この理由は、バッファ層３０４が、ウェル領域３０２と比較して反対のドーピング極性であり、それによって、２つの領域の間にｐ−ｎ接合が形成されるからである。ｐ−ｎ接合により、ウェル３０２は、従来のフィンＦＥＴのソース／ドレーンによって集められたであろう電荷の多くをまたはそのほとんどを集める。
図７は、本発明の実施形態に従うバッファ付きフィンＦＥＴデバイスおよび隣接するウェルタップの一部の特徴を示す平面図である。図７に示される特徴（例えばゲート電極５０８）は実際は、最終的なフィンＦＥＴデバイスの他の層の下に埋められている。図２からのＢ−Ｂ’断面が図７に示されており、ドレーン（またはソース）特徴５１２および隣接するウェルタップ７０２を横断している。
図８は、本発明の実施形態に従うフィンＦＥＴデバイスの作製の間の図７のＢ−Ｂ’平面における４つの断面図を示す。示される断面図は、作成プロセスにおける様々なポイントに対応する。バッファ付きフィンＦＥＴデバイスのドレーン（またはソース）特徴５１２は、各図の左側に形成されつつあり、そしてウェルタップ７０２は、各図の右側に形成されつつある。
図８の左上角の第１の断面図は、ハードマスク層３０８上でレジスト層３１０をパターン化した後の断面を示す。この図は、作製プロセスにおける図３と同じポイントでのデバイスを示す。図示されるように、バッファ層３０４は、バッファ付きフィンＦＥＴデバイスの左側に形成されるが、ウェルタップの右側には形成されない。その代わり、内在的（ｉｎｔｒｉｎｓｉｃ）にドーピングされているか、または軽くドープされた上位の半導体層３０６が、ウェル領域３０２からウェルタップに対するハードマスク層３０８へ延びる。
図８の右上角の第２の断面図は、酸化物フィルのＣＭＰ後の断面を示す。この図は、作製プロセスにおける図４と同じポイントでのデバイスを示す。図示されるように、ウェルタップの右側の垂直フィン状構造は、バッファ層３０４を有しない。その代わり、上位の半導体層３０６が、垂直フィン状構造のベースにおけるウェル領域３０２からウェルタップに対するハードマスク層３０８へ延びる。
図８の右下角の第３の断面図は、ＳＤＥインプランテーション後の断面を示す。この図は、作製プロセスにおける図５と同じポイントでのデバイスを示す。このポイントにおいて、左側に、ドレーン（またはソース）に対する露出したフィン状本体５１２と、右側に、ウェルタップに対する露出したフィン状本体７０２が存在する。反対のドーピング極性のバッファ層３０４が、ドレーン（またはソース）の下にある一方、ウェルタップの下のドープされた半導体層７０１は、ウェルタップと同じドーピング極性である。
最後に、図８の左下角の第４の断面図は、選択的なエピタキシアル成長および深いソース／ドレーンインプランテーションの後の断面を示す。この図は、作製プロセスにおける図６と同じポイントでのデバイスを示す。ここでは、ドレーン（またはソース）上のエピタキシアル成長部分６０２およびウェルタップに対するエピタキシアル成長部分７０３が示される。
有利なことに、上述されたウェルタップ構造は、バッファ付きフィンＦＥＴデバイスの下のウェルとの電気的接続を作るために使用され得る。図６および図７に示されるウェルタップ構造は、ウェル接続に対する別個のフィン７０２を有する。あるいは、ウェルタップ構造は、ウェル接続に対して、別個のフィンの代わりに、別個の平面領域を使用し得る。ウェルタップは、フィンＦＥＴデバイスのウェルに対する適切なバイアスを設定するために使用され得る。例えば、ｎ−チャンネルのフィンＦＥＴデバイスに対して、ウェルは、電圧Ｖｃｃを供給するように設定され得る。
図９は、本発明の別の実施形態に従う第２のデバイス構造の作製後の３つの断面図を提供する。第２のデバイス構造もまた、図１に関連して上述された作製の方法１００におけるプロセスステップによって作製され得る。しかしながら、バッファおよびウェルインプラントは、第２のデバイス構造に対しては、異なる深さレベル（および異なる極性）にある。
図９における第２のデバイス構造を形成するために、ウェルインプラント１０４およびバッファインプラント１０８のステップがバッファ層９０４を形成するために使用され、バッファ層９０４は、ウェル領域９０２の２つの層を分離する。これは、連続する領域をカバーするウェルインプラント１０４および次のバッファインプラント１０８によって、連続する領域の中央にバッファ層９０４を形成し、それによってバッファ層９０４が、ウェル領域９０２の２つの残存層の間に挟まれることによって達成され得る。
図９に示される作製されたデバイスの第１の実装において、ドレーンおよびソース領域５１２（および延長６０２）はｎ−タイプにドープされ得、チャンネル領域５１４およびウェル領域（層）９０２は、ｐ−タイプにドープされ得、そしてバッファ層９０４は、ｎ−タイプにドープされ得る。この実施形態において、２つのｐ−ｎ接合は、ｎ−タイプのバッファ層９０４が、ｐ−タイプのウェル領域９０２の２つの層の中央に挟まれていることによって形成される。
図９に示される作製されたデバイスの第２の実装において、ドレーンおよびソース領域５１２（および延長６０２）は、ｐ−タイプにドープされ得、チャネル領域５１４およびウェル領域（層）９０２は、ｎ−タイプにドープされ得、およびバッファ層９０４は、ｐ−タイプにドープされ得る。この実施形態において、２つのｐ−ｎ接合は、ｐ−タイプバッファ層９０４が、ｎ−タイプのウェル領域９０２の２つの層の中央に挟まれていることによって形成される。
有利なことに、バッファ層９０４は、電離放射によって生成される電荷に対してフィンＦＥＴデバイスを効果的に強固にする。有利なことに、バッファ層９０４はまた、垂直フィン状構造を上方に伝送され得る電子雑音信号に対してデバイスを影響され難くすることで、デバイスに雑音からの絶縁を提供する。この理由は、バッファ層９０４が、ウェル領域９０２の２つの隣接する層と比較して反対のドーピング極性であるからである。斯くして、２つのｐ−ｎ接合がバッファ層９０４とウェル領域９０２の２つの層との間で形成される。２つのｐ−ｎ接合により、ベース４０６の近くのウェル領域９０２の層およびバッファ層９０４は、従来のフィンＦＥＴのソース／ドレーンによって集められたであろう電荷の多くをまたはそのほとんどを集める。
他の実施形態において、上述された１つまたは２つのｐ−ｎ接合の他に、さらなるｐ−ｎ接合が、更なるインプラントによってまたはエピタキシアル成長と組み合わされたインプラントによって作製され得る。２つより多くのｐ−ｎ接合は、さらなるラジエーションハードニング（および雑音からの絶縁）を提供するが、更なるプロセスステップが必要となる。
本明細書に開示されたバッファ付きフィンＦＥＴデバイスは、耐ＳＥＵメモリセルを形成するために使用され得ることが勘案されている。本明細書に開示されたバッファ付きフィンＦＥＴデバイスは、耐雑音アナログ回路を形成するために利用され得ることも勘案されている。本明細書に開示されたバッファ付きフィンＦＥＴデバイスはまた、他の電子回路にも使用され得る。フィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、マイクロプロセッサ、用途特定集積回路（ＡＳＩＣ）などを含む様々なタイプの集積回路が、本明細書に開示されたバッファ付きフィンＦＥＴデバイスを利用し得る。
図１０は、ＦＰＧＡ１０００の単純化された部分的ブロック略図であり、ＦＰＧＡ１０００は、本発明の局面を含むことができる。例えば、ＦＰＧＡ１０００のＣＲＡＭセルおよび／またはアナログ回路は、本明細書に説明されたバッファ付きフィンＦＥＴデバイスを使用して形成され得る。ＦＰＧＡの動作中、ＣＲＡＭセルは、ＦＰＧＡをプログラムするために使用される構成データを格納する。アナログ回路は、例えば、高速直列通信リンク用に、または他の目的用に使用され得る。
ＦＰＧＡ９００は、例示的目的だけのために本明細書において説明され、本発明は、集積回路の多くの異なるタイプで実装され得ることが理解されるべきである。換言すれば、本発明の実施形態は、多くのタイプの集積回路、例えばフィールドプログラム可能ゲートアレイ（ＦＰＧＡ）、プログラム可能論理デバイス（ＰＬＤ）、複合プログラム可能論理デバイス（ＣＰＬＤ）、プログラム可能論理アレイ（ＰＬＡ）、デジタル信号プロセッサ（ＤＳＰ）、マイクロプロセッサ、および用途特定集積回路（ＡＳＩＣ）において使用され得ることが理解されるべきである。
ＦＰＧＡ１０００は、「コア」内にプログラム可能論理アレイブロック（またはＬＡＢ）１００２の２次元アレイを含み、ＬＡＢ１００２は、様々な長さとスピードの列および行の相互接続コンダクタのネットワークによって相互接続されている。ＬＡＢ１００２は、複数の（例えば１０個の）論理素子（またはＬＥ）を含む。
ＬＥは、ユーザ定義論理機能の効率的な実装を提供するプログラム可能論理ブロックである。ＦＰＧＡは、多くの論理素子を有し、これらの論理素子は、様々な組み合わせおよび順序機能を実装するために構成されることができる。論理素子は、プログラム可能相互接続構造へのアクセスを有する。プログラム可能相互接続構造は、ほとんどいかなる所望の構成にでも論理素子を相互接続するためにプログラムされることができる。
ＦＰＧＡ１０００はまた、分散型メモリ構造を含み、この分散型メモリ構造は、アレイ全体にわたって提供された様々なサイズのランダムアクセスメモリ（ＲＡＭ）ブロックを含む。ＲＡＭブロックは、例えば、ブロック１００４、ブロック１００６、およびブロック１００８を含む。これらのメモリブロックはまた、シフトレジスタおよびＦＩＦＯバッファを含むことができる。
ＦＰＧＡ１０００はさらに、デジタル信号処理（ＤＳＰ）ブロック１０１０を含み得、ＤＳＰブロック１０１０は、例えば、加算または減算機能を備えた乗算機を実装することができる。この例ではチップの周囲の周りに位置する入力／出力素子（ＩＯＥ）１０１２は、多くのシングルエンド型および差動入力／出力標準をサポートする。各ＩＯＥ１０１２は、ＦＰＧＡ１０００の外部端子（すなわちピン）に結合され得る。
図６および図９に示されるデバイス構造は、垂直フィン状構造の水平断面全体をカバーするｐ−ｎ接合を含んでいるが、他の実施形態は、垂直フィン状構造の水平断面を部分的にカバーするだけであるｐ−ｎ接合を形成し得ることが勘案されていることに留意された。そのような実施形態の例が、図１１に示されている。
図１１のデバイスは、図１１のバッファ領域３０４が、垂直フィン状構造の水平断面を部分的にカバーする点で図６のデバイスとは異なる。水平断面のカバーされていない部分１１０２は、ドープされていないか、または軽くドープされている半導体であり得る。これは、Ｃ−Ｃ’断面で示されている。
上記説明において、本発明の実施形態の完全な理解を提供するために、多くの詳細が与えられている。しかしながら、本発明の例示的実施形態の上記説明は、網羅的であるようには意図されておらず、また本発明を開示された正確な形式に限定するようにも意図されていない。当業者は、本発明が、１つ以上の詳細がなくとも実施され得る、または他の方法、構成要素その他で実施され得ることを認識する。
他の例では、本発明の局面を不明瞭にすることを避けるために、周知の構造または動作は示されず、説明もされていない。当業者が認識するように、本発明の特定の実施形態および例が、例示的目的で本明細書において説明されている一方で、様々な同等の変更が、本発明の範囲内で可能である。これらの変更が、上記詳細な説明に照らして、本発明になされ得る。
３０２ ウェル領域
３０４ バッファ層
３０６ 上位の半導体層
３０８ ハードマスク
３１０ レジスト層
４０２ 酸化物で充填された溝
４０４ 垂直フィン状構造
４０６ ベース
５０２ 下位の表面レベル
５０４ 露出したフィン
５０６ 薄いゲート誘電体層
５０８ ゲート電極
５１０ ゲートスタックスペーサ
５１２ ドレーンおよびソース領域
５１４ チャンネル
６０２ エピタキシアル成長部分
７０２ ウェルタップ

Claims (17)

  1. トランジスタデバイスであって、該トランジスタデバイスは、
    半導体基板と、
    該半導体基板に形成されたバッファ付き垂直フィン状構造であって、該垂直フィン状構造は、
    ドレーン領域とソース領域との間にチャンネル領域を含む上位の半導体層と、
    該上位の半導体層の下のバッファ領域であって、該バッファ領域は、第１のドーピング極性を有する、バッファ領域と、
    該第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域の少なくとも一部分と、
    該バッファ領域と該ウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該少なくとも１つのｐ−ｎ接合は、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする、少なくとも１つのｐ−ｎ接合と
    を含む、バッファ付き垂直フィン状構造と、
    該上位の半導体層のチャンネル領域をおおい形成されたゲートスタックと
    を備えており、
    該バッファ付き垂直フィン状構造のベースにおいて、該ウェル領域の第１の層は、該バッファ領域のすぐ上にあり、該ウェル領域の第２の層は、該バッファ領域のすぐ下にあり、それによって２つのｐ−ｎ接合が該バッファ領域と該ウェル領域との間に存在する、トランジスタデバイス。
  2. 前記垂直フィン状構造に隣接した酸化物で充填された溝をさらに備えている、請求項１に記載のデバイス。
  3. 前記ソース領域およびドレーン領域上にエピタキシアルに成長した層をさらに備えている、請求項２に記載のデバイス。
  4. 前記ゲートスタックに隣接したゲートスタックスペーサをさらに備え、該ゲートスタックスペーサは、該ゲートスタックのゲート電極を前記ソース領域およびドレーン領域から電気的に絶縁する、請求項３に記載のデバイス。
  5. 前記バッファ付き垂直フィン状構造を迂回し、前記ウェル領域と電気的に接続するウェルタップをさらに備えている、請求項１に記載のデバイス。
  6. 前記垂直フィン状構造の水平断面は、前記ｐ−ｎ接合によって完全にカバーされている、請求項１に記載のデバイス。
  7. 半導体基板上にバッファ付き垂直フィン状構造を備えているフィンＦＥＴデバイスを作製する方法であって、該方法は、
    第１のドーピング極性となるように、該半導体基板内のウェル領域を少なくとも部分的にインプラントすることと、
    該第１のドーピング極性と反対である第２のドーピング極性となるように、該半導体基板のバッファ領域をインプラントすることと、
    該ウェル領域のインプラントおよび該バッファ領域のインプラントの後に、該垂直フィン状構造を形成することと
    を含み、少なくとも１つのｐ−ｎ接合が、該バッファ領域と該ウェル領域との間に形成され、該垂直フィン状構造の水平断面を少なくとも部分的にカバーし、
    該バッファ領域は、該ウェル領域内でインプラントされ、それによって第１のｐ−ｎ接合が、該バッファ領域と該ウェル領域の第１の層との間に形成され、第２のｐ−ｎ接合が、該バッファ領域と該ウェル領域の第２の層との間に形成される、方法。
  8. 前記垂直フィン状構造を形成することは、
    溝エッチングを実行して、該垂直フィン状構造の側面を画定する溝を形成することと、
    該溝を酸化物で充填することと
    を含む、請求項７に記載の方法。
  9. 前記溝エッチングはまた、垂直ウェル−タップ構造の側面を画定する溝を形成し、該垂直ウェル−タップ構造は、前記バッファ付き垂直フィン状構造を迂回し、前記ウェル領域と電気的に接続する、請求項８に記載の方法。
  10. 前記溝における酸化物に凹みを付けて前記垂直フィン状構造の上位の半導体層を露出させるように、酸化物への凹み付けを実行することをさらに含む、請求項８に記載の方法。
  11. 前記上位の半導体層のチャンネル領域をおおいゲートスタックを形成することをさらに含む、請求項１０に記載の方法。
  12. 前記ゲートスタックに隣接してゲートスタックスペーサを形成することと、
    前記上位の半導体層のソース領域およびドレーン領域上に選択的エピタキシアル成長を実行することと
    をさらに含む、請求項１１に記載の方法。
  13. 前記ウェル領域およびバッファ領域のインプラントは、前記垂直フィン状構造の前記水平断面が前記少なくとも１つのｐ−ｎ接合によって完全にカバーされるようなものである、請求項７に記載の方法。
  14. 少なくとも１つのバッファ付きフィンＦＥＴデバイスを備えている集積回路であって、該バッファ付きフィンＦＥＴデバイスは、
    バッファ付き垂直フィン状構造であって、該バッファ付き垂直フィン状構造は、少なくとも
    ドレーン領域とソース領域との間にチャンネル領域を含む上位の半導体層と、
    該上位の半導体層の下のバッファ領域であって、該バッファ領域は、第１のドーピング極性を有する、バッファ領域と、
    該第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域の少なくとも一部分と、
    該バッファ領域と該ウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該少なくとも１つのｐ−ｎ接合は、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする、少なくとも１つのｐ−ｎ接合と
    を含む、バッファ付き垂直フィン状構造と、
    該上位の半導体層のチャンネル領域をおおい形成されたゲートスタックと
    を備えており、
    該バッファ付き垂直フィン状構造のベースにおいて、該ウェル領域の第１の層は、該バッファ領域のすぐ上にあり、該ウェル領域の第２の層は、該バッファ領域のすぐ下にあり、それによって２つのｐ−ｎ接合が該バッファ領域と該ウェル領域との間に存在する、集積回路。
  15. 前記バッファ付き垂直フィン状構造を迂回し、前記ウェル領域と電気的に接続するウェルタップをさらに備えている、請求項１４に記載の集積回路。
  16. 前記バッファ付きフィンＦＥＴデバイスは、スタティックメモリセルの一部である、請求項１４に記載の集積回路。
  17. 前記バッファ付きフィンＦＥＴデバイスは、アナログ回路の一部である、請求項１４に記載の集積回路。
JP2012174990A 2011-08-19 2012-08-07 バッファ付きフィンｆｅｔデバイス Expired - Fee Related JP6029885B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/214,102 US8643108B2 (en) 2011-08-19 2011-08-19 Buffered finFET device
US13/214,102 2011-08-19

Publications (2)

Publication Number Publication Date
JP2013046065A JP2013046065A (ja) 2013-03-04
JP6029885B2 true JP6029885B2 (ja) 2016-11-24

Family

ID=46727117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012174990A Expired - Fee Related JP6029885B2 (ja) 2011-08-19 2012-08-07 バッファ付きフィンｆｅｔデバイス

Country Status (4)

Country Link
US (1) US8643108B2 (ja)
EP (1) EP2560209B1 (ja)
JP (1) JP6029885B2 (ja)
CN (1) CN102956692B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7448432B2 (ja) 2020-07-01 2024-03-12 Ykk Ap株式会社 ふかし枠取付構造および建具

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8723268B2 (en) * 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
US8969932B2 (en) * 2012-12-12 2015-03-03 Globalfoundries Inc. Methods of forming a finfet semiconductor device with undoped fins
US9412871B2 (en) * 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
US9385198B2 (en) * 2013-03-12 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same
CN105308719B (zh) * 2013-06-28 2019-07-26 英特尔公司 基于选择性外延生长的iii-v族材料的器件
US9892922B1 (en) 2013-07-05 2018-02-13 Altera Corporation Methods for fabricating integrated circuits with triple gate oxide devices
US9093565B2 (en) 2013-07-15 2015-07-28 United Microelectronics Corp. Fin diode structure
WO2015047253A1 (en) * 2013-09-25 2015-04-02 Intel Corporation Isolation well doping with solid-state diffusion sources for finfet architectures
KR102130056B1 (ko) * 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
CN104900521B (zh) * 2014-03-04 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
WO2015142847A1 (en) * 2014-03-17 2015-09-24 Tufts University Integrated circuit with multi-threshold bulk finfets
KR102158961B1 (ko) 2014-05-13 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
SG11201608960RA (en) 2014-06-27 2016-11-29 Intel Corp Non-linear fin-based devices
KR102241181B1 (ko) 2014-07-14 2021-04-16 인텔 코포레이션 핀 기반 일렉트로닉스를 위한 고체 소스 확산 접합
KR102227128B1 (ko) 2014-09-03 2021-03-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9536882B2 (en) 2014-12-18 2017-01-03 Globalfoundries Inc. Field-isolated bulk FinFET
US9543382B1 (en) 2015-03-19 2017-01-10 Altera Corporation FinFET with improved SEU performance
KR102310076B1 (ko) * 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
CN106356301A (zh) * 2015-07-17 2017-01-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US11222947B2 (en) 2015-09-25 2022-01-11 Intel Corporation Methods of doping fin structures of non-planar transistor devices
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
KR102532202B1 (ko) 2016-01-22 2023-05-12 삼성전자 주식회사 반도체 소자
US9780088B1 (en) * 2016-03-31 2017-10-03 International Business Machines Corporation Co-fabrication of vertical diodes and fin field effect transistors on the same substrate
WO2018003001A1 (ja) * 2016-06-28 2018-01-04 株式会社ソシオネクスト 半導体装置及び半導体集積回路
CN107680955B (zh) 2016-08-02 2020-01-21 中芯国际集成电路制造(北京)有限公司 静电放电保护器件、半导体装置及制造方法
KR102465533B1 (ko) 2017-11-21 2022-11-11 삼성전자주식회사 수직 채널을 가지는 반도체 소자
US10276692B1 (en) 2017-11-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin diode structure and methods thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307233B1 (en) 1998-07-31 2001-10-23 Texas Instruments Incorporated Electrically isolated double gated transistor
US7242064B2 (en) 1999-06-30 2007-07-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP4270719B2 (ja) * 1999-06-30 2009-06-03 株式会社東芝 半導体装置及びその製造方法
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7045401B2 (en) 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US6951783B2 (en) * 2003-10-28 2005-10-04 Freescale Semiconductor, Inc. Confined spacers for double gate transistor semiconductor fabrication process
KR100587672B1 (ko) * 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
TWI277210B (en) 2004-10-26 2007-03-21 Nanya Technology Corp FinFET transistor process
JP4551811B2 (ja) * 2005-04-27 2010-09-29 株式会社東芝 半導体装置の製造方法
JP4791868B2 (ja) 2006-03-28 2011-10-12 株式会社東芝 Ｆｉｎ−ＮＡＮＤ型フラッシュメモリ
JP2007299991A (ja) 2006-05-01 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
US7517764B2 (en) 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
US8288829B2 (en) 2006-09-21 2012-10-16 Nanyang Technological University Triple well transmit-receive switch transistor
WO2008039495A1 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
JP4461154B2 (ja) * 2007-05-15 2010-05-12 株式会社東芝 半導体装置
JP2010010473A (ja) * 2008-06-27 2010-01-14 Toshiba Corp 半導体装置及びその製造方法
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8557692B2 (en) 2010-01-12 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET LDD and source drain implant technique

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7448432B2 (ja) 2020-07-01 2024-03-12 Ykk Ap株式会社 ふかし枠取付構造および建具

Also Published As

Publication number Publication date
CN102956692B (zh) 2016-12-21
US20130043536A1 (en) 2013-02-21
EP2560209B1 (en) 2020-02-19
EP2560209A1 (en) 2013-02-20
JP2013046065A (ja) 2013-03-04
US8643108B2 (en) 2014-02-04
CN102956692A (zh) 2013-03-06

Similar Documents

Publication Publication Date Title
JP6029885B2 (ja) バッファ付きフィンｆｅｔデバイス
KR101370716B1 (ko) 반도체 소자와 그 제조 및 설계 방법
TWI499033B (zh) 充電保護裝置
US20060121715A1 (en) Integrated circuit having gates and active regions forming a regular grating
US9570465B2 (en) Dual STI integrated circuit including FDSOI transistors and method for manufacturing the same
US5008723A (en) MOS thin film transistor
US8766256B2 (en) SiGe SRAM butted contact resistance improvement
KR20060110702A (ko) 다중채널을 갖는 반도체 장치 및 그의 제조방법.
KR20160080938A (ko) 듀얼 포트 에스램 장치 및 그 제조 방법
US9508852B2 (en) Radiation-hardened-by-design (RHBD) multi-gate device
TW201909282A (zh) 半導體裝置及其製程
JP2012528484A (ja) 集積回路デバイス及びその形成方法
JP2013191760A (ja) 半導体装置
TW201630158A (zh) 半導體積體電路
CN103700631A (zh) 无结mos fet器件的制备方法
US8937505B2 (en) Integrated circuit comprising a clock tree cell
US8785274B2 (en) Method for manufacturing semiconductor device
CN112216695A (zh) 半导体装置及形成半导体装置的方法
US9543382B1 (en) FinFET with improved SEU performance
CN115207088A (zh) 一种横向沟槽型mosfet器件及其制造方法
US20090302421A1 (en) Method and apparatus for creating a deep trench capacitor to improve device performance
CN111403288A (zh) 一种fdsoi器件的形成方法
TW201631769A (zh) 防止子通道漏電流的技術
TWI571970B (zh) 靜態隨機存取記憶體及其製造方法
WO2021065590A1 (ja) 半導体集積回路装置および半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160318

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160324

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160708

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160928

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161019

R150 Certificate of patent or registration of utility model

Ref document number: 6029885

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees