KR102241181B1 - 핀 기반 일렉트로닉스를 위한 고체 소스 확산 접합 - Google Patents

핀 기반 일렉트로닉스를 위한 고체 소스 확산 접합 Download PDF

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Abstract

핀 기반 일렉트로닉스를 위한 고체 소스 확산 접합이 설명된다. 일례에서, 기판 상에 핀이 형성된다. 기판 위에 그리고 핀의 하부 위에 제1 도펀트 타입의 유리가 퇴적된다. 기판 및 핀 위에 제2 도펀트 타입의 유리가 퇴적된다. 유리가 어닐링되어 도펀트가 핀 및 기판 내로 드라이브된다. 유리가 제거되고, 제1 및 제2 콘택이 핀의 하부와의 콘택 없이 핀 위에 형성된다.

Description

핀 기반 일렉트로닉스를 위한 고체 소스 확산 접합{SOLID-SOURCE DIFFUSED JUNCTION FOR FIN-BASED ELECTRONICS}
본 개시내용은 핀 기반 일렉트로닉스에 관한 것으로서, 특히 고체 소스 확산을 이용하는 접합에 관한 것이다.
모놀리식 집적 회로는 전형적으로 실리콘 웨이퍼와 같은 평면 기판 위에 제조된 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 다수의 트랜지스터를 갖는다. 시스템 온 칩(SoC) 아키텍처는 아날로그 및 디지털 회로 모두에서 이러한 트랜지스터를 사용한다. 고속 아날로그 회로가 디지털 회로를 갖는 단일 모놀리식 구조에 통합되면 디지털 스위칭은 아날로그 회로의 정밀도와 선형성을 제한하는 기판 잡음을 유발할 수 있다.
접합 게이트 전계 효과 트랜지스터(JFET)는 표준 MOSFET(Metal Oxide Semiconductor FET) 디바이스에 비해 우수한 저잡음 성능을 제공함으로 인해 아날로그 응용에서 주로 사용된다. JFET는 필터 및 이퀄라이저와 같은 무선 주파수 디바이스에서 그리고 전원, 전력 컨디셔너 등을 위한 전력 회로에서도 유용하다.
JFET 트랜지스터는 백 게이트, 채널 및 상부 게이트 전극을 만들기 위해 주입 접합을 사용하는 벌크 평면 프로세스 기술로 제조된다. JFET는 소스 및 드레인 콘택뿐만 아니라 상부 및 백 게이트를 형성하기 위해 주입된 n 및 p 타입 웰을 사용하여 제조된다. 이러한 벌크 평면 프로세스는 기판 상에 형성된 핀을 사용하는 MOSFET 디바이스를 위해 대체될 수 있다. 핀 상의 FET 디바이스의 형성은 FinFET 아키텍처로 지칭되어 왔다.
본 발명의 실시예들은 유사한 참조 번호가 유사한 요소를 지칭하는 첨부 도면의 도면들에 한정이 아니라 예로서 도시된다.
도 1-4는 본 발명의 일 실시예에 따른 핀 아키텍처 상의 p 채널 전류 흐름 제어 게이트의 측단면도 및 대응하는 정면도이다.
도 5는 본 발명의 일 실시예에 따른 핀 아키텍처 상의 n 채널 전류 흐름 제어 게이트의 측단면도이다.
도 6은 본 발명의 일 실시예에 따른 핀 아키텍처 상의 다중 게이트를 갖는 p 채널 전류 흐름 제어 디바이스의 측단면도이다.
도 7-22는 본 발명의 일 실시예에 따른 도 1의 디바이스에 대한 제조 단계의 측단면도 및 대응하는 정면도이다.
도 23-28은 본 발명의 일 실시예에 따른 도 13-22에 대한 제조의 대안적인 단계의 측단면도 및 대응하는 정면도이다.
도 29는 본 발명의 일 실시예에 따른 FinFET 아키텍처 상의 트랜지스터의 측단면도이다.
도 30은 본 발명의 일 실시예에 따른 도 29의 트랜지스터의 회로도이다.
도 31-55는 본 발명의 일 실시예에 따른 도 29의 트랜지스터의 제조의 대안 단계의 측단면도 및 대응하는 정면도이다.
도 56은 일 실시예에 따른, FinFET 아키텍처로 형성되고 고체 소스 확산 접합을 포함하는 집적 회로를 포함하는 컴퓨팅 디바이스의 블록도이다.
고성능 JFET은 FinFET 프로세스 아키텍처의 핀 상에 제조될 수 있다. JFET의 전기적 특성은 벌크 전송 디바이스로서의 그의 구조에 의존하기 때문에, MOSFET 디바이스와 동일한 방식으로 핀 상에 형성된 JFET 디바이스는 그의 벌크 전송 및 고전류 능력을 잃는다. 그러나, 시스템 온 칩 프로세스 기술을 위한 고성능의 확장 가능 디바이스를 얻기 위해 핀 아키텍처 상의 고체 소스 확산을 사용하여 JFET를 형성할 수 있다.
가변 저항기를 형성하기 위해 유사한 기술이 사용될 수 있다. p 채널 또는 n 채널이 양쪽에 콘택을 갖는 핀 내에 형성될 수 있다. 제어 게이트는 2개의 콘택 사이에서 핀 내의 채널 위에 형성될 수 있다. 핀 내부의 전류 전도 특성 및 핀의 좁은 폭으로 인해, 제어 게이트는 핀 내부의 캐리어 밀도의 우수한 정전기 제어를 제공한다. 이 제어 게이트를 사용함으로써, 캐리어 밀도는 인가되는 바이어스에 따라 (채널 축적을 통해) 증가하거나 (채널 공핍을 통해) 감소할 수 있다.
동일한 제어 게이트 기술은 또한 핀 내의 JFET의 게이트의 일측 또는 양측에 사용될 수 있다. 제어 게이트는 핀 기반 JFET 아키텍처 내에 형성된 가변 저항기로서 작용한다. JFET는 일반적으로 고전압 동작을 유지하는 보다 긴 채널의 디바이스이기 때문에 이러한 제어 게이트는 추가 레이아웃 영역 패널티를 갖지 않으며, 채널을 완전히 차단하는 데 필요한 핀치 오프 전압을 개선할 수 있다.
도 1은 FinFET 아키텍처 내의 전류 흐름 제어 게이트의 측단면도이다. 이는 FinFET 아키텍처 내의 기판 상의 핀의 일부를 보여준다. 핀(106, 108)은 기판(102)으로부터 돌출하고, 분리 산화물(104) 내에 커버된다. 디바이스(101)는 기판(102) 및 핀 상에 형성된다. n 웰(106)은 핀 상에 형성되고 기판 내로 부분적으로 연장될 수 있고, p 타입 채널(108)이 핀 상의 n 웰 위에 형성되었다. 도시된 바와 같이, 핀은 이러한 두 부분으로 이루어지지만, 핀은 디바이스를 넘어 디바이스의 양측에 있는 n 웰 및 p 채널을 넘어 연장될 수 있다. 한 쌍의 콘택(110, 112)이 채널의 각 측에 하나씩 p 채널에 형성된다. 제어 게이트(114)는 핀 위의 두 개의 콘택 사이에 형성된다. 하나의 채널 콘택(110)으로부터 p 채널(108)을 통한 다른 채널 콘택(112)으로의 전류 흐름은 제어 게이트(114)에 의해 제어된다.
도 1의 디바이스(101)의 일부가 도 2의 정단면도에 도시되어 있다. 이 도면은 도 1의 라인 2-2를 통해 제어 게이트(114)를 통과하는 단면으로 취해진 것이다. 도시된 바와 같이, 분리 산화물(102) 및 n 웰(106)은 기판(102) 바로 위에 있다. p 채널(108)은 n 웰(106) 위에 형성된다.
제어 게이트(114)는 삼면을 둘러싸도록 p 채널 위 및 주위에 형성된다. 이것은 제어 게이트가 2개의 콘택(110, 112) 사이의 p 채널을 통한 캐리어 흐름을 전기적으로 집어내게 한다. p 채널은 p 채널과 제어 게이트 사이의 장벽 층(118)에 의해 둘러싸여 p 채널과 게이트 사이의 확산을 방지한다.
n 웰은 분리 산화물을 통해 연장한다. n 웰은 또한 분리 산화물(104)의 상부 위 및 아래로 연장된다. 이는 p 채널을 통한 캐리어 흐름을 보다 효과적으로 제어하기 위해 제어 게이트가 p 채널 주위로 완전히 연장되도록 허용한다. 도시된 바와 같이, 제어 게이트는 p 채널보다 핀 상에서 더 깊게 연장된다. 이것은 p 채널의 3면이 더 완전히 둘러싸이는 것을 보증한다. 대안적으로, 최대 전압이 제어 게이트에 인가된 경우에도 p 채널을 통한 누설 전류를 허용하도록 게이트가 더 작아질 수 있다.
도 3은 2개의 콘택(110, 112) 중 어느 하나를 통해, 이 예에서 도 1의 라인 3-3을 통해 취해진 도 1의 핀 및 디바이스(101)의 정단면도이다. 도시된 바와 같이, n 웰은 분리 산화물(104)을 통해 기판(102)까지 깊다. 콘택은 외부 소스로부터 p 채널로의 적절한 접속을 제공하기 위해 p 채널(108) 위에 형성된다. 콘택은 n 웰 위로 연장되지 않고 제어 게이트(114)만큼 깊지는 않다. 2개의 콘택 중 하나 또는 다른 하나에 전류가 인가될 수 있도록 전극(120, 122)이 2개의 콘택(110, 112) 상에 형성된다. 두 콘택 사이의 전류 흐름은 또한 제어 게이트에 의해 제어된다.
도 4는 대안적인 콘택(110-1)의 정단면도이다. 도 4는 도 3과 동일한 도면이지만 대안 실시예에 대해 도시한다. 도 4의 콘택은 도 3의 콘택에 분리 산화물(124)을 부가함으로써 형성될 수 있다. 동일한 분리 산화물(104) 및 n 웰(106)은 실리콘 기판과 같은 기판(102) 위에 형성된다. p 채널(108)은 n 웰(106) 위에 형성되고, 상부는 도 3의 콘택(110)과 유사하게 콘택(110, 126)으로 커버된다. 도 4의 예에서, n 웰과 p 타입 콘택 사이의 확산을 방지하기 위해 분리 산화물과 콘택(126) 사이에 추가 핀 스페이서(124)가 적용된다. 실제로, 핀이 먼저 형성되고, 이어서 n 웰 및 p 채널을 형성하기 위해 도핑한다. 핀 스페이서(124)는 그 위에 도핑된 콘택(126)을 갖는 핀 주위에 형성된다.
도 5는 FinFET 아키텍처 내의 n 채널 가변 전류 흐름 디바이스의 측단면도이다. 이는 p 채널 대신에 n 채널이 사용되는 대안적인 가변 저항기 디바이스(200)를 도시한다. 이 예에서는, 간소화를 위해 기판이 도시되지 않았지만, 디바이스는 도 1의 디바이스와 유사한 FinFET 아키텍처를 사용하여 형성된다. 기판 위에 핀이 형성된다. 핀은 깊은 p 웰(206)을 형성하도록 도핑된다. 핀은 분리 산화물(204)에 의해 둘러싸여 있다. 핀의 상부는 p 웰(206) 위에 n 채널(208)을 형성하도록 도핑된다.
한 쌍의 콘택, 이 예에서는 n 타입 콘택(210, 222)이 n 채널의 양측에 콘택 하나씩 형성된다. 전극(220, 224)은 콘택에 부착되어 전류가 콘택들 중 하나에 인가되도록 한다. n 채널(208)을 통한 흐름은 가변 전압이 인가될 수 있는 전극(230)을 갖는 제어 게이트(214)에 의해 제어된다. 도 2의 가변 저항기(200)는 도 1의 가변 저항기(101)와 유사하게 동작한다. 단자(230)에 인가되는 증가하는 전압은 제어 게이트(214)에 의해 n 채널을 통해 더 많은 전류가 흐르게 한다. 이 경우, 전류는 정공이 아니라 전자의 형태이지만, 기본적인 작동은 동일하다.
도 6은 FinFET 아키텍처에서 다수의 게이트에 의해 제어되는 가변 전류 흐름을 갖는 p 채널 디바이스의 측단면도이다. 도 2에서와 같은 p 타입 콘택(310, 312)는 이중 게이트 p 타입 디바이스(300)를 만들기 위해 n 타입 콘택(318)과 결합된다. 이 디바이스는 깊은 n 웰(306)을 갖는 핀을 갖는다. 핀의 상부는 p 채널(308)로 도핑되고, 핀은 분리 산화물(304)에 의해 둘러싸여 있다. p 타입 콘택(310, 312)은 p 채널의 양 단부에 형성된다. n 타입 콘택(318)은 2개의 p 타입 채널 사이에 형성된다. 제1 제어 게이트(314)는 좌측 p 타입 콘택(310)과 중앙 n 타입 콘택(318) 사이에 배치된다. 제2 제어 게이트(316)는 n 타입 콘택(318)과 우측 p 타입 콘택(312) 사이에 배치된다. 3개의 콘택(310, 312, 318)은 각각 전류를 인가받을 수 있는 단자(320, 324, 322)를 갖는다. 2개의 제어 게이트(314, 316)는 또한 전압이 인가될 수 있는 단자들(326, 328)을 갖는다. 제어 게이트들 중 하나 또는 모두에서 전압을 제어함으로써, p 채널을 통한 전류 흐름이 조절될 수 있다. 또한, n 타입 콘택(318)은 또한 디바이스(300)를 통한 전류 흐름을 조절하는 데 사용될 수 있다. 이 3개의 콘택 디바이스는 전류 흐름의 매우 정확한 제어를 가능하게 하며, 임의의 다양한 다른 목적으로 사용될 수 있다.
도 1-6에 도시된 바와 같이, 다양한 상이한 디바이스가 핀 아키텍처 및 고체 표면 어닐링을 사용하여 형성될 수 있다. 가장 단순한 디바이스는 전류 채널의 각 단부에 콘택을 갖는다. 콘택은 전극 또는 다른 디바이스에 결합될 수 있다. 이것은 두 지점 사이에 격리된 전기 도관을 제공한다. 구조는 도 1 및 도 6에 도시된 바와 같이 하나 이상의 제어 게이트들에 의해 증대될 수 있다. 구조는 도 29에 도시된 바와 같이 트랜지스터 게이트들로 증대될 수 있거나, 디바이스는 상이한 타입의 게이트들의 조합을 가질 수 있다. 다양한 상이한 타입의 트랜지스터, 저항기 및 다른 전류 제어 디바이스가 본원에 설명된 기술을 사용하여 형성될 수 있다.
도 7-28은 예를 들어 도 1 및 도 5에 기술된 가변 저항기에 대한 제조 단계의 측단면도 및 대응하는 정면도이다. 도 7 및 도 8에서, 실리콘 기판과 같은 기판(402)은 핀(404)을 갖도록 처리되었고, 단지 하나의 핀이 도시되지만, 통상적으로 기판은 의도된 응용에 따라 수백 개 또는 수천 개의 핀을 가질 것이다.
도 9 및 도 10에서, n 도핑된 유리가 기판 위에 퇴적된다. n 타입 유리(406)는 도핑된 산화물을 포함하고, 예를 들어 포스포실리케이트 형태일 수 있다. 유리는 화학 기상 퇴적 또는 다양한 다른 프로세스에 의해 도포될 수 있다.
도 11 및 12는 스핀-온 하드 마스크(408)가 기판 및 유리 위에 두꺼운 블랭킷 코팅으로서 도포된 것을 도시한다. 마스크는 기판 및 핀의 하부를 커버한다. 마스크 층은 핀의 상부만을 노출한다. 구조의 나머지 상의 유리는 커버된다. 그러한 차단 재료의 블랭킷 코팅은 일부 영역을 보호하고 다른 영역은 보호하지 않음으로써 추가 층이 선택적으로 도포되게 할 수 있다.
이 경우, 도 13 및 도 14에 도시된 바와 같이, 스핀-온 하드 마스크는 핀의 하부 및 기판 상의 n 도핑된 유리를 에칭 프로세스로부터 보호하기 위해 사용되었다. 그 결과, 핀의 상부에 도포된 n 도핑된 유리가 제거되었다. 도 13 및 도 14에 도시된 바와 같이, 핀의 노출된 상부는 형성될 p 타입 채널의 깊이를 설정하고, 또한 백 게이트 깊이를 설정한다. 도 13 및 14에서, 핀의 상부 위의 유리가 제거되었고, 탄소 하드 마스크가 제거되었으며, 저농도 도핑된 p 타입 유리가 전체 구조 위에 퇴적되었다.
도 15 및 도 16에서, 도 13 및 도 14의 구조는 어닐링되었고, 이어서 모든 유리가 제거되었다. 어닐링은 도펀트를 유리로부터 실리콘 또는 다른 얇은 재료로 드라이브한다. 이어서, 유리는 표준 산화물 에칭 프로세스 또는 임의의 다양한 다른 프로세스를 사용하여 제거될 수 있다. 유리 퇴적 및 어닐링의 결과로서, 도 15 및 도 16의 구조는 n 타입 기판 영역(412)을 갖는 하부 실리콘 부분(402) 및 핀(414)의 n 타입 하부를 갖는다. 핀에 가장 가까운 기판의 상부도 기판 위에 퇴적된 n 타입 유리로 인해 도핑된다는 점에 유의한다. 이것은 매우 깊은 n 웰이 핀의 상부에 p 채널 아래에 형성되게 한다. 핀(416)의 상부는 p 타입으로 도핑되어 나중에 깊은 n 채널 위에 p 채널을 형성한다.
이 예에서, 도핑된 유리는 도펀트의 고체 소스를 형성한다. 도펀트는 구조가 어닐링될 때 고체 소스로부터 핀으로 확산된다. 이 고체 소스 확산의 특정 프로세스 파라미터는 특정 재료, 원하는 도핑 레벨 및 디바이스를 제조하기 위한 전체 프로세스 흐름에 적합하도록 조정될 수 있다. 도핑된 유리가 설명되지만, 다른 고체 소스 확산 방법 및 기술이 특정 응용 및 프로세스 파라미터에 따라 사용될 수 있다.
도 17 및 도 18에서, 분리 산화물(418)이 도포되고, 이 분리 산화물은 실리콘 이산화물을 포함하는 임의의 다양한 산화물일 수 있다. 이어서, 산화물은 도 19 및 도 20에서 평탄화되고 패터닝되어, 폴리실리콘 제어 게이트(420) 구조가 핀 위에 도포되는 것을 가능하게 한다. 그 다음, 폴리실리콘 재료를 제거하고 금속으로 재충전하여 금속 제어 게이트를 형성할 수 있다.
도 21 및 도 22에서, 콘택(420, 422)이 핀 위에 도포되고, 스페이서(426)가 제어 게이트(420)를 2개의 콘택(422, 424)으로부터 분리하기 위해 도포된다. 스페이서는 퇴적에 의해 형성될 수 있고, 후속 프로세스에서 구조에 적용될 수 있는 에피텍시 성장을 제어하기 위해 그대로 남겨질 수 있다.
도 19 및 도 20에 도시된 바와 같이, 제어 게이트는 핀의 상부 및 2개의 수직 측면인 3개의 면에서 핀을 둘러싸고 있다. 유사하게, 콘택(420, 422)은 또한 상부 및 양 측면 상에서 핀을 둘러싸고 있다. 결과적으로, p 채널을 통한 콘택으로부터의 전류 흐름이 최대화되고, 제어 게이트의 p 채널에 대한 영향도 최대화된다.
도 23 내지 도 28은 대안적인 제조 프로세스를 도시하는 제조 단계의 측단면도 및 대응하는 정면도이다. 도 23 및 도 24의 예에서, 퇴적 산화물이 도 4g의 구조 위에 도포되었다. 4G의 구조가 형성되고, 이어서 이 구조가 어닐링되었다. 그러나, 이어서 구조로부터 도핑된 유리를 제거하는 대신에, 산화물 분리층(518)이 핀, 기판 및 유리 위에 도포된다. 어닐링의 결과로서, 실리콘 기판(502)의 일부(512)는 n 도핑되고, 핀(514) 및 기판(512)의 일부는 핀의 상부에 보다 고농도로 도핑된 p 타입 채널(516)을 갖는 깊은 n 웰을 형성한다. 산화물 분리 구조로 인해, p 도핑된 유리(510)는 핀을 커버하고, n 타입 유리(506)는 핀 및 기판을 커버한다.
도 25 및 도 26에서, 퇴적된 산화물(518)은 평탄화되고, n 웰 영역 아래 또는 핀(514)의 n 타입 부분의 시작까지 아래로 제거되었다. 이것은 핀의 대부분을 노출시킨다. 이어서, 산화물 층(518) 위의 퇴적된 모든 유리가 제거되고, 폴리실리콘 구조(520)가 제어 게이트의 제조를 시작하기 위해 핀 위에 그리고 그 주위에 형성된다.
도 27 및 도 28에서, 제어 게이트가 형성되고, 여분의 산화물이 제거되고, 디바이스는 도 21 및 22에 도시된 바와 같이 콘택의 도포를 위해 준비된 예비 단계에 있다. 퇴적된 유리 층을 제거하기 전에 분리 산화물을 도포함으로써, 제조 프로세스의 여러 단계가 회피되어 비용이 절감될 수 있다.
도 29는 FinFET 아키텍처의 핀 상에 형성된 트랜지스터 디바이스의 측단면도이다. 전술한 바와 같이, 고체 소스 확산이 주입과 함께 사용되어 저항기에 대한 콘택을 형성할 수 있다. 동일한 기술이 JFET의 소스(612), 드레인(614) 및 상부 백 게이트 콘택(626, 628)에 대해 사용될 수 있다. 도 29에 도시된 바와 같은 JFET(600)에서, 소스와 드레인 사이의 게이트(620)가 오프일 때, p 타입 소스(612)로부터 p 타입 드레인(614)으로, 이 예에서는 p 타입 채널(616)을 통해 전류가 흐른다. p 채널, 소스, 게이트 및 드레인은 모두 FinFET 디바이스 아키텍처의 핀(622)에 형성된다. n 타입 게이트는 p 채널에 전기적으로 결합되지만 소스, 게이트 및 드레인으로부터 이격된 핀 상에 또한 형성되는 n 타입 상부 게이트(626) 및 백 게이트(628)에 또한 결합되는 콘택(624)을 갖는다.
게이트 전압이 증가함에 따라, n 타입 백 게이트(626) 및 상부(620) 게이트는 소스와 드레인 사이의 캐리어의 좁은 p 채널을 고갈시킨다. 이것은 채널을 핀치 오프하고, 소스에서 드레인으로 흐를 수 있는 전류를 줄인다. 유사한 설계가 n 타입 소스 및 드레인 및 p 타입 게이트를 갖는 핀의 n 타입 채널에 적용될 수 있다.
핀 기반 아키텍처를 사용하여, 여기에 설명된 가변 저항기의 제어 게이트와 유사한 추가 제어 게이트(630, 632)가 p 채널을 통한 전류 흐름을 더 향상 또는 지연시키는 데 사용될 수 있다. 제어 게이트들은 게이트의 일측 또는 양측에서 JFET 내부에 형성될 수 있다. 도 1의 가변 저항기와 유사하게, 도 29의 제어 게이트들은 상부와 2개의 측부에서 핀을 커버하여 실질적으로 p 채널을 둘러싸도록 핀 위에 제조된다.
핀 내부의 전류 전도 특성 및 핀의 좁은 폭으로 인해, 게이트의 3면 둘러싸기는 핀 내부의 캐리어 밀도의 탁월한 정전기 제어를 가능하게 한다. 제어 게이트는 인가되는 바이어스에 따라 채널 축적을 통한 캐리어 밀도의 증가 및 채널 공핍을 통한 캐리어 밀도의 감소를 교대로 행할 수 있다. 전술한 바와 같이, 이러한 방식으로 제어 게이트들은 핀 기반 JFET 구조에 내장된 가변 저항기로서 작용한다. JFET는 일반적으로 고전압 동작을 유지하기 위해 더 긴 채널 디바이스이기 때문에, 이러한 제어 게이트는 일반적으로 추가 레이아웃 영역 패널티를 갖지 않으며, 채널을 완전히 차단하는 데 필요한 핀치 오프 전압을 개선한다.
도 30은 소스(612)로부터 드레인(614)으로의 전류 흐름을 제어하기 위한 게이트(620) 및 2개의 제어 게이트들(630, 632)에 대한 접속을 나타내는 FinFET 트랜지스터의 대응 회로도를 도시한다.
14nm와 같은 기술의 프로세스 순서 예가 아래에서 설명된다. 핀을 정의하기 위해 표준 처리가 사용되며, 이어서 n 타입 유리가 등각으로 핀의 상부에 퇴적된다. 유리는 예를 들어 핀의 상부를 노출하도록 리세스된 스핀-온 하드 마스크를 사용하여 패터닝된다. 이어서, 등각 p 타입 유리가 퇴적된다. 어닐링을 수행하여 유리로부터 실리콘 핀으로 도펀트를 드라이브하고, 이어서 유리를 제거한다. 표준 분리 산화물이 활성 핀 높이를 설정하기 위해 퇴적되고, 평탄화되고, 리세스된다. 이어서, 중앙부 게이트 스페이서가 퇴적된다.
일부 실시예에서, 스페이서는 JFET 디바이스의 후속 에피텍시 패터닝을 가능하게 하기 위해 핀 상에 완전히 또는 부분적으로 남는다. 이어서, 에피텍시 실리콘 언더컷 에칭 및 성장이 종래의 기술을 사용하여 수행될 수 있고, 이어서 게이트 분리 산화물이 콘택 형성을 가능하게 하도록 퇴적될 수 있다. 그런 다음, 소스, 드레인 및 게이트에 대한 콘택이 형성된다.
도 31-55는 FinFET 구조 내의 JFET의 제조 단계의 측단면도 및 정단면도이다. 도 31 및 32에서, 기판(702)은 그 위에 형성된 하나 이상의 핀(704)을 갖는다. 핀은 특정 구현에 따라 다양한 다른 방법 중 임의의 방법으로 형성될 수 있다. 도 33 및 도 34에서, n 타입 유리(706)가 핀 및 기판 위에 퇴적된다. 이 유리는 다양한 상이한 퇴적 프로세스에 의해 형성될 수 있으며, 적당한 도펀트 농도의 n 타입 도펀트를 포함한다. 전술한 바와 같이, 보로실리케이트 또는 포스포실리케이트가 화학 기상 퇴적에 의해 도포될 수 있거나 임의의 다른 기술이 사용될 수 있다.
도 35 및 도 36에서, 평탄화 스핀-온 하드 마스크와 같은 차단 재료(708)가 기판 위에 도포되고 패터닝된다. 도시된 예에서, 두꺼운 블랭킷이 사용되어 핀의 상부가 노출되고 핀의 하부 및 기판의 상부가 코팅된다. 마스크 층의 높이는 p 채널의 깊이를 결정한다.
도 37 및 도 38에서, n 타입 유리는 노출된 곳, 즉 스핀-온 하드 마스크에 의해 커버되지 않은 곳이 제거되었고, 유리가 에칭된 후에 차단 재료 또한 제거된다. 이어서, 고농도의 p 타입 도핑된 유리가 전체 핀 및 기판 위에 도포된다. p 타입 유리(710)는 핀이 p 타입 재료로서 도핑되어 p 채널을 형성하게 한다.
도 39 및 도 40에서, 기판, 핀 및 유리는 어닐링되었다. 이것은 도펀트를 유리에서 실리콘 재료로 드라이브한다. 이어서, 유리는 예를 들어 산화물 에칭을 사용하여 제거되어 도 39 및 도 40에 도시된 구조를 남긴다. 이 구조는 그의 베이스에 실리콘 기판을 가지며 기판(712)의 상부에 n 도핑된 웰을 갖는다. 또한, 핀은 백 게이트를 형성하기 위해 또한 n 도핑된 하부(714)를 갖는다. 핀은 전류 흐름 채널을 형성하도록 p 도핑된 상부(716)를 갖는다.
도 41 및 도 42에서, 전체 구조는 실리콘 이산화물 또는 다른 산화물과 같은 산화물 층(718)으로 커버된다. 산화물은 분리 산화물을 형성하고, 그 후 도 43 및 도 44에 도시된 바와 같이 결정된 레벨로 평탄화되어 핀의 특정 부분을 노출시킨다. 산화물은 제거되어 n 도핑된 핀(714) 부분 중 일부를 노출시킨다. 도 43 및 도 44에 도시된 바와 같이, 핀이 노출되어, 전체 p 채널이 N 도핑된 백 게이트(714)의 일부와 같이 노출된다. 이어서, 제어 게이트(720)는 산화물의 레벨까지 핀의 노출된 전체 영역 주위에 형성될 수 있다. 따라서, 산화물의 높이 또는 레벨은 제어 게이트의 크기를 결정한다. 제어 게이트는 p 채널보다 깊고 전체 활성 핀 높이를 커버한다.
제어 게이트는 전형적으로 금속이고, 다양한 상이한 방법 중 임의의 방법으로 형성될 수 있다. 도시된 예에서, 제어 게이트는 폴리실리콘 패터닝에 의해 먼저 형성되어 제어 게이트의 원하는 형상(720)에 대응하는 구조를 형성한다. 패터닝이 이 레벨에서 완료된 후, 폴리실리콘이 제거되어 원하는 제어 게이트 형상의 보이드가 남게 된다. 이어서, 보이드는 다시 금속으로 채워져 제어 게이트를 형성한다. 이어서, 전극 및 다른 커넥터가 금속에 부착될 수 있다. 도시된 예에서, 2개의 제어 게이트가 있지만, JFET의 의도된 최종 형태에 따라 제어 게이트가 1개 또는 없을 수도 있다.
도 45 및 도 46에서, 잔여 스페이서는 후속 에피텍시 성장을 제어하기 위해 핀에 도포되었다. 스페이서(722)는 제 위치에 남아있는 산화물 층 위에 핀의 베이스 주위에 도포된다.
도 47 내지 도 55는 도 29의 디바이스의 추가 제조 단계의 측단면도 및 정단면도이다. 이들 도면에서 소스, 게이트 및 드레인이 추가된다. 도 48, 도 51 및 도 54의 정단면도는 드레인에서의 시야와 유사한 소스의 위치에서 취해진 것이다. 도 49, 도 52 및 도 55의 정단면도는 도 31 내지 도 46에서와 같이 제어 게이트의 위치가 아니라 게이트의 위치에서 취해진 것이다. 이것은 제어 게이트가 적어도 폴리실리콘 형태로 이미 형성되었고 다른 단계들에 의해 영향을 받지 않기 때문이다.
도 47, 도 48 및 도 49에서, JFET의 소스 게이트 및 드레인이 형성되었다. 소스(730) 및 드레인(732)은 p 타입 원소의 에피텍시 성장에 의해 형성되고, 게이트(734)는 n 타입 에피텍시 성장에 의해 형성된다. 소스 및 드레인은 패터닝 및 에피텍시 성장을 이용하여 핀 및 스페이서 위에 형성된다. 소스 및 드레인은 스페이서(722)에 의해 핀의 깊은 n 웰 또는 백 게이트(714)와 접촉하거나 너무 가깝게 되는 것이 방지된다. 결과적으로 각 콘택 노드는 p 채널과만 접촉한다. 소스 및 드레인은 p 채널 위에 도핑된 재료를 도포하거나 실제 p 채널을 도핑함으로써 형성될 수 있다. 유사하게, n 타입 게이트는 핀 내에 또는 핀 위에 형성되고, 핀 스페이서(722)에 의해 n 타입 백 게이트에 너무 가까워지는 것이 방지된다. 한편, 예를 들어 도 22에 도시된 바와 같이, 제어 게이트는 p 채널 주위를 완전히 감싸고 n 타입 백 게이트와 물리적으로 접촉한다.
도시된 바와 같이, 제1 제어 게이트는 소스와 게이트 사이에서 그들과 접촉하고, 제2 제어 게이트는 게이트와 드레인 사이에 그들과 접촉한다. 도시된 바와 같이, 제어 게이트와 소스, 게이트 및 드레인 사이의 전도 및 전기적 접촉을 방지하기 위해 제어 게이트 위에 그리고 그 주위에 분리 장벽이 도포된다. 제어 게이트는 임의의 다양한 유전체 장벽으로 분리될 수 있고, 또한 임의의 다른 구조로부터 물리적으로 이격될 수 있다.
도 50, 도 51 및 도 52에서, 전체 구조는 소스, 게이트 및 드레인뿐만 아니라 제어 게이트를 서로 분리하는 분리 산화물(738)의 깊은 층 내에 커버된다. 분리 산화물의 상부 층은 예를 들어, 제어 게이트, 전극 및 다른 구조의 상부의 레벨에 있도록 다양한 상이한 프로세스 중 임의의 것을 사용하여 평탄화될 수 있다. 핀은 소스, 게이트 및 드레인과 함께 이 예에서 분리 산화물 아래에 적절히 위치한다.
도 53, 도 54 및 도 55에서, 콘택이 게이트 위에 형성되고, 이들 콘택(740, 742 및 744)은 트랜지스터 디바이스의 소스, 게이트 및 드레인에 대한 접속이 이루어지는 것을 가능하게 한다. 또한, 폴리실리콘 제어 게이트는 제어 게이트에 대한 특정 구현에 따라 용해되고 금속으로 재충전될 수 있다. 유전체(738)의 상부 층은 추가의 구성 요소가 JFET 구조 위에 형성되는 경우 층간 유전체로서 사용될 수 있다. 전극은 제조 기술에 따라 텅스텐을 포함하는 다양한 재료 중 임의의 재료로 형성될 수 있다.
설명한 바와 같이, 매우 평범하고 광범위하게 사용되는 트랜지스터 타입(JFET)은 비평면 트랜지스터 프로세스 기술을 사용하여 제조된 SoC, 전력 응용 또는 다른 타입의 IC에서 사용될 수 있다. 또한, 저항기 또는 JFET 디바이스는 평면 제조 기술에서는 보이지 않는 독특한 FinFET 전송 특성을 제공한다.
도 55는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(100)를 도시한다. 컴퓨팅 디바이스(100)는 시스템 보드(2)를 하우징한다. 보드(2)는 프로세서(4) 및 적어도 하나의 통신 패키지(6)를 포함하는 다수의 구성 요소를 포함할 수 있다. 통신 패키지는 하나 이상의 안테나(16)에 결합된다. 프로세서(4)는 보드(2)에 물리적으로 전기적으로 결합된다. 본 발명의 일부 구현에서, 구성 요소, 제어기, 허브 또는 인터페이스 중 어느 하나 이상은 고체 소스 확산 접합을 포함하는 FinFET 아키텍처를 사용하여 구성된다.
그 응용에 따라, 컴퓨팅 디바이스(100)는 보드(2)에 물리적으로 그리고 전기적으로 결합될 수도 있고 그렇지 않을 수도 있는 다른 구성 요소들을 포함할 수 있다. 이러한 다른 구성 요소들은 휘발성 메모리(예를 들어, DRAM)(8), 비휘발성 메모리(예로서, ROM)(9), 플래시 메모리(미도시), 그래픽 프로세서(12), 디지털 신호 프로세서(미도시), 암호 프로세서(미도시), 칩셋(14), 안테나(16), 디스플레이(18), 예로서 터치스크린 디스플레이, 터치스크린 제어기(20), 배터리(22), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(24), 글로벌 포지셔닝 시스템(GPS) 디바이스(26), 나침반(28), 가속도계(미도시), 자이로스코프(미도시), 스피커(30), 카메라(32) 및 대용량 저장 디바이스(하드 디스크 드라이브 등)(10), 컴팩트 디스크(CD)(도시되지 않음), DVD(digital versatile disk)(도시되지 않음) 등을 포함하지만 이에 한정되지 않는다. 이러한 구성 요소는 시스템 보드(2)에 접속되거나 시스템 보드에 장착되거나 임의의 다른 구성 요소와 결합될 수 있다.
통신 패키지(6)는 컴퓨팅 디바이스(100)로의 그리고 그로부터의 데이터의 전송을 위해 무선 및/또는 유선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 무형 매체를 통해 변조된 전자기 복사선의 사용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는, 일부 실시예에서는 그렇지 않을 수도 있지만, 관련 디바이스가 와이어를 포함하지 않는다는 것을 의미하지는 않는다. 통신 패키지(6)는 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이더넷, 이들의 파생물은 물론, 3G, 4G, 5G 이상으로 지정된 임의의 다른 무선 및 유선 프로토콜을 포함하지만 이에 한정되지 않는 많은 무선 또는 유선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(100)는 복수의 통신 패키지(6)를 포함할 수 있다. 예를 들어, 제1 통신 패키지(6)는 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용화될 수 있고, 제2 통신 패키지(6)는 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용화될 수 있다.
컴퓨팅 디바이스(100)의 프로세서(4)는 프로세서(4) 내에 패키징된 집적 회로 다이를 포함한다. "프로세서"라는 용어는 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(100)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더 일 수 있다. 컴퓨팅 디바이스는 고정식, 휴대용 또는 착용식일 수 있다. 추가 구현에서 컴퓨팅 디바이스(100)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
실시예는 마더 보드, 주문형 집적 회로(ASIC), 및/또는 필드 프로그래머블 게이트 어레이(FPGA)를 사용하여 상호 접속된 하나 이상의 메모리 칩, 제어기, CPU(Central Processing Unit), 마이크로 칩 또는 집적 회로의 일부로서 구현될 수 있다.
"일 실시예", "실시예", "예시적인 실시예", "다양한 실시예" 등에 대한 언급은 본 발명의 실시예(들)가 특정 특징, 구조 또는 특성을 포함할 수 있지만 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함하지는 않는다는 것을 나타낸다. 또한, 일부 실시예들은 다른 실시예들에 대해 기술된 특징들의 일부 또는 전부를 가질 수 있거나, 어느 것도 갖지 않을 수 있다.
다음의 설명 및 청구항에서, "결합"이라는 용어는 그 파생어와 함께 사용될 수 있다. "결합"은 둘 이상의 요소가 서로 협력하거나 상호작용함을 나타내기 위해 사용되지만 두 요소 사이에 물리적 또는 전기적 구성 요소가 개재되어 있거나 개재되어 있지 않을 수도 있다.
청구 범위에서 사용된 바와 같이, 달리 명시되지 않는 한, 공통 요소를 설명하기 위해 서수 형용사 "제1", "제2", "제3" 등을 사용하는 것은 단순히 유사한 요소의 상이한 인스턴스가 지칭되는 것을 나타내며, 그렇게 기술된 요소들이 시간적으로, 공간적으로, 서열적으로 또는 임의의 다른 방식으로 주어진 순서로 있어야 한다는 것을 의미하는 것을 의도하지 않는다.
도면 및 상기 설명은 실시예의 예를 제공한다. 이 분야의 기술자는 설명된 요소들 중 하나 이상이 단일 기능 요소로 적절히 조합될 수 있다는 것을 알 것이다. 대안적으로, 특정 요소는 다수의 기능 요소로 분할될 수 있다. 일 실시예의 요소는 다른 실시예에 추가될 수 있다. 예를 들어, 본 명세서에 설명된 프로세스의 순서는 변경될 수 있고, 본 명세서에 설명된 방식으로 제한되지 않는다. 또한, 임의의 흐름도의 동작은 도시된 순서로 구현될 필요는 없으며; 모든 동작이 반드시 수행되어야 할 필요도 없다. 또한 다른 동작에 의존하지 않는 동작은 다른 동작과 병렬로 수행될 수 있다. 실시예의 범위는 이들 특정 예에 의해 결코 제한되지 않는다. 구조, 치수 및 재료 사용의 차이와 같이 본 명세서에 명시적으로 제공되는지 여부에 관계없이 다양한 변형이 가능하다. 실시예의 범위는 적어도 이하의 청구항에 의해 주어진 것만큼 넓다.
아래의 예는 추가 실시예와 관련된다. 상이한 실시예의 다양한 특징은 다양한 상이한 응용에 적합하도록 포함된 일부 특징 및 배제된 다른 특징과 다양하게 결합될 수 있다. 일부 실시예는 기판 상에 핀을 형성하는 단계; 기판 위에 그리고 핀의 하부 위에 제1 도펀트 타입의 유리를 퇴적하는 단계; 기판 및 핀 위에 제2 도펀트 타입의 유리를 퇴적하는 단계; 유리를 어닐링하여 도펀트를 핀 및 기판 내로 드라이브하는 단계; 유리를 제거하는 단계; 및 핀의 하부와 접촉하지 않고 핀 위에 제1 및 제2 콘택 층을 형성하는 단계를 포함하는 방법에 관한 것이다.
추가 실시예는 핀 위에 제어 게이트를 형성하는 단계를 포함하고, 제어 게이트는 제1 및 제2 콘택 사이에서의 핀을 통한 전류 흐름을 제어하기 위한 핀의 상부 위의 그리고 측부 상의 도전성 재료이다.
추가 실시예에서, 제어 게이트를 형성하는 단계는 핀 위에 폴리실리콘을 패터닝하는 단계, 폴리실리콘을 제거하는 단계 및 폴리실리콘으로부터의 보이드를 금속으로 재충전하는 단계를 포함한다. 제어 게이트를 형성하는 단계는 유리를 제거한 후에 제1 및 제2 콘택을 형성하기 전에 핀 위에 제어 게이트를 형성하는 단계를 포함한다. 제1 콘택은 소스를 포함하고, 제2 콘택은 드레인을 포함하며, 방법은 핀의 하부와 접촉하지 않으면서 소스와 드레인 사이에서 핀 위에 게이트를 형성하는 단계를 추가로 포함한다.
추가 실시예는 유리를 제거한 후에 실리콘 기판 위에 산화물을 퇴적하는 단계를 포함하고, 산화물은 핀의 하부를 커버하는 깊이를 갖고, 산화물은 도핑된 소스, 게이트 및 드레인을 형성하기 전에 핀의 하부를 격리한다.
추가 실시예는 소스, 게이트 및 드레인이 핀의 하부와 접촉하는 것을 방지하기 위해 소스, 게이트 및 드레인을 형성하기 전에 핀의 하부 위에 분리 스페이서를 형성하는 단계를 포함한다.
추가 실시예에서, 기판 및 핀은 실리콘이다.
추가 실시예에서, 제1 도펀트 타입의 유리를 퇴적하는 단계는 기판 및 핀 위에 제1 도펀트 타입의 유리를 퇴적하는 단계; 기판 및 핀의 일부 위에 차단 재료(탄소 하드 마스크)를 퇴적하는 단계; 차단 재료로 커버되지 않은 퇴적된 유리를 제거하는 단계; 및 차단 재료를 제거하는 단계를 포함한다.
추가 실시예에서, 차단 재료는 탄소 하드 마스크이다. 제2 도펀트 타입의 유리를 퇴적하는 단계는 핀의 일부로부터 제1 도펀트 타입의 유리를 제거하는 단계 및 핀의 일부 위에 그리고 제1 도펀트 타입의 유리 위에 제2 도펀트 타입의 유리를 퇴적하는 단계를 포함한다. 유리를 제거하는 단계는 산화물 에처를 이용하여 유리를 제거하는 단계를 포함한다.
추가 실시예는 핀 위에 제어 게이트를 형성하는 단계를 포함하고, 제어 게이트는 소스와 드레인 사이의 핀을 통한 전류 흐름을 제어하기 위한 핀의 상부 위의 그리고 측부 상에 도전성 재료이다.
추가 실시예에서, 제어 게이트들 형성하는 단계는 핀 위에 폴리실리콘을 패터닝하는 단계, 폴리실리콘을 제거하는 단계 및 폴리실리콘으로부터의 보이드를 금속으로 재충전하는 단계를 포함한다. 제어 게이트들 형성하는 단계는 유리를 제거한 후에 소스, 게이트 및 드레인을 형성하기 전에 핀 위에 제어 게이트를 형성하는 단계를 포함한다.
일부 실시예는 기판; 기판 위의 핀 - 핀은 제1 도펀트 타입의 채널 및 제2 도펀트 타입의 웰의 적어도 일부를 가짐 -; 및 핀의 웰과 접촉하지 않고 형성된 핀의 제1 콘택 및 제2 콘택을 포함하는 장치와 관련된다.
추가 실시예는 제1 콘택과 제2 콘택 사이의 저항을 제어하기 위해 핀 위 및 주위에 형성된 제1 및 제2 콘택 사이의 제어 게이트를 포함한다.
추가 실시예에서, 제어 게이트는 금속이다. 제어 게이트는 폴리실리콘으로 형성되고, 이어서 폴리실리콘은 제거되고, 폴리실리콘의 제거에 의해 유발된 보이드가 금속으로 채워진다. 제1 및 제2 콘택은 제1 도펀트 타입으로 형성된다. 제1 및 제2 콘택은 에피텍시 성장의 핀 위에 형성된다. 제1 및 제2 콘택은 핀 내의 도펀트의 핀 내에 형성된다. 제1 도펀트 타입의 채널은 제1 및 제2 콘택들 간의 전류 채널이다. 제어 게이트는 2개의 측부에서 핀의 채널 위에 그리고 주위에 연장한다.
추가 실시예에서, 제1 콘택은 소스를 포함하고, 제2 콘택은 드레인을 포함하고, 장치는 핀의 웰과 접촉하지 않고 형성된 소스와 드레인 사이의 핀으로 형성된 제2 도펀트 타입의 게이트를 추가로 포함한다.
추가 실시예에서, 게이트는 에피텍시 성장의 핀 위에 형성된다. 게이트는 핀 내의 도펀트 내의 핀 내에 형성된다. 게이트는 도핑된 유리를 핀 위에 퇴적하고 유리를 어닐링하고 유리를 제거함으로써 핀 내에 형성된다. 제1 도펀트 타입의 채널은 소스와 드레인 사이의 전류 채널이고, 게이트에 인가되는 전압은 전류가 채널에서 흐르는지를 결정한다.
추가 실시예는 소스와 드레인 사이에 제어 게이트를 포함하고, 제어 게이트는 2개의 측부에서 핀의 채널 위 및 주위로 연장하고, 채널을 통한 전류 흐름을 제한하도록 구성된다.
추가 실시예에서, 제어 게이트는 소스와 게이트 사이에 있고, 트랜지스터는 게이트와 드레인 사이에 제2 제어 게이트를 더 포함한다. 제어 게이는 금속이다. 제어 게이트는 폴리실리콘으로 형성되고, 이어서 폴리실리콘은 제거되며, 폴리실리콘의 제거에 의해 유발된 보이드가 금속으로 채워진다.
일부 실시예는 통신 칩; 전원; 및 복수의 트랜지스터를 갖는 프로세서를 포함하고, 적어도 하나의 트랜지스터는 기판, 기판 위의 핀 - 핀은 제1 도펀트 타입의 채널 및 제2 도펀트 타입의 웰의 적어도 일부를 가짐 -, 핀의 웰과 접촉하지 않고 형성된 핀의 제1 도펀트 타입의 소스 및 드레인, 및 핀의 웰과 접촉하지 않고 형성된 소스와 드레인 사이의 핀으로 형성된 제2 도펀트 타입의 게이트를 갖는 접합 게이트 전계 효과 트랜지스터인 컴퓨팅 시스템과 관련된다.
추가 실시예에서, 게이트는 핀 위에 도핑된 유리를 퇴적하고 유리를 어닐링하고 유리를 제거함으로써 핀 내에 형성된다. 접합 게이트 전계 효과 트랜지스터는 소스와 게이트 사이에 제어 게이트를 추가로 포함하고, 제어 게이트는 소스와 드레인 사이의 저항을 제어하기 위해 핀 위 및 주위에 형성된다. 제어 게이트는 핀 위에 폴리실리콘을 패터닝하고, 폴리실리콘을 제거하고, 폴리실리콘으로부터의 보이드를 금속으로 재충전함으로써 형성된다.
일부 실시예는 기판, 기판 위의 핀 - 핀은 제1 도펀트 타입의 채널 및 제2 도펀트 타입의 웰의 적어도 일부를 가짐 -, 핀의 웰과 접촉하지 않고 형성된 핀의 제1 도펀트 타입의 소스 및 드레인, 및 핀의 웰과 접촉하지 않고 형성된 소스와 드레인 사이의 핀으로 형성된 제2 도펀트 타입의 게이트를 포함하는 접합 게이트 전계 효과 트랜지스터와 관련된다.
일부 실시예는 기판; 기판 위의 핀 - 핀은 제1 도펀트 타입의 채널 및 제2 도펀트 타입의 웰의 적어도 일부를 가짐 -; 핀의 웰과 접촉하지 않고 형성된 핀의 제1 콘택 및 제2 콘택; 및 제1 콘택과 제2 콘택 사이의 저항을 제어하기 위해 핀 위 및 주위에 형성된 제1 및 제2 콘택 사이의 제어 게이트를 포함하는 가변 저항기와 관련된다.

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  21. 집적 회로 구조로서,
    실리콘을 포함하는 핀 - 상기 핀은 하부 핀 부분 및 상부 핀 부분을 가짐-;
    포스포실리케이트 유리(PSG)를 포함하는 층 - 상기 PSG를 포함하는 상기 층은 상기 핀의 상기 하부 핀 부분의 제1 및 제2 측벽들 바로 위에 있고, 상기 PSG를 포함하는 상기 층은 상기 핀의 상기 하부 핀 부분의 상기 제1 측벽에 측 방향으로 인접한 제1 상부 단부 부분을 갖고, 상기 PSG를 포함하는 상기 층은 상기 핀의 상기 하부 핀 부분의 상기 제2 측벽에 측 방향으로 인접한 제2 상부 단부 부분을 가짐 -;
    산소를 포함하는 분리 재료 - 상기 분리 재료는 상기 핀의 상기 하부 핀 부분의 상기 제1 및 제2 측벽들 바로 위의 상기 PSG를 포함하는 상기 층에 측 방향으로 인접하고, 상기 분리 재료는 제1 상부 표면 부분 및 제2 상부 표면 부분을 가지며, 상기 분리 재료의 상기 제1 상부 표면 부분은 상기 PSG를 포함하는 상기 층의 상기 제1 상부 단부 부분 아래에 있고, 상기 분리 재료의 상기 제2 상부 표면 부분은 상기 PSG를 포함하는 상기 층의 상기 제2 상부 단부 부분 아래에 있음 -; 및
    상기 핀의 상기 상부 핀 부분의 측벽들의 상단 위에 있고 상기 측벽들에 대하여 측 방향으로 인접해 있는 게이트 전극 - 상기 게이트 전극은 상기 PSG를 포함하는 상기 층의 제1 및 제2 상부 단부 부분들 위에 있고, 상기 게이트 전극은 상기 분리 재료의 상기 제1 및 제2 상부 표면 부분들 위에 있음 -
    을 포함하는, 집적 회로 구조.
  22. 제21항에 있어서, 상기 분리 재료의 상기 제1 상부 표면 부분은 상기 핀의 상기 하부 핀 부분의 상기 제1 측벽 상의 상기 PSG를 포함하는 상기 층에 측 방향으로 인접한, 집적 회로 구조.
  23. 제22항에 있어서, 상기 분리 재료의 상기 제2 상부 표면 부분은 상기 핀의 상기 하부 핀 부분의 상기 제2 측벽 상의 상기 PSG를 포함하는 상기 층에 측 방향으로 인접한, 집적 회로 구조.
  24. 제21항에 있어서,
    상기 핀의 상기 하부 핀 부분의 상기 제1 및 제2 측벽들 바로 위의 상기 PSG를 포함하는 상기 층에 직접적으로 측 방향으로 인접한 절연층을 더 포함하며, 상기 분리 재료는 상기 절연층에 직접적으로 측 방향으로 인접하는, 집적 회로 구조.
  25. 제24항에 있어서, 상기 절연층은 보로실리케이트 유리(BSG)를 포함하는, 집적 회로 구조.
  26. 제24항에 있어서, 상기 절연층은 상기 PSG를 포함하는 상기 층의 상기 제1 상부 단부 부분에 측 방향으로 인접하는 제1 상부 단부 부분을 가지며, 상기 절연층은 상기 PSG를 포함하는 상기 층의 상기 제2 상부 단부 부분에 측 방향으로 인접하는 제2 상부 단부 부분을 갖는, 집적 회로 구조.
  27. 제26항에 있어서, 상기 절연층의 상기 제1 상부 단부 부분은 상기 PSG를 포함하는 상기 층의 상기 제1 상부 단부 부분과 실질적으로 동일 평면상에 있고, 상기 절연층의 상기 제2 상부 단부 부분은 실질적으로 상기 PSG를 포함하는 상기 층의 제2 상부 단부 부분과 실질적으로 동일 평면상에 있는, 집적 회로 구조.
  28. 제26항에 있어서, 상기 분리 재료의 상기 제1 상부 표면 부분은 상기 절연 층의 상기 제1 상부 단부 부분 아래에 있고, 상기 분리 재료의 상기 제2 상부 표면 부분은 상기 절연층의 상기 제2 상부 단부 부분 아래에 있는, 집적 회로 구조.
  29. 제26항에 있어서, 상기 게이트 전극은 상기 절연층의 상기 제1 및 제2 상부 단부 부분들 위에 있는, 집적 회로 구조.
  30. 제21항에 있어서, 상기 PSG를 포함하는 상기 층의 상기 제1 상부 단부 부분은 상기 PSG를 포함하는 상기 층의 상기 제2 상부 단부 부분과 실질적으로 동일 평면상에 있는, 집적 회로 구조.
  31. 제30항에 있어서, 상기 분리 재료의 제1 상부 표면 부분은 상기 분리 재료의 상기 제2 상부 표면 부분과 실질적으로 동일 평면상에 있는, 집적 회로 구조.
  32. 집적 회로 구조로서,
    실리콘을 포함하는 핀 -상기 핀은 하부 핀 부분 및 상부 핀 부분을 가짐 -;
    N형 도펀트를 포함하는 유전체층 -상기 유전체층은 상기 핀의 상기 하부 핀 부분의 제1 및 제2 측벽들 바로 위에 있고, 상기 유전체층은 상기 핀의 상기 하부 핀 부분의 상기 제1 측벽에 측 방향으로 인접한 제1 상부 단부 부분을 가지며, 상기 유전체층은 상기 핀의 상기 하부 핀 부분의 상기 제2 측벽에 측 방향으로 인접한 제2 상부 단부 부분을 가짐 -;
    산소를 포함하는 분리 재료 -상기 분리 재료는 상기 핀의 상기 하부 핀 부분의 상기 제1 및 제2 측벽들 바로 위의 상기 유전체층에 측 방향으로 인접하며, 상기 분리 재료는 제1 상부 표면 부분 및 제2 상부 표면 부분을 갖고, 상기 분리 재료의 상기 제1 상부 표면 부분은 상기 유전체층의 상기 제1 상부 단부 부분 아래에 있고, 상기 분리 재료의 상기 제2 상부 표면 부분은 상기 유전체층의 상기 제2 상부 단부 부분 아래에 있음 -; 및
    상기 핀의 상기 상부 핀 부분의 측벽들의 상단 위에 있고 상기 측벽들에 측 방향으로 인접해 있는 게이트 전극 -상기 게이트 전극은 상기 유전체층의 상기 제1 및 제2 상부 단부 부분들 위에 있고, 상기 게이트 전극은 상기 분리 재료의 상기 제1 및 제2 상부 표면 부분들 위에 있음 -
    을 포함하는 집적 회로 구조.
  33. 제32항에 있어서, 상기 N형 도펀트는 인(phosphorous)인, 집적 회로 구조.
  34. 제32항에 있어서, 상기 분리 재료의 상기 제1 상부 표면 부분은 상기 핀의 상기 하부 핀 부분의 상기 제1 측벽 상의 상기 유전체층에 측 방향으로 인접하는, 집적 회로 구조.
  35. 제34항에 있어서, 상기 분리 재료의 상기 제2 상부 표면 부분은 상기 핀의 상기 하부 핀 부분의 상기 제2 측벽 상의 상기 유전체층에 측 방향으로 인접하는, 집적 회로 구조.
  36. 제32항에 있어서,
    상기 핀의 상기 하부 핀 부분의 상기 제1 및 제2 측벽들 바로 위의 상기 유전체층에 직접적으로 측 방향으로 인접하는 절연층을 더 포함하며, 상기 분리 재료는 상기 절연층에 직접적으로 측 방향으로 인접하는, 집적 회로 구조.
  37. 제36항에 있어서, 상기 절연층은 보로실리케이트 유리(BSG)를 포함하는, 집적 회로 구조.
  38. 제36항에 있어서, 상기 절연층은 상기 유전체층의 상기 제1 상부 단부 부분에 측 방향으로 인접한 제1 상부 단부 부분을 가지며, 상기 절연층은 상기 유전체층의 상기 제2 상부 단부 부분에 측 방향으로 인접하는 제2 상부 단부 부분을 갖는, 집적 회로 구조.
  39. 제38항에 있어서, 상기 절연층의 상기 제1 상부 단부 부분은 상기 유전체층의 상기 제1 상부 단부 부분과 실질적으로 동일 평면상에 있고, 상기 절연층의 상기 제2 상부 단부 부분은 상기 유전체층의 상기 제2 상부 단부 부분과 실질적으로 동일 평면상에 있는, 집적 회로 구조.
  40. 제38항에 있어서, 상기 분리 재료의 상기 제1 상부 표면 부분은 상기 절연 층의 상기 제1 상부 단부 부분의 아래에 있고, 상기 분리 재료의 상기 제2 상부 표면 부분은 상기 절연층의 상기 제2 상부 단부 부분 아래에 있는, 집적 회로 구조.
  41. 제38항에 있어서, 상기 게이트 전극은 상기 절연층의 상기 제1 및 제2 상부 단부 부분들 위에 있는, 집적 회로 구조.
  42. 제32항에 있어서, 상기 유전체층의 상기 제1 상부 단부 부분은 상기 유전체층의 상기 제2 상부 단부 부분과 실질적으로 동일 평면상에 있는, 집적 회로 구조.
  43. 제42항에 있어서, 상기 분리 재료의 상기 제1 상부 표면 부분은 상기 분리 재료의 상기 제2 상부 표면 부분과 실질적으로 동일 평면상에 있는, 집적 회로 구조.
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