JP2017527099A - フィンベース電子装置のための固定ソース拡散接合 - Google Patents

フィンベース電子装置のための固定ソース拡散接合 Download PDF

Info

Publication number
JP2017527099A
JP2017527099A JP2016568050A JP2016568050A JP2017527099A JP 2017527099 A JP2017527099 A JP 2017527099A JP 2016568050 A JP2016568050 A JP 2016568050A JP 2016568050 A JP2016568050 A JP 2016568050A JP 2017527099 A JP2017527099 A JP 2017527099A
Authority
JP
Japan
Prior art keywords
fin
gate
glass
contact
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016568050A
Other languages
English (en)
Other versions
JP6399464B2 (ja
JP2017527099A5 (ja
Inventor
エム． ハフェズ、ワリド
エム． ハフェズ、ワリド
ジャン、チア−ホン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2017527099A publication Critical patent/JP2017527099A/ja
Publication of JP2017527099A5 publication Critical patent/JP2017527099A5/ja
Application granted granted Critical
Publication of JP6399464B2 publication Critical patent/JP6399464B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66166—Resistors with PN junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/8605—Resistors with PN junctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Element Separation (AREA)

Abstract

フィンベース電子装置のための固体ソース拡散接合が説明される。１つの例では、フィンが基板上に形成される。第１ドーパント型のガラスが、その基板上に、及びそのフィンの下部上に堆積する。第２ドーパント型のガラスが、その基板及びそのフィン上に堆積する。ガラスは、アニールされ、複数のドーパントをフィン及び基板に打ち込む。ガラスは、除去され、第１及び第２コンタクトが、フィンの下部に接触せずにフィン上に形成される。

Description

本開示は、フィンベース電子装置に関し、特に、固体ソース拡散を用いる複数の接合に関する。
複数のモノリシック集積回路が、通常、シリコンウェーハなどの平面基板上に製造される複数の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）など、大量のトランジスタを有する。複数のシステムオンチップ（ＳｏＣ）構造では、アナログ及びデジタル回路の両方において複数のそのようなトランジスタを用いる。高速アナログ回路が単一モノリシック構造上でデジタル回路と一体化された場合、デジタルスイッチングが、基板において、アナログ回路の精度及び直線性を制限するノイズを誘起し得る。 複数の接合型ゲート電界効果トランジスタ（ＪＦＥＴ）は、それらが提供する、複数の標準ＭＯＳＦＥＴ（金属酸化物半導体ＦＥＴ）デバイスと比較して優れた低ノイズ性能により、主に複数のアナログ用途に用いられ、複数のＪＦＥＴは、複数のフィラ及び複数のイコライザなどの複数の無線周波数デバイスにおいて有用であり、複数の電源、電力コンディショナ、及び同様のもののための複数の電源回路にもまた有用である。
複数のＪＦＥＴトランジスタは、複数の注入型接合を用いて、バックゲート電極と、チャンネル電極と、トップゲート電極を確立する大量のプレーナ処理技術により製造される。ＪＦＥＴは、注入されたｎ型及びｐ型ウェルを用いて作成され、トップゲート、バックゲート、並びにソースコンタクト及びドレインコンタクトを形成する。この大部分のプレーナ処理は、基板上に形成された複数のフィンを用いて、複数のＭＯＳＦＥＴデバイスのために、置換され得る。複数のフィン上の複数のＦＥＴデバイスの形成は、ＦｉｎＦＥＴ構造と称されている。
本発明の複数の実施形態が、限定としてではなく、例として、複数の同様の参照番号が複数の同様のエレメントを指す複数の添付の図面の複数の図に図示される。
本発明の実施形態に係るフィン構造上のｐチャンネル型電流フロー制御ゲートの側面断面図及び対応する正面図である。 本発明の実施形態に係るフィン構造上のｐチャンネル型電流フロー制御ゲートの側面断面図及び対応する正面図である。 本発明の実施形態に係るフィン構造上のｐチャンネル型電流フロー制御ゲートの側面断面図及び対応する正面図である。 本発明の実施形態に係るフィン構造上のｐチャンネル型電流フロー制御ゲートの側面断面図及び対応する正面図である。 本発明の実施形態に係るフィン構造上のｎチャンネル型電流フロー制御ゲートの側面断面図である。 本発明の実施形態に係るフィン構造上の、複数のゲートを有するｐチャンネル型電流フロー制御デバイスの側面断面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１のデバイスの製造の段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１３から図２２の製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１３から図２２の製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１３から図２２の製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１３から図２２の製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１３から図２２の製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図１３から図２２の製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係るＦｉｎＦＥＴ構造上のトランジスタの側面断面図である。 本発明の実施形態に係る図２９のトランジスタの回路図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 本発明の実施形態に係る図２９のトランジスタの製造の代替的段階の側面断面図及び対応する正面図である。 実施形態に係る、ＦｉｎＦＥＴ構造により構築され、固体ソース拡散接合を含む集積回路を組み込んだコンピューティングデバイスのブロック図である。
高性能ＪＦＥＴは、ＦｉｎＦＥＴ処理構造のフィン上に製造され得る。ＪＦＥＴの電気的特性が、バルク移動デバイスとしてのその構造に依存するので、ＭＯＳＦＥＴデバイスと同じ方法でフィン上に構築されたＪＦＥＴデバイスは、そのバルク移動及び高電流機能を失う。しかしながら、ＪＦＥＴは、固定ソース拡散を用いてフィン構造上に構築されることができ、システムオンチップ処理技術のための高性能のスケーラブルデバイスを得る。
同様の技術が、可変抵抗器を形成するのに用いられ得る。ｐチャンネル又はｎチャンネルが、両側にコンタクトを有するフィンにおいて形成され得る。制御ゲートが、その２つのコンタクトの間において、フィンのチャンネル上に形成され得る。フィンの内部及びフィンの狭い幅における通電の本質に起因し、制御ゲートは、フィンの内部におけるキャリア密度の優れた静電制御を提供する。この制御ゲートを用いることによって、キャリア密度は、その印加されたバイアスに応じ、（チャンネル蓄積を介して）増加され又は（チャンネル減耗を介して）減少されることができる。
同じ制御ゲート技術はまた、フィンにおけるＪＦＥＴのゲートの片側又は両側に用いられ得る。複数の制御ゲートは、フィンベースのＪＦＥＴ構造内への可変抵抗器バルクとして動作する。複数のＪＦＥＴが通常、高電圧操作に耐える、より長いチャンネルデバイスであるので、これらの制御ゲートは、追加のレイアウト・エリア・ペナルティを有さず、チャンネルを完全に遮断する必要とされるピンチオフ電圧を向上させ得る。
図１は、複数のＦｉｎＦＥＴ構造における電流フロー制御ゲートの側面断面図である。ＦｉｎＦＥＴ構造における基板上のフィンの部分を示す。フィン１０６、１０８が、絶縁酸化物１０４により覆われる基板１０２から突き出している。デバイス１０１が、基板１０２及びフィン上に構築される。ｎ‐ウェル１０６が、フィン上に形成され、基板内に部分的に延在し得、ｐ型チャンネル１０８が、フィン上のそのｎ‐ウェル上に形成されている。示されているようにフィンは、これらの２つの部分により構成される。しかしながら、フィンは、デバイスを超え、ｎ‐ウェル及びｐチャンネルを超え、デバイスの両側に延在し得る。１対のコンタクト１１０、１１２が、ｐチャンネルにおいて、そのチャンネルの各側に１つずつ形成される。制御ゲート１１４が、２つのコンタクトの間においてフィン上に形成される。ｐチャンネル１０８を介して１つのチャンネルコンタクト１１０から他のチャンネルコンタクト１１２への電流フローが、制御ゲート１１４により制御される。
図２の正面断面図において、図１のデバイス３０１の部分が示される。この図は、図１の線２−２を通り、制御ゲート１１４を通る、断面として作成されている。示されているように、絶縁酸化物１０４及びｎ‐ウェル１０６は直接基板１０２上にある。ｐチャンネル１０８は、ｎ‐ウェル１０６上に形成される。
制御ゲート１１４は、ｐチャンネルを３方から囲んでｐチャンネル上及びその周りに形成される。このことは、制御ゲートが、２つのコンタクト１１０、１１２の間においてｐチャンネルを通るキャリアフローを電気的に抑制することを可能にする。ｐチャンネルは、ｐチャンネルと制御ゲートとの間においてバリア層１１８により囲まれ、そのｐチャンネルとそのゲートとの間の拡散を防ぐ。
ｎ‐ウェルは、絶縁酸化物を通って延在する。ｎ‐ウェルはまた、絶縁酸化物１０４の上面の上方及び下方に延在する。このことは、制御ゲートがｐチャンネルの周りまで延在してｐチャンネルを介してキャリアフローをより効果的に制御することを可能にする。示されているように、制御ゲートは、ｐチャンネルより深くフィン上に延在する。このことは、ｐチャンネルが３方からより完全に囲まれることを確実にする。代わりに、ゲートは、最大電圧が制御ゲートに印加されている場合であっても、ｐチャンネルを通るリーク電流を可能にするべく、より小く作られてよい。
図３は、２つのコンタクト１１０、１１２のうちのいずれか１つを通り、この例において図１の線３‐３を通るように選ばれた、図１のフィン及びデバイス１０１の正面断面図である。示されているように、ｎ‐ウェルは、絶縁酸化物１０４を通って基板１０２まで深く達する。コンタクトは、ｐチャンネル１０８上に形成れ、外部ソースからｐチャンネルへの適した接続を提供する。コンタクトは、ｎ‐ウェル上に延在せず、制御ゲート１１４ほど深くない。複数の電極１２０及び１２２は、２つのコンタクト１１０、１１２上に形成され、これにより、電流が、２つのコンタクトのうちの一方又は他方に印加され得る。２つのコンタクトの間の電流フローは次に、制御ゲートにより制御される。
図４は、代替のコンタクト１１０‐１の正面断面図である。図４は、図３と同じ視点ではあるが、代替の実施形態を提示している。図４のコンタクトは、絶縁酸化物１０４を図３のコンタクトに追加することによって形成され得る。同じ絶縁酸化物１０４及びｎ‐ウェル１０６は、シリコン基板などの基板１０２上に形成される。ｐチャンネル１０８は、ｎ‐ウェル１０６上に構築され、その上面は、図３のコンタクト１１０と同様のコンタクト１２６により覆われている。図４の例では、追加のフィンスペーサ１２４が、絶縁酸化物とコンタクト１２６との間に与えられ、ｎ‐ウェルとｐ型コンタクトとの間からの拡散を防ぐ。実際に、フィンはまず形成され、次にドープされてｎ‐ウェルとｐチャンネルを形成する。フィンスペーサ１２４は次に、フィンの周りにおいて構築され、フィンスペーサ１２４上にドープされたコンタクト１２６を有する。
図５は、ＦｉｎＦＥＴ構造におけるｎチャンネル型可変電流フローデバイスの側面断面図である。ｎチャンネルがｐチャンネルの代わりに用いられている代替の可変抵抗器デバイス２００が示されている。この例では、簡潔のために基板が示されていない。しかしながら、デバイスは、図１のデバイスと同様のＦｉｎＦＥＴ構造を用いて形成されている。フィンが基板上に構築される。フィンはドープされ、深いｐ‐ウェル２０６を形成する。フィンは、絶縁酸化物２０４により囲まれる。フィンの上部はドープされてｐ‐ウェル２０６の上方にｎチャンネル２０８を形成する。
１対のコンタクト、この例ではｎ型コンタクト２１０、２２２が、ｎチャンネルの両側に各１つずつコンタクトが形成される。複数の電極２２０、２２４が複数のコンタクトに取り付けられ、電流がその複数のコンタクトのうち１つに印加されることを可能にする。ｎチャンネル２０８を通る流れが、可変電圧が印加され得る電極２３０を有する制御ゲート２１４により制御される。図２の可変抵抗器２００は、図１の可変抵抗器１０１と同様に動作する。端子２３０に印加される上昇電圧により、より多くの電流が制御ゲート２１４によりｎチャンネルを通って流れることを可能にする。この場合、電流は、正孔ではなく電子の形態である。しかしながら、基本的な動作は同じである。
図６は、ＦｉｎＦＥＴ構造における複数のゲートにより制御される可変電流フローを有するｐチャンネルデバイスの側面断面図である。図２のように、ｐ型コンタクト３１０、３１２が、ｎ型コンタクト３１８と組み合わされ、ダブルゲートのｐ型デバイス３００を形成する。このデバイスは、深いｎ‐ウェル３０６を含むフィンを有する。フィンの上部は、ｐチャンネル３０８としてドープされ、フィンは、絶縁酸化物３０４により囲まれている。ｐ型コンタクト３１０、３１２はそれぞれ、ｐチャンネルの各々の端部に形成される。ｎ型コンタクト３１８が２つのｐ型チャンネルの間に形成される。第１制御ゲート３１４が、左側のｐ型コンタクト３１０と、中心のｎ型コンタクト３１８との間に配置される。第２制御ゲート３１６が、ｎ型コンタクト３１８と、右側のｐ型コンタクト３１２との間に配置される。３つのコンタクト３１０、３１２、３１８はそれぞれ、電流が印加され得る端子３２０、３２４、３２２を有する。２つの制御ゲート３１４、３１６はまた、電圧が印加され得る端子３２６、３２８を有する。複数の制御ゲートのうちの１つ又は両方における電圧を制御することによって、ｐチャンネルを通る電流フローが規制され得る。加えて、ｎ型コンタクト３１８はまた、デバイス３００を通る電流フローを規制するのに用いられ得る。この３つのコンタクトデバイスは、任意の様々な異なる目的のために用いられ得る電流フローに対する非常に精密な制御を可能にする。
図１から図６に示されているように、様々な異なるデバイスが、フィン構造と固体面アニーリングとを用いて形成され得る。最もシンプルなデバイスは、電流チャンネルの各端部にコンタクトを有する。複数のコンタクトは、電極又は別のデバイスと結合されることができる。このことは、２つのポイントの間において絶縁された電気導管を供給する。その構造体は、図１及び図６に示されているように、１つ又は複数の制御ゲートにより拡張されることができる。その構造体は、図２９に示されている複数のトランジスタゲートより拡張されることができ、又は、デバイスは、複数の異なる種類のゲートの組み合わせを有し得る。様々な異なる種類のトランジスタ、抵抗、及び他の電流制御デバイスが、本明細書にて説明されている複数の技術を用いて形成されることができる。
図７から図２８は、例えば、図１及び図５にて説明されている可変抵抗器の複数の製造段階の側面断面図及び対応する正面図である。図７及び図８において、シリコン基板などの基板４０２が加工されている。これにより、基板４０２は、フィン４０４を有し、１つのみのフィンが示されている一方、通常、基板は、意図される用途に応じて、数百もの又は数千ものフィンを有し得る。
図９及び図１０において、ｎドープされたガラスが基板上に堆積している。ｎ型ガラス４０６は、ドープされた酸化物を含み、例えば、ホスホシリケートの形態であり得る。ガラスは、化学蒸着又は様々な他の処理により適用され得る。
図１１及び図１２は、スピンオンハードマスク４０８が、厚いブランケットコートとして基板上及びガラス上に適用されていることを示す。そのマスクは、基板及びフィンの下部を覆う。そのマスク層は、フィンの上部のみを露出させられたままにする。
構造体の残りの部分上のガラスは覆われている。そのようなブロッキング材料のブランケットコートが、他の領域を保護せずに一部の領域を保護することによって、複数の追加の層が選択的に適用されることを可能にする。
この場合、図１３及び図１４に示されているように、スピンオンハードマスクは、フィンの下部及び基板上のｎドープされたガラスを、エッチング処理から保護するのに用いられている。結果として、フィンの上面に適用されたｎドープされたガラスが除去されている。図１３及び図１４に示されているように、フィンの露出された上面が、形成されるべきｐ型チャンネルの深度を設定し、バックゲートの深度も設定する。図１３及び図１４において、フィンの上部上のガラスは除去されており、炭素ハードマスクは除去されており、低ドープされたｐ型ガラスが構造体全体に堆積している。
図１５及び図１６において、図１３及び図１４の構造体はアニールされており、ガラスの全ては次に除去されている。アニールは、複数のドーパントを、ガラスからシリコン又は他の薄い材料に打ち込む。ガラスは次に、標準酸化物エッチング処理又は様々な他の処理のいずれかを用いて除去されることができる。ガラス堆積及びアニールの結果として、図１５及び図１６の構造体は、ｎ型基板領域４１２とフィンのｎ型下部４１４とを含む下部シリコン４０２を有する。基板上に堆積したｎ型ガラスに起因して、フィンに最も近い基板の上部もドープされることに留意されたい。このことは、非常に深いｎ‐ウェルが、フィンの上面の部分において、ｐチャンネルの下に形成されることを可能にする。フィンの上面４１６は、ｐ型としてドープされ、後に、深いｎ‐ウェル上にｐチャンネルを形成する。
この例において、ドープされたガラスは、複数のドーパントの固体ソースを形成する。複数のドーパントは、構造体がアニールされた場合、固体ソースからフィン内に拡散される。この固体ソース拡散の複数の特定の処理パラメータは、複数のデバイスを製造するための複数の特定の材料、複数の所望のドーピングレベル、及び処理フロー全体に適するよう、調整され得る。ドープされたガラスが説明されている一方、複数の他の固体ソース拡散方法及び技術は、特定の用途及び処理パラメータに応じて用いられ得る。
図１７及び図１８において、絶縁酸化物４１８が適用され、この絶縁酸化物は、二酸化シリコンを含む様々な酸化物のいずれかであってよい。図１９及び図２０において、酸化物は次に、平坦化され、パターニングされ、ポリシリコン制御ゲート４２０の構造体がフィン上に適用されることを可能にする。ポリシリコン材料は次に、金属制御ゲートを形成するために、除去されて金属で埋め戻され得る。
図２１及び図２２において、複数のコンタクト４２２、４２４が、フィン上に適用され、スペーサ４２６は、その２つのコンタクト４２２、４２４から制御ゲート４２０を分離するために適用される。複数のスペーサは、堆積によって形成され得、後の処理において構造体に適用され得るエピタキシャル成長を制御するよう残され得る。
図１９及び図２０に示されているように、制御ゲートは、フィンの上面及び２つの縦側面の３方においてフィンを囲む。同様に、複数のコンタクト４２２、４２４も、その上面及び両側面においてフィンを囲む。結果として、ｐチャンネルを介してコンタクトからの電流フローは最大化され、ｐチャンネルに対する制御ゲートの効果も最大化される。
図２３から図２８は、代替の製造工程を示す製造の段階の側面断面図及び対応する正面図である。図２３及び図２４の例では、堆積酸化物が図４の構造体上に適用されている。図４の構造体は、形成され、次にアニールされている。しかしながら、次に構造体からドープされたガラスを除去する代わりに、酸化物絶縁層５１８がフィン、基板、及びガラス上に適用される。アニールの結果として、シリコン基板５０２の部分５３２がｎドープされ、フィンの部分５１４及び基板５１２が、フィンの上部上に、より高度にドープされたｐ型チャンネル５５６を有する深いｎ‐ウェルを形成する。酸化物絶縁構造に起因して、ｐドープされたガラス５１０は、フィンを覆い、ｎ型ガラス５０６は、フィン及び基板を覆う。
図２５及び図２６において、堆積した酸化物５１８が平坦化されており、フィン５１４のｎ‐ウェル領域、すなわち、ｎ型部分の開始端より下まで除去されている。このことは、フィンの大部分を露出させる。酸化物層５１８の上方に堆積したガラスの全ては次に除去され、ポリシリコン構造体５２０が、フィン上及びフィンの周りに形成され、制御ゲートの製造を開始する。
図２７及び図２８において、制御ゲートは形成されており、余分な酸化物は除去されており、デバイスは、図２１及び図２２に示されているように複数のコンタクトの適用の準備ができた予備段階にある。複数の堆積したガラス層を除去する段階の前に絶縁酸化物を適用することによって、製造工程におけるいくつかの段階が回避され得、コスト削減となる。
図２９は、ＦｉｎＦＥＴ構造のフィン上に形成されるトランジスタデバイスの側面断面図である。上にて説明されているように、固定ソース拡散は、抵抗のための複数のコンタクトを形成するよう、注入と共に用いられ得る。複数の同じ技術は、ＪＦＥＴのソース６１２、ドレイン６１４、及びトップゲートコンタクト６２６、バックゲートコンタクト６２８のために用いられ得る。図２９に示されているＪＦＥＴ６００において、ソースとドレインとの間のゲート６２０がオフの場合、電流が、この場合はｐ型チャンネル６１６を通って、ｐ型ソース６１２からｐ型ドレイン６１４へと流れる。ｐチャンネル、ソース、ゲート、及びドレインは全て、ＦｉｎＦＥＴデバイス構造のフィン６２２において形成される。ｎ型ゲートは、ｎ型トップゲート６２６とバックゲート６２８とも結合されるコンタクト６２４を有し、ｎ型トップゲート６２６及びバックゲート６２８はまた、ｐチャンネルと電気的に結合されるが、ソース、ゲート、及びドレインから離間されてフィン上に形成されている。
ゲート電圧が上昇すると、ｎ型バックゲート６２８及びトップゲート６２６は、ソースとドレインとの間において複数のキャリアの狭いｐチャンネルを減耗する。このことは、チャンネルをピンチオフし、ソースからドレインへと流れ得る電流を減少させる。同様の設計が、ｎ型ソースとドレインとｐ型ゲートとを有するフィンにおけるｎ型チャンネルに適用され得る。
フィンベースの構造を用いて、本明細書にて説明されている可変抵抗器の制御ゲートと同様の追加の制御ゲート６３０、６３２は、ｐチャンネルを通る電流フローをさらに増加させる又は減少させるのに用いられ得る。複数の制御ゲートは、ゲートの片側又は両側にＪＦＥＴの内部に形成され得る。図１の可変抵抗器と同様に、図２９の複数の制御ゲートは、ｐチャンネルを実質的に囲むよう、フィンの上において、フィンの上面及び両側面を覆うように製造される。
フィンの内部及びフィンの狭い幅における通電の本質に起因し、ゲートの三方からの囲みが、フィン内部のキャリア密度の優れた静電制御を可能にする。制御ゲートは、印加されるバイアスに応じて、チャンネル蓄積を介してキャリア密度を増加させることと、チャンネル減耗を介してキャリア密度を減少させることとを交互にすることができる。上にて説明されているように、このように、複数の制御ゲートは、フィンベースのＪＦＥＴ構造において構築される可変抵抗器として動作している。複数のＪＦＥＴが通常、高電圧操作に耐える、より長いチャンネルデバイスであるので、これらの制御ゲートは通常、追加のレイアウト・エリア・ペナルティを有さず、チャンネルを完全に遮断するのに必要とされるピンチオフ電圧を向上させ得る。
図３０は、ソース６１２からドレイン６１４への電流フローと２つの制御ゲート６３０、６３２のための接続とを制御するゲート６２０を示す、ＦｉｎＦＥＴトランジスタの対応する回路図を示す。
１４ｎｍのような技術における例示的な処理順序が、以下に図示される。標準的処理が複数のフィンを画定するのに用いられ、ｎ型ガラスが続いてその複数のフィンの上面にコンフォーマルに堆積する。ガラスは、複数のフィンの上面を露出させるべく、例えば、リセスされたスピンオンハードマスクを用いてパターニングされる。コンフォーマルなｐ型ガラスが次に堆積する。アニールが実行され、複数のドーパントをガラスから複数のシリコンフィンに打ち込み、ガラスは続いて除去される。標準的な絶縁酸化物が堆積し、平坦化され、リセスされて、能動フィンの高さを設定する。複数の中間部分のゲートスペーサが次に堆積する。
いくつかの実施形態において、スペーサは、フィン上に完全に又は部分的に残され、ＪＦＥＴデバイスの後のエピタキシャルパターニングを可能にする。エピタキシャルシリコンアンダーカットエッチング及び成長は次に、複数の従来技術を用いて実行され得、ゲート絶縁酸化物は次に堆積し得、コンタクトの形成を可能にする。ソース、ドレイン、及び複数のゲートのための複数のコンタクトが次に構築される。
図３１から図５５は、ＦｉｎＦＥＴ構造におけるＪＦＥＴの複数の製造段階の側面及び正面断面図である。図３１及び図３２において、基板７０２がその上に形成された１つ又は複数のフィン７０４を有する。フィンは、特定の実装例に応じて、様々な異なる方法のいずれかで形成され得る。図３３及び図３４において、ｎ型ガラス７０６がフィン及び基板上に堆積する。このガラスは、様々な異なる堆積工程により形成され得、ｎ型ドーパントの適度のドーパント濃度を含む。上にて述べられたように、ホウケイ酸又はホスホシリケートが、化学蒸着により適用され得、又は任意の他の技術が用いられ得る。
図３５及び図３６において、平坦化スピンオンハードマスクなどのブロッキング材料７０８が、基板上に、適用されパターニングされる。図示される例において、厚いブランケットが用いられ、これにより、フィンの上面は、露出され、一方で、フィンの底部と基板の上面とがコーティングされる。マスク層の高さは、ｐチャンネルの深度を決定する。
図３７及び図３８において、ｎ型ガラスは、それが露出されている場所、つまり、それがスピンオンハードマスクにより覆われていない場所から除去されており、ガラスがエッチング除去された後に、ブロッキング材料も除去される。高濃度のｐ型ドープされたガラスが次に、フィン及び基板全体上に適用される。ｐ型ガラス７１０は、フィンが、ｐチャンネルを構築するｐ型材料としてドープされることを可能にするであろう。
図３９及び図４０において、基板、フィン、及びガラスはアニールされている。このことは、複数のドーパントをガラスからシリコン材料に打ち込む。ガラスは次に、例えば、酸化物エッチングを用いて、図３９及び図４０に示されている構造体を残して除去される。この構造体は、そのベースにシリコン基板を有し、基板７１２の上面にｎドープされたウェルを有する。加えて、フィンは、下部７１４を有し、下部７１４も、バックゲートを形成するようｎドープされた。フィンは、電流フローチャンネルを形成するようｐドープされた上部７１６を有する。
図４１及び図４２において、構造体全体が、二酸化シリコン又は別の酸化物などの酸化物層７１８により覆われる。酸化物は、図４３及び図４４に示されているように、決められたレベルに次に平坦化される絶縁酸化物を形成し、フィンの特定の部分を露出させる。酸化物は除去され、ｎドープされたフィンの部分７１４の一部を露出させる。図４３及び図４４に示されているように、フィンは露出され、これにより、ｐチャンネル全体が、Ｎドープされたバックゲート７１４の一部として露出される。制御ゲート７２０が次に、酸化物のレベルまで下がってフィンの露出された領域全体の周りに形成され得る。酸化物の高さ又はレベルは、それに応じて、制御ゲートのサイズを決定する。制御ゲートは、ｐチャンネルより深く、能動フィンの高さ全体を覆う。
複数の制御ゲートは通常、金属であり、様々な異なる方法のいずれかで形成され得る。図示される例では、複数の制御ゲートはまずポリシリコンパターニングによって形成され、複数の制御ゲート７２０の所望の形状に対応する構造を構築する。パターニングがこのレベルで完了した後、ポリシリコンは次に、所望の制御ゲートの形状においてボイドを残して除去される。ボイドは次に金属で埋め戻され、制御ゲートを形成する。複数の電極及び他のコネクタが次に、金属に取り付けられ得る。図示される例では、２つの制御ゲートが存在する。しかしながら、ＪＦＥＴの意図される最終形態に応じて、制御ゲートは１つ存在してよく、又は１つも存在しなくてもよい。
図４５及び図４６では、残留スペーサが、次のエピタキシャル成長を制御するべく、フィンに適用されている。スペーサ７２２は、その場所に残されたままの酸化物層上において、フィンのベースの周りに適用される。
図４７から図５５は、図２９のデバイスのさらなる複数の製造段階の側面及び正面断面図である。これらの図では、ソース、ゲート、及びドレインが追加されている。図４８、図５１、及び図５４の正面断面図はソースの位置において作成されており、これはドレインでの図と同様である。図４９、図５２、及び図５５の正面断面図は、図３１から図４６に示されているように制御ゲートの位置においてではなく、ゲートの位置において作成されている。このことは、少なくともポリシリコンの形態における複数の制御ゲートがすでに形成されており、複数の他の段階から影響を受けないからである。
図４７、図４８及び図４９では、ＪＦＥＴのソースゲート及びドレインが形成されている。ソース７３０及びドレイン７３２は、ｐ型エレメントのエピタキシャル成長によって形成され、ゲート７３４は、ｎ型エピタキシャル成長によって形成される。ソース及びドレインは、パターニングとエピタキシャル成長とを用いて、フィン及びスペーサ上に形成される。スペーサ７２２により、ソース及びドレインが、フィンの深いｎ‐ウェル又はバックゲート７１４に接触すること又は近づきすぎることが防止される。結果として、各コンタクトノードはｐチャンネルのみに接触する。ソース及びドレインは、ｐチャンネル上にドープされた材料を適用することによって、又は、実際のｐチャンネルをドーピングすることによって、形成されることができる。同様に、ｎ型ゲートは、フィンにおいて又はフィン上に形成され、フィンスペーサ７２２により、ｎ型バックゲートに近づきすぎることを妨げられている。一方、例えば、図２２に示されているように、制御ゲートは、ｐチャンネルの周り全体まで包み、ｎ型バックゲートに物理的に接触する。
図示されているように、第１制御ゲートが、ソースとゲートとの間にあり、ソースとゲートとに接触し、第２制御ゲートが、ゲートとドレインとの間にあり、ゲートとドレインとに接触する。示されているように、絶縁バリアが、複数の制御ゲート上及び複数の制御ゲートの周りに適用され、複数の制御ゲートと、ソース、ゲート、及びドレインとの間の伝導及び電気的接触を防ぐ。複数の制御ゲートは、様々な誘電体バリアのいずれかで絶縁されてよく、任意の他の構造体から物理的に離間されてもよい。
図５０、５１、及び５２では、構造体全体は、絶縁酸化物７３８の深い層に覆われ、このことは、ソース、ゲート、及びドレイン、並びに複数の制御ゲートを互いから絶縁する。絶縁酸化物の上層は、様々な異なる処理のいずれかを用いて、例えば、複数の制御ゲート、電極、及び他の構造体の上面のレベルまで平坦化され得る。この例において、フィンは、ソース、ゲート、及びドレインと共に、絶縁酸化物のずっと下方にある。
図５３、５４、及び５５では、複数のコンタクトが複数のゲート上に形成され、これらのコンタクト７４０、７４２及び７４４は、トランジスタデバイスのソース、ゲート、及びドレインに対して作られる複数の接続を可能にする。加えて、複数のポリシリコン制御ゲートは、複数の制御ゲートのための特定の実装例に応じ、分解され金属で埋め戻され得る。誘電体７３８の上層は、複数の追加のコンポーネントがＪＦＥＴ構造体上に形成されるべく場合に備えて、層間誘電体として用いられ得る。複数の電極は、タングステンを含む製造技術に応じて様々な異なる材料のいずれかで形成されてよい。
説明されているように、非常に一般的かつ広く用いられているトランジスタの種類（ＪＦＥＴ）が、ＳｏＣ、電力用途、又は、非平面トランジスタ処理技術（ｎｏｎ−ｐｌａｎａｒ ｔｒａｎｓｉｓｔｏｒ ｐｒｏｃｅｓｓ ｔｅｃｈｎｏｌｏｇｙ）を用いて製造される他の種類のＩＣにおいて用いられてよい。さらに、抵抗又はＪＦＥＴデバイスは、プレーナ製造技術では見られない特有のＦｉｎＦＥＴ移動特性を提供する。
図５６は、本発明の１つの実施例に係るコンピューティングデバイス１００を図示する。コンピューティングデバイス１００は、システムボード２を収容している。ボード２は、多数のコンポーネントを含んでよく、これらに限定されないが、プロセッサ４と少なくとも１つの通信パッケージ６とを含み得る。通信パッケージは、１つ又は複数のアンテナ１６に結合される。プロセッサ４は、ボード２に物理的にかつ電気的に結合されている。本発明のいくつかの実施例では、コンポーネント、コントローラ、ハブ、又はインターフェイスのうち任意の１つ又は複数が、複数の固体ソース拡散接合を含むＦｉｎＦＥＴ構造を用いて構築される。
コンピューティングデバイス１００は、その用途に応じ、ボード２に物理的にかつ電気的に結合されてよく、又はされてなくてもよい複数の他のコンポーネントを含み得る。これらの他のコンポーネントは、これらに限定されないが、揮発性メモリ８（例えば、ＤＲＡＭ）、不揮発性メモリ９（例えば、ＲＯＭ）、フラッシュメモリ（不図示）、グラフィクスプロセッサ１２、デジタル信号プロセッサ（不図示）、暗号プロセッサ（不図示）、チップセット１４、アンテナ１６、タッチスクリーンディスプレイなどのディスプレイ１８、タッチスクリーンコントローラ２０、バッテリ２２、オーディオコーデック（不図示）、ビデオコーデック（不図示）、電力増幅器２４、グローバル・ポジショニング・システム（ＧＰＳ）デバイス２６、コンパス２８、加速度計（不図示）、ジャイロスコープ（不図示）、スピーカ３０、カメラ３２、大型ストレージデバイス１０（ハードディスクドライブなど）、コンパクトディスク（ＣＤ）（不図示）、デジタルバーサタイルディスク（ＤＶＤ）（不図示）などを含む。これらのコンポーネントは、システムボード２に接続され得、そのシステムボードに搭載され得、又は複数の他のコンポーネントのいずれかと組み合わされてよい。
通信パッケージ６は、コンピューティングデバイス１００へ及びからのデータの転送のための無線及び／又は有線通信を可能にする。「無線」という用語及びその派生語は、複数の回路、デバイス、システム、方法、技術、通信チャンネルなどを説明するのに用いられ得、非固体媒体を介して変調された電磁放射を用いることによってデータを通信し得る。その用語は、複数の関連デバイスがいかなる有線も含まないことを示唆していないが、いくつかの実施形態では、含まないかもしれない。通信パッケージ６は、これらに限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロング・ターム・エボリューション（ＬＴＥ）、Ｅｖ‐ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらのＥｔｈｅｒｎｅｔ（登録商標）派生物を含む多数の無線又は有線規格又はプロトコル、並びに、３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定された任意の他の無線及び有線プロトコルのうちのいずれかを実装してよい。コンピューティングデバイス１００は、複数の通信パッケージ６を含み得る。例えば、第１通信パッケージ６が、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）などのより短距離の無線通信に特化したものであり得、第２通信パッケージ６が、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ‐ＤＯ、及び複数の他のものなどのより長距離の無線通信に特化したものであり得る。
コンピューティングデバイス１００のプロセッサ４は、そのプロセッサ４内にパッケージ化されている集積回路ダイを含む。「プロセッサ」という用語は、複数のレジスタ及び／又はメモリから電子データを処理し、その電子データを、複数のレジスタ及び／又はメモリに格納され得る他の電子データに変換する、任意のデバイス又はデバイスの一部を指し得る。
様々な実施例において、コンピューティングデバイス１００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテイメント制御ユニット、デジタルカメラ、ポータブルミュージックプレーヤ、又はデジタルビデオレコーダであり得る。コンピューティングデバイスは、固定されてよく、ポータブル又はウェアラブルであってよく、複数のさらなる実施例においては、コンピューティングデバイス１００は、データを処理する任意の他の電子デバイスであり得る。
複数の実施形態は、１つ又は複数のメモリチップ、コントローラ、ＣＰＵ（中央処理装置）、マザーボードを用いて相互接続されたマイクロチップ又は集積回路、特定用途向け集積回路（ＡＳＩＣ）、及び／又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のうちの部分として実装され得る。
「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「様々な実施形態」などの参照は、本発明のそのように説明されている実施形態が、複数の特定の特徴、構造、又は特性を含み得るが、必ずしも全ての実施形態がその複数の特定の特徴、構造、又は特性を含むわけではないことを示す。さらに、いくつかの実施形態では、複数の他の実施形態について説明されている複数の特徴のいくつか、全てを含んでよく、又は１つも含まなくてよい。
以下の説明及び請求項において、「結合」という用語がその派生語と共に用いられ得る。「結合」は、互いに連携し又は相互作用する２つ以上のエレメントを示すのに用いられるが、それらは、それらの間において介在する複数の物理的又は電気的コンポーネントを有してよく、又は有さなくてもよい。
複数の請求項に用いられているように、別段の記載がない限り、共通のエレメントを説明する、「第１」、「第２」、「第３」などの序数の形容詞の使用は単に、複数の同様のエレメントの複数の異なる例が参照されていることを示し、そのように説明されている複数のエレメントが必ず、時間的に、空間的に、序列に、又は任意の他の方式のいずれかにおいて、与えられた順序にあることを示唆することが意図されていない。
複数の図面及び先述の説明は、複数の実施形態の複数の例を与えている。当業者であれば、説明されている複数のエレメントのうち１つ又は複数が単一の機能的エレメント内にうまく組み合わされ得ることを理解するであろう。代わりに、複数の特定のエレメントが、複数の機能的エレメントに分割され得る。１つの実施形態からの複数のエレメントは、別の実施形態へ追加され得る。例えば、本明細書にて説明されている複数の処理の順序は、変更されてよく、本明細書にて説明されている方式に限定されない。さらに、いずれのフロー図の複数の動作も、示されている順序での実装を必要とされず、動作の全ても必ずしも実行される必要はない。また、複数の他の動作に依存していないこれらの動作は、その複数の他の動作と並行して実行され得る。複数の実施形態の範囲は決して、これらの特定の例により限定されていない。本明細書にて明示的に与えられているか否かに関わらず、構造、寸法、及び材料の使用における複数の差異などの多数の変更例が可能である。複数の実施形態の範囲は少なくとも、以下の請求項により記載されているものと同程度に広範である。
以下の複数の例は、複数のさらなる実施形態に関する。複数の異なる実施形態の様々な特徴は、様々な異なる用途に適するよう、含まれているいくつかの特徴と、除外されている他のものと様々に組み合わされてよい。いくつかの実施形態は、基板上にフィンを形成する段階と、基板上に及びフィンの下部上に第１ドーパント型のガラスを堆積する段階と、基板及びフィン上に第２ドーパント型のガラスを堆積する段階と、複数のドーパントをフィン及び基板に打ち込むべく、ガラスをアニールする段階と、ガラスを除去する段階と、フィンの下部に接触せずにフィン上に第１コンタクトと第２コンタクトとを形成する段階とを備える方法に関する。
複数のさらなる実施形態は、フィン上に制御ゲートを形成する段階を備え、その制御ゲートは、フィンの上面及び複数の側面における導電材であり、第１コンタクトと第２コンタクトとの間においてフィンを通る電流フローを制御する。
複数のさらなる実施形態では、制御ゲートを形成する段階は、フィン上にポリシリコンをパターニングする段階と、ポリシリコンを除去する段階と、ポリシリコンによるボイドを金属で埋め戻す段階とを含む。制御ゲートを形成する段階は、ガラスを除去する段階の後、かつ、第１コンタクトと第２コンタクトとを形成する段階の前に、フィン上に制御ゲートを形成する段階を含む。第１コンタクトはソースを含み、第２コンタクトはドレインを含み、方法は、フィンの下部と接触せずに、ソースとドレインとの間においてフィン上にゲートを形成する段階をさらに備える。
複数のさらなる実施形態は、ガラスを除去する段階の後に、シリコン基板上に酸化物を堆積する段階を備え、酸化物は、フィンの下部を覆う深度を有し、酸化物は、ドープされたソース、ゲート、及びドレインを形成する前に、フィンの下部を絶縁する。
複数のさらなる実施形態は、ソース、ゲート、及びドレインがフィンの下部に接触することを防ぐべく、ソース、ゲート、及びドレインを形成する前に、フィンの下部上に絶縁スペーサを形成する段階を備える。複数のさらなる実施形態において、基板及びフィンは、シリコンである。
複数のさらなる実施形態では、第１ドーパント型のガラスを堆積する段階は、基板及びフィン上の第１ドーパント型のガラスを堆積する段階と、基板、及びフィンの一部分上にブロッキング材料（炭素ハードマスク）を堆積する段階と、ブロッキング材料に覆われていない堆積したガラスを除去する段階と、ブロッキング材料を除去する段階とを含む。
複数のさらなる実施形態では、ブロッキング材料は、炭素ハードマスクである。第２ドーパント型のガラスを堆積する段階は、フィンの一部分から第１ドーパント型のガラスを除去する段階と、フィンの一部分上及び第１ドーパント型のガラス上に第２ドーパント型のガラスを堆積する段階とを含む。ガラスを除去する段階は、酸化物エッチャ（ｅｔｃｈｅｒ）を用いてガラスを除去する段階を含む。
複数のさらなる実施形態は、フィン上に制御ゲートを形成する段階を備え、制御ゲートは、フィンの上面及び複数の側面における導電材であり、ソースとドレインとの間においてフィンを通る電流フローを制御する。
複数のさらなる実施形態では、制御ゲートを形成する段階は、フィン上にポリシリコンをパターニングする段階と、ポリシリコンを除去する段階と、ポリシリコンによるボイドを金属で埋め戻す段階とを含む。制御ゲートを形成する段階は、ガラスを除去する段階の後に、かつ、ソース、ゲート、及びドレインを形成する前に、フィン上に制御ゲートを形成する段階を含む。
いくつかの実施形態は、基板と、その基板の上方のフィンであって、第１ドーパント型のチャンネル及び第２ドーパント型のウェルの少なくとも一部分を有するフィンと、フィンのウェルに接触せずに形成された、フィンの第１コンタクト及び第２コンタクトとを含む装置に関する。
複数のさらなる実施形態は、第１コンタクトと第２コンタクトと間の抵抗を制御するべく、フィン上及びフィンの周りに形成された第１コンタクトと第２コンタクトとの間における制御ゲートを含む。
複数のさらなる実施形態では、制御ゲートは金属である。制御ゲールは、ポリシリコンで形成され、ポリシリコンは次に除去され、ポリシリコンを除去することによって生じたボイドが、金属で充填される。第１及び第２コンタクトは、第１ドーパント型で形成される。第１及び第２コンタクトは、エピタキシャル成長のフィン上に形成される。第１及び第２コンタクトは、フィンにおけるドーパントのフィンにおいて形成される。第１ドーパント型のチャンネルは、第１コンタクトと第２コンタクトとの間の電流チャンネルである。制御ゲートは、フィンのチャンネル上に及びチャンネルの周りにおいて、両側に延在する。
複数のさらなる実施形態では、第１コンタクトはソースを含み、第２コンタクトはドレインを含み、装置は、フィンのウェルに接触せずに形成されたソースとドレインとの間に形成された、フィンの第２ドーパント型のゲートをさらに備える。
複数のさらなる実施形態では、ゲートは、エピタキシャル成長のフィン上に形成される。ゲートは、フィンにおけるドーパントのフィンにおいて形成される。ゲートは、フィン上にドープされたガラスを堆積し、ガラスをアニールし、ガラスを除去することによって、フィンにおいて形成される。第１ドーパント型のチャンネルは、ソースとドレインとの間の電流チャンネルであり、ここで、ゲートに印加されている電圧は、電流がチャンネルを流れるか否かを決定する。
複数のさらなる実施形態は、ソースとドレインとの間の制御ゲートを含み、制御ゲートは、フィンのチャンネル上及びチャンネルの周りにおいて、両側に延在し、チャンネルを通る電流フローを制限するよう構成されている。
複数のさらなる実施形態では、制御ゲートはソースとゲートとの間にあり、トランジスタはさらに、ゲートとドレインとの間に第２制御ゲートを構成する。制御ゲートは、金属である。制御ゲートは次に、除去されるポリシリコンで形成され、ポリシリコンを除去することによって生じたボイドが金属で充填される。
いくつかの実施形態は、通信チップと、電源と、プロセッサとを備えるコンピューティングシステムに関し、ここで、プロセッサは、複数のトランジスタを有し、少なくとも１つのトランジスタは、基板と、基板上のフィンであって、第１ドーパント型のチャンネル及び第２ドーパント型のウェルの少なくとも一部分を含むフィンと、フィンのウェルに接触せずに形成された、フィンの第１ドーパント型のソース及びドレインと、フィンのウェルに接触せずに形成されたソースとドレインとの間に形成された、フィンの第２ドーパント型のゲートとを含む接合型ゲート電界効果トランジスタである。
複数のさらなる実施形態では、ゲートは、ドープされたガラスをフィン上に堆積し、ガラスをアニールし、ガラスを除去することによって、フィンにおいて形成される。接合型ゲート電界効果トランジスタは、ソースとゲートとの間において制御ゲートをさらに含み、制御ゲートは、フィン上に及びフィンの周りに形成され、ソースとドレインとの間の抵抗を制御する。制御ゲートは、フィン上のポリシリコンをパターニングし、ポリシリコンを除去し、ポリシリコンによるボイドを金属で埋め戻すことによって、形成される。
いくつかの実施形態は、基板と、その基板の上方のフィンであって、第１ドーパント型のチャンネル及び第２ドーパント型のウェルの少なくとも一部分を有するフィンと、フィンのウェルに接触せずに形成された、ダイフィンの第１ドーパント型ソース及びドレインと、フィンのウェルに接触せずに形成されたソースとドレインとの間に形成された、フィンの第２ドーパント型のゲートとを備える接合型ゲート電界効果トランジスタに関する。
いくつかの実施形態は、基板と、その基板の上方のフィンであって、第１ドーパント型のチャンネル及び第２ドーパント型のウェルの少なくとも一部分を有するフィンと、フィンのウェルに接触せずに形成された、フィンの第１コンタクト及び第２コンタクトと、フィン上及びフィンの周りに形成された第１コンタクトと第２コンタクトとの間にあり、第１コンタクトと第２コンタクトとの間の抵抗を制御する制御ゲートとを備える可変抵抗器に関する。

Claims (20)

  1. 基板上にフィンを形成する段階と、
    前記基板上に、かつ、前記フィンの下部上に、第１ドーパント型のガラスを堆積する段階と、
    前記基板及び前記フィン上に、第２ドーパント型のガラスを堆積する段階と、
    複数の前記ドーパントを前記フィン及び前記基板に打ち込むべく、前記ガラスをアニールする段階と、
    前記ガラスを除去する段階と、
    前記フィンの前記下部に接触せずに、前記フィン上に第１コンタクトと第２コンタクトとを形成する段階と
    を備える
    方法。
  2. 前記フィン上に制御ゲートを形成する段階であって、前記制御ゲートは、前記第１コンタクトと前記第２コンタクトとの間において前記フィンを通る電流フローを制御する、前記フィンの上面及び複数の側面上の導電材である、段階をさらに備える請求項１に記載の方法。
  3. 制御ゲートを形成する前記段階は、前記フィン上にポリシリコンをパターニングし、前記ポリシリコンを除去し、前記ポリシリコンによるボイドを金属で埋め戻す段階を含む、請求項１又は２に記載の方法。
  4. 制御ゲートを形成する前記段階は、前記ガラスを除去する前記段階の後、かつ、前記第１コンタクトと前記第２コンタクトとを形成する前記段階の前に、前記フィン上に制御ゲートを形成する段階を含む、請求項１から３のいずれか一項に記載の方法。
  5. 前記第１コンタクトは、ソースを含み、前記第２コンタクトは、ドレインを含み、前記方法は、前記フィンの前記下部に接触せずに、前記ソースと前記ドレインとの間において前記フィン上にゲートを形成する段階をさらに備える請求項１から４のいずれか一項に記載の方法。
  6. 前記ガラスを除去する前記段階の後に、シリコンの前記基板上に酸化物を堆積する段階をさらに備え、前記酸化物は、前記フィンの前記下部を覆う深度を有し、前記酸化物は、ドープされた前記ソース、前記ゲート、及び前記ドレインを形成する前に、前記フィンの前記下部を絶縁する、請求項５に記載の方法。
  7. 第１ドーパント型のガラスを堆積する前記段階は、
    前記基板及び前記フィン上に、前記第１ドーパント型の前記ガラスを堆積する段階と、
    前記基板、及び前記フィンの部分上に、ブロッキング材料を堆積する段階と、
    前記ブロッキング材料に覆われていない、堆積した前記ガラスを除去する段階と、
    前記ブロッキング材料を除去する段階とを含む、
    請求項１から６の何れか一項に記載の方法。
  8. 第２ドーパント型のガラスを堆積する前記段階は、前記フィンの部分から前記第１ドーパント型の前記ガラスを除去し、前記フィンの前記部分上に、かつ、前記第１ドーパント型の前記ガラス上に、前記第２ドーパント型の前記ガラスを堆積する段階を含む、請求項７に記載の方法。
  9. 基板と、
    前記基板の上方のフィンであって、第１ドーパント型のチャンネルと、第２ドーパント型のウェルの少なくとも一部分とを有するフィンと、
    前記フィンの前記ウェルに接触せずに形成された、前記フィンの第１コンタクト及び第２コンタクトと
    を備える
    装置。
  10. 前記第１コンタクトと前記第２コンタクトとの間の抵抗を制御するべく、前記フィン上及び前記フィンの周りに形成された前記第１コンタクトと前記第２コンタクトとの間における制御ゲートをさらに備える請求項９に記載の装置。
  11. 前記第１コンタクト及び前記第２コンタクトは、前記フィンにおいてドーパントを含む、請求項１０に記載の装置。
  12. 前記制御ゲートは、前記フィンの前記チャンネル上及び前記チャンネルの周りにおいて、両側に延在する、請求項１１に記載の装置。
  13. 前記第１コンタクトは、ソースを含み、前記第２コンタクトは、ドレインを含み、前記装置は、前記フィンの前記ウェルに接触せずに形成された前記ソースと前記ドレインとの間において形成された、前記フィンの前記第２ドーパント型のゲートをさらに備える請求項９から１２のいずれか一項又は複数項に記載の装置。
  14. 前記ゲートは、エピタキシャル成長の前記フィン上にある、請求項１３に記載の装置。
  15. 前記第１ドーパント型の前記チャンネルは、前記ソースと前記ドレインとの間の電流チャンネルであり、前記ゲートに適用される電圧は、電流が前記チャンネルを流れるか否かを決定する、請求項１３又は１４に記載の装置。
  16. 前記ソースと前記ドレインとの間において制御ゲートをさらに備え、前記制御ゲートは、前記フィンの前記チャンネル上及び前記チャンネルの周りにおいて、両側に延在し、前記チャンネルを通る電流フローを制限する、請求項１３から１５のいずれか一項又は複数項に記載の装置。
  17. 通信チップと、
    電源と、
    複数のトランジスタを有するプロセッサであって、少なくとも１つのトランジスタは、基板と、前記基板の上方のフィンであって、第１ドーパント型のチャンネル及び第２ドーパント型のウェルの少なくとも一部分を含むフィンと、前記フィンの前記ウェルに接触せずに形成された前記フィンの前記第１ドーパント型のソース及びドレインと、前記フィンの前記ウェルに接触せずに形成された前記ソースと前記ドレインとの間に形成された、前記フィンの前記第２ドーパント型のゲートとを含む接合型ゲート電界効果トランジスタである、プロセッサと
    を備える
    コンピューティングシステム。
  18. 前記ゲートは、前記フィン上にドープされたガラスを堆積し、前記ガラスをアニールし、前記ガラスを除去することによって、前記フィンにおいて形成される、請求項１７に記載のコンピューティングシステム。
  19. 前記接合型ゲート電界効果トランジスタは、前記ソースと前記ゲートとの間において、制御ゲートをさらに含み、前記制御ゲートは、前記フィン上及び前記フィンの周りに形成され、前記ソースと前記ドレインとの間の抵抗を制御する、請求項１７又は１８に記載のコンピューティングシステム。
  20. 前記制御ゲートは、前記フィン上にポリシリコンをパターニングし、前記ポリシリコンを除去し、前記ポリシリコンによるボイドを金属で埋め戻すことによって、形成される、請求項１９に記載のコンピューティングシステム。
JP2016568050A 2014-07-14 2014-07-14 フィンベース電子装置のための固定ソース拡散接合 Active JP6399464B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/046525 WO2016010515A1 (en) 2014-07-14 2014-07-14 Solid-source diffused junction for fin-based electronics

Publications (3)

Publication Number Publication Date
JP2017527099A true JP2017527099A (ja) 2017-09-14
JP2017527099A5 JP2017527099A5 (ja) 2017-10-26
JP6399464B2 JP6399464B2 (ja) 2018-10-03

Family

ID=55078851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016568050A Active JP6399464B2 (ja) 2014-07-14 2014-07-14 フィンベース電子装置のための固定ソース拡散接合

Country Status (7)

Country Link
US (6) US9842944B2 (ja)
EP (2) EP3300119A1 (ja)
JP (1) JP6399464B2 (ja)
KR (1) KR102241181B1 (ja)
CN (2) CN106471624B (ja)
TW (3) TWI664738B (ja)
WO (1) WO2016010515A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6399464B2 (ja) * 2014-07-14 2018-10-03 インテル・コーポレーション フィンベース電子装置のための固定ソース拡散接合
KR102385395B1 (ko) * 2015-06-22 2022-04-11 인텔 코포레이션 Finfet 도핑을 위한 이중 높이 유리
US9847388B2 (en) * 2015-09-01 2017-12-19 International Business Machines Corporation High thermal budget compatible punch through stop integration using doped glass
US9976650B1 (en) * 2017-02-01 2018-05-22 Deere & Company Forkless synchronizer with sensor rail arrangement
EP3545556A4 (en) 2017-03-30 2020-10-14 INTEL Corporation VERTICALLY STACKED TRANSISTORS IN A FIN
US10401122B2 (en) 2017-06-08 2019-09-03 Springfield, Inc. Free floating handguard anchoring system
US20190172920A1 (en) * 2017-12-06 2019-06-06 Nanya Technology Corporation Junctionless transistor device and method for preparing the same
EP3732729A4 (en) * 2017-12-27 2021-07-28 INTEL Corporation FINFET-BASED CAPACITORS AND RESISTORS AND ASSOCIATED APPARATUS, SYSTEMS AND PROCESSES
US10325819B1 (en) * 2018-03-13 2019-06-18 Globalfoundries Inc. Methods, apparatus and system for providing a pre-RMG replacement metal contact for a finFET device
CN113921520B (zh) * 2021-09-29 2024-08-06 上海晶丰明源半导体股份有限公司 射频开关器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260647A (ja) * 1993-03-04 1994-09-16 Sony Corp Ｘｍｏｓトランジスタの作製方法
JP2005174964A (ja) * 2003-12-05 2005-06-30 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP2006216833A (ja) * 2005-02-04 2006-08-17 Toshiba Corp Ｍｏｓ型半導体装置及びその製造方法
JP2011097058A (ja) * 2009-10-28 2011-05-12 Taiwan Semiconductor Manufacturing Co Ltd 異なる誘電材料を用いたインター装置ｓｔｉ領域とイントラ装置ｓｔｉ領域の形成

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7235436B1 (en) * 2003-07-08 2007-06-26 Advanced Micro Devices, Inc. Method for doping structures in FinFET devices
DE102005039365B4 (de) * 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
US7402856B2 (en) * 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US7560784B2 (en) * 2007-02-01 2009-07-14 International Business Machines Corporation Fin PIN diode
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8030144B2 (en) * 2009-10-09 2011-10-04 Globalfoundries Inc. Semiconductor device with stressed fin sections, and related fabrication methods
US8158500B2 (en) * 2010-01-27 2012-04-17 International Business Machines Corporation Field effect transistors (FETS) and methods of manufacture
US8889494B2 (en) * 2010-12-29 2014-11-18 Globalfoundries Singapore Pte. Ltd. Finfet
US8435845B2 (en) * 2011-04-06 2013-05-07 International Business Machines Corporation Junction field effect transistor with an epitaxially grown gate structure
US8643108B2 (en) 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
US9082853B2 (en) * 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
US9299840B2 (en) * 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9431497B2 (en) * 2013-05-21 2016-08-30 Globalfoundries Singapore Pte. Ltd. Transistor devices having an anti-fuse configuration and methods of forming the same
CN104218082B (zh) * 2013-06-04 2017-08-25 中芯国际集成电路制造(上海)有限公司 高迁移率鳍型场效应晶体管及其制造方法
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN104576383B (zh) * 2013-10-14 2017-09-12 中国科学院微电子研究所 一种FinFET结构及其制造方法
JP6399464B2 (ja) * 2014-07-14 2018-10-03 インテル・コーポレーション フィンベース電子装置のための固定ソース拡散接合

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260647A (ja) * 1993-03-04 1994-09-16 Sony Corp Ｘｍｏｓトランジスタの作製方法
JP2005174964A (ja) * 2003-12-05 2005-06-30 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP2006216833A (ja) * 2005-02-04 2006-08-17 Toshiba Corp Ｍｏｓ型半導体装置及びその製造方法
JP2011097058A (ja) * 2009-10-28 2011-05-12 Taiwan Semiconductor Manufacturing Co Ltd 異なる誘電材料を用いたインター装置ｓｔｉ領域とイントラ装置ｓｔｉ領域の形成

Also Published As

Publication number Publication date
US9899472B2 (en) 2018-02-20
TWI664738B (zh) 2019-07-01
JP6399464B2 (ja) 2018-10-03
US20200335582A1 (en) 2020-10-22
KR102241181B1 (ko) 2021-04-16
EP3170207A1 (en) 2017-05-24
US20190296105A1 (en) 2019-09-26
US10355081B2 (en) 2019-07-16
US20180158906A1 (en) 2018-06-07
EP3300119A1 (en) 2018-03-28
KR20170028882A (ko) 2017-03-14
US11764260B2 (en) 2023-09-19
US10741640B2 (en) 2020-08-11
TWI600166B (zh) 2017-09-21
EP3170207A4 (en) 2018-03-28
TW201828482A (zh) 2018-08-01
CN106471624A (zh) 2017-03-01
TW201727926A (zh) 2017-08-01
US20170133461A1 (en) 2017-05-11
US11139370B2 (en) 2021-10-05
CN112670349A (zh) 2021-04-16
WO2016010515A1 (en) 2016-01-21
CN112670349B (zh) 2024-09-17
US20170018658A1 (en) 2017-01-19
TW201614852A (en) 2016-04-16
US20220102488A1 (en) 2022-03-31
US9842944B2 (en) 2017-12-12
CN106471624B (zh) 2021-01-05
TWI628801B (zh) 2018-07-01

Similar Documents

Publication Publication Date Title
JP6399464B2 (ja) フィンベース電子装置のための固定ソース拡散接合
JP6440038B2 (ja) 高電圧電界効果トランジスタのための延長型ドレイン構造
US9263522B2 (en) Transistor with a diffusion barrier
US20190305102A1 (en) Cmos device including pmos metal gate with low threshold voltage
CN107750387B (zh) 用于FinFET掺杂的双高度玻璃
US11563098B2 (en) Transistor gate shape structuring approaches
US20200105669A1 (en) Design and process for a precision resistor
CN110660860A (zh) 晶体管接触区域增强
US20200066912A1 (en) Systems, methods, and apparatuses for implementing bi-layer semiconducting oxides in source and drain for low access and contact resistance of thin film transistors
CN110620144A (zh) 使用单个操作伪栅极去除的晶体管栅极结构化的方法
WO2018125191A1 (en) Subfin liner for finfet devices
CN111052392A (zh) 具有非对称源极结构和漏极结构的iii-v族半导体器件

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170710

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180320

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180619

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180807

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180824

R150 Certificate of patent or registration of utility model

Ref document number: 6399464

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250