TW201828482A - 用於鰭片為主之電子元件的固態源極擴散接面 - Google Patents

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Abstract

固態源極擴散接面被敘述用於鰭片為主之電子元件。於一範例中，鰭片係形成在基板上。第一摻雜劑型的玻片被沈積在該基板之上及在該鰭片的下部之上。第二摻雜劑型的玻片被沈積在該基板及該鰭片之上。該玻片被退火，以使該等摻雜劑開始進入該鰭片及該基板。該玻片被移去，且第一及第二接觸部被形成在該鰭片之上，而不會接觸該鰭片的下部。

Description

用於鰭片為主之電子元件的固態源極擴散接面
本揭示內容有關鰭片為主之電子元件，且尤其有關使用固態源極擴散的接面。
整塊性積體電路典型具有在平面式基板之上所製造的大量電晶體、諸如金屬氧化物半導體場效電晶體(MOSFET)、諸如矽晶圓。系統單晶片(SoC)架構於類比及數位電路系統中使用此等電晶體。當高速類比電路系統被整合在具有數位電路系統之單一整塊性結構上時，該數位切換能造成限制該類比電路系統的精確及線性度之基板雜訊。
由於閘極場效電晶體(JFET)它們比較於標準MOSFET(金屬氧化物半導體FET)裝置提供優越的低雜訊性能，接面閘極場效電晶體主要被使用在類比應用中。JFET在諸如濾波器及等化器之射頻裝置中係有用的，且亦在用於電源、電力調節器與類似者等之電力電路中係有用的。
JFET電晶體係使用植入接面在大量平面式製程技術中被製造，以建立背面閘極、通道、及頂部閘極電極。該JFET係使用被植入之n型及p型阱部所製成，以形成該頂部及背面閘極、以及該源極與汲極接觸部。使用該基板上所形成之鰭片，此塊體平面式製程可被MOSFET裝置所替換。鰭片上的FET裝置之形成已被稱為FinFET架構。
2‧‧‧主機板
4‧‧‧處理器
6‧‧‧通訊封裝組件
8‧‧‧動態隨機存取記憶體
9‧‧‧唯讀記憶體
10‧‧‧大容量儲存裝置
12‧‧‧繪圖處理器
14‧‧‧晶片組
16‧‧‧天線
18‧‧‧顯示器
20‧‧‧觸控螢幕控制器
22‧‧‧電池
24‧‧‧功率放大器
26‧‧‧全球定位系統裝置
28‧‧‧羅盤
30‧‧‧喇叭
32‧‧‧照相機
100‧‧‧計算裝置
101‧‧‧裝置
102‧‧‧基板
104‧‧‧隔絕氧化物
106‧‧‧鰭片
108‧‧‧p通道
110‧‧‧接觸部
110-1‧‧‧接觸部
112‧‧‧接觸部
114‧‧‧控制閘極
118‧‧‧隔絕層
120‧‧‧電極
122‧‧‧電極
124‧‧‧隔絕氧化物
126‧‧‧接觸部
200‧‧‧可變電阻器裝置
204‧‧‧隔絕氧化物
206‧‧‧p阱部
208‧‧‧n通道
210‧‧‧接觸部
214‧‧‧控制閘極
220‧‧‧電極
222‧‧‧接觸部
224‧‧‧電極
230‧‧‧電極
300‧‧‧裝置
304‧‧‧隔絕氧化物
306‧‧‧n阱部
308‧‧‧p通道
310‧‧‧接觸部
312‧‧‧接觸部
314‧‧‧控制閘極
316‧‧‧控制閘極
318‧‧‧接觸部
320‧‧‧端子
322‧‧‧端子
324‧‧‧端子
326‧‧‧端子
328‧‧‧端子
402‧‧‧基板
404‧‧‧鰭片
406‧‧‧玻片
408‧‧‧硬罩幕
412‧‧‧基板面積
414‧‧‧鰭片
416‧‧‧鰭片
418‧‧‧隔絕氧化物
420‧‧‧控制閘極
422‧‧‧接觸部
424‧‧‧接觸部
426‧‧‧間隔物
502‧‧‧基板
506‧‧‧玻片
510‧‧‧玻片
512‧‧‧基板
514‧‧‧鰭片
516‧‧‧p型通道
518‧‧‧氧化物隔絕層
520‧‧‧多晶矽結構
600‧‧‧接面閘極場效電晶體
612‧‧‧源極
614‧‧‧汲極
616‧‧‧p型通道
620‧‧‧閘極
622‧‧‧鰭片
624‧‧‧接觸部
626‧‧‧頂部閘極
628‧‧‧背面閘極
630‧‧‧控制閘極
632‧‧‧控制閘極
702‧‧‧基板
704‧‧‧鰭片
706‧‧‧玻片
708‧‧‧阻斷材料
710‧‧‧p型玻片
712‧‧‧基板
714‧‧‧下部
716‧‧‧上部
718‧‧‧氧化物層
720‧‧‧控制閘極
722‧‧‧間隔物
730‧‧‧源極
732‧‧‧汲極
734‧‧‧閘極
738‧‧‧隔絕氧化物
740‧‧‧接觸部
742‧‧‧接觸部
744‧‧‧接觸部
本發明的實施例係當作範例、及不當作限制被說明於所附圖面之圖示中，其中類似參考數字意指類似元件。
圖1-4係根據本發明之實施例的鰭片架構上之p通道電流流動控制閘極的截面側視圖及對應正視圖。
圖5係根據本發明之實施例的鰭片架構上之n通道電流流動控制閘極的截面側視圖。
圖6係根據本發明之實施例而在鰭片架構上設有多數個閘極的p通道電流流動控制裝置之截面側視圖。
圖7-22係根據本發明之實施例而用於圖1的裝置之製造階段的截面側視圖及對應正視圖。
圖23-28係根據本發明之實施例而用於圖13-22的另外選擇製造階段之截面側視圖及對應正視圖。
圖29係根據本發明之實施例的finFET架構上之電晶體的截面側視圖。
圖30係根據本發明之實施例的圖29之電晶體的電路 圖。
圖31-55係根據本發明的實施例之圖29的電晶體之另外選擇製造階段的截面側視圖及對應正視圖。
圖56係根據一實施例併入以FinFET架構製成之積體電路及包括固態源極擴散接面的計算裝置之方塊圖。
【發明內容及實施方式】
高效能JFET可在FinFET製程架構之鰭片上被製成。因為JFET之電特徵取決於其當作大容量輸送裝置的結構，以與MOSFET裝置相同之方式建立在鰭片上的JFET裝置喪失其大容量輸送及高電流能力。然而，JFET能在鰭片架構上使用固態源極擴散被製成，以獲得用於系統單晶片製程技術之高性能、可升級的裝置。
類似技術可被使用來形成可變電阻器。p通道或n通道可被形成在鰭片中，並在任一側面上具有接觸部。控制閘極可被形成在該二接觸部間之鰭片中的通道之上。由於該鰭片的內側之電流傳導的本質及該鰭片之狹窄寬度，該控制閘極在該鰭片內側提供該載子密度之優異靜電控制。藉由使用此控制閘極，該載子密度能取決於所施加之偏壓被增加(經過通道積累)或減少(經過通道耗盡)。
相同的控制閘極技術亦可被使用在鰭片中之JFET的閘極之一或兩側面上。該控制閘極用作可變電阻器，其被製成該鰭片為主之JFET架構。因JFETs典型係較長的通道裝置，以支持高電壓操作，這些控制閘極沒有增加之藍 圖區代價，並可改善所需要的夾斷電壓，以完全關掉該通道。
圖1係FinFET架構中之電流流動控制閘極的截面側視圖。其顯示FinFET架構中的基板上之鰭片的一部份。該鰭片106、108由該基板102突出，該基板被覆蓋在隔絕氧化物104中。裝置101係建立在該基板102及該鰭片上。n阱部106被形成在該鰭片上，並可局部地延伸進入該基板，且p型通道108已被形成在該鰭片上的n阱部之上。如所示的鰭片係由這些二零件所組成，然而，該鰭片可延伸超出該裝置及超出在該裝置的任一側面上之n阱部與p通道。一對接觸部110、112被形成在該p通道中，一接觸部位在該通道的每一側面上。控制閘極114在該鰭片之上被形成於該二接觸部之間。經過該p通道108由一通道接觸部110至該另一通道接觸部112的電流流動被該控制閘極114所控制。
圖1之裝置101的一部份被顯示在圖2之截面正視圖中。此視圖被取為經過該控制閘極114、經過圖1的剖線2-2之截面圖。如所示，該隔絕氧化物102及該n阱部106係直接地位在該基板102之上。該p通道108被形成在該n阱部106之上。
該控制閘極114被形成在該p通道之上及環繞該p通道，該控制閘極114在三側面上圍繞該p通道。這允許該控制閘極電夾斷經過該二接觸部110、112間之p通道的載子流動。該p通道被該p通道及該控制閘極間之隔絕層 118所圍繞，以防止該p通道及該閘極間之擴散。
該n阱部延伸經過該隔絕氧化物。該n阱部亦延伸在該隔絕氧化物104的頂部之上方及下方。這允許該控制閘極一直延伸環繞該p通道，以更有效地控制經過該p通道的載子流動。如所示，該控制閘極在該鰭片上比在該p通道上延伸更深。這確保該p通道在三側面上被更完全地包圍。另一選擇係，該閘極可被製成較小的，以允許經過該p通道之漏電流，甚至當該最大電壓已被施加至該控制閘極時。
圖3係圖1的鰭片及裝置101之截面正視圖，取自經過該二接觸部110、112的任一者，且於此範例中經過圖1之剖線3-3。如所示，該n阱部係深入經過該隔絕氧化物104至該基板102。該接觸部被形成在該p通道108之上，以提供由外部源極至該p通道的合適連接。該接觸部不會延伸在該n阱部之上，且未與該控制閘極114一樣深。電極120及122被形成在該二接觸部110、112上，以致電流可被施加至該二接觸部的其中一者或另一者。該二接觸部間之電流流動接著被該控制閘極所控制。
圖4係另一選擇接觸部110-1之截面正視圖。圖4呈現與圖3相同的視圖，但用於另一選擇實施例。圖4之接觸部可為藉由將隔絕氧化物124加至圖3的接觸部所形成。該相同之隔絕氧化物104及n阱部106被形成在基板102、諸如矽基板之上。該p通道108被製成在該n阱部106之上，且該頂部被以接觸部110、126覆蓋，類似於 圖3的接觸部110。在圖4之範例中，額外的鰭片間隔物124被施加於該隔絕氧化物與該接觸部126之間，以防止來自該n阱部與該p型接觸部間之擴散。實際上，該鰭片首先被形成，且接著被摻雜，以形成n阱部及p通道。該鰭片間隔物124接著環繞該鰭片被建立，而在其之上具有該經摻雜的接觸部126。
圖5係FinFET架構中之n通道可變電流流動裝置的截面側視圖。其顯示另一選擇之可變電阻器裝置200，其中n通道代替p通道被使用。於此範例中，為單純故沒有基板被顯示，然而，該裝置係使用類似於圖1的裝置之FinFET架構所形成。鰭片被建立在該基板之上。該鰭片被摻雜，以形成深p阱部206。該鰭片被隔絕氧化物204所圍繞。該鰭片的上部被摻雜，以形成在該p阱部206上方之n通道208。
一對接觸部、於此案例中為n型接觸部210、222係在該n通道的任一側面上形成一接觸部。電極220、224被附接至該等接觸部，以允許電流被施加至該等接觸部之其中一者。流動經過該n通道208係藉由控制閘極214所控制，該控制閘極214具有電極230，可變電壓可被施加至該電極230。圖2的可變電阻器200類似於圖1之可變電阻器101地操作。藉由該控制閘極214，施加至該端子230的增加之電壓允許更多電流流經該n通道。於此案例中，該電流係呈電子而非電洞的形式，然而，該基礎操作係相同的。
圖6係具有藉由FinFET架構中的多數個閘極所控制之可變電流流動的p通道裝置之截面側視圖。如於圖2中，p型接觸部310、312係與n型接觸部318結合，以製成雙閘極式p型裝置300。此裝置具有鰭片，其設有深n阱部306。該鰭片的上部被摻雜為p通道308，且該鰭片被隔絕氧化物304所圍繞。p型接觸部310、312被形成在該p通道之任一端部。n型接觸部318被形成於該二p型通道之間。第一控制閘極314被放置在該左側p型接觸部310及該中心n型接觸部318之間。第二控制閘極316被放置在該n型接觸部318及該右側p型接觸部312之間。該三個接觸部310、312、318的每一者具有電流可被施加之端子320、324、322。該二控制閘極314、316亦具有電壓可被施加的端子326、328。藉由控制該等控制閘極的其中一者或兩者之電壓，流經該p通道的電流可被調節。此外，該n型接觸部318亦可被使用於調節流經該裝置300之電流。此三個接觸部裝置允許用於電流流動的很精密之控制，其可被使用於各種不同目的之任一者。
如在圖1-6中所示，各種不同裝置可使用鰭片架構及固態表面使退火被形成。該最簡單的裝置在電流通道之每一端部具有一接觸部。該等接觸部能被耦接至電極或另一裝置。這於二點之間供給一隔絕的電氣導管。該結構能藉由如圖1及6中所示之一或更多控制閘極被加強。該結構能被以如圖29中所示的電晶體閘極加強，或該裝置可具有不同型式之閘極的組合。各種不同型式之電晶體、電阻 器、及其他電流控制裝置能使用在此中敘述的技術被形成。
圖7-28係譬如於圖1及5中所敘述之可變電阻器用的製造階段之截面側視圖及對應正視圖。在圖7及8中，諸如矽基板的基板402已被處理，以致其具有鰭片404，而僅只一鰭片被顯示，典型一基板將具有好幾百個鰭片或數千個鰭片，取決於該意欲的應用。
於圖9及10中，n型摻雜玻片被沈積在該基板之上。該n型玻片406含有經摻雜的氧化物，並可為譬如磷矽酸鹽之形式。該玻片可為藉由化學蒸氣沈積或各種其他製程所應用。
圖11及12顯示旋塗式硬罩幕408已被施加在該基板之上，且該玻片當作厚包覆層。該罩幕覆蓋該基板及該鰭片的下部。該罩幕層僅只留下該鰭片之上部被暴露。在該結構的其餘部分上之玻片被覆蓋。藉由保護一些面積及不保護其他者，此一阻斷材料的包覆層允許額外之層被選擇性地施加。
於此案例中，如在圖13及14中所顯示，該旋塗式硬罩幕已被使用來保護該鰭片及該基板的下部之n型摻雜玻片不遭受蝕刻製程。其結果是，被施加至該鰭片的頂部之n型摻雜玻片已被移去。如在圖13及14中所顯示，該鰭片的暴露頂部設定將被形成之p型通道的深度及亦設定該背面閘極深度。於圖13及14中，在該鰭片的上部之上的玻片已被移去，該碳硬罩幕已被移去，且低摻雜之p型玻 片已沈積在該整個結構之上。
於圖15及16中，圖13及14之結構已被退火，且所有該玻片接著已被移去。該退火將該摻雜劑由該玻片驅動進入該矽或另一薄材料。該玻片能接著使用標準氧化物蝕刻製程或各種其他製程的任何一者被移去。由於該玻片沈積及退火之結果，圖15及16的結構具有較低的矽部份402，並設有該鰭片414之n型基板面積412及n型下部。注意由於被沈積在該基板之上的n型玻片，該基板最接近該鰭片的上部亦被摻雜。在該鰭片之頂部，這允許很深的n阱部被形成在該p通道之下。該鰭片416的頂部被摻雜為p型，以稍後在深n阱部之上形成p通道。
於此範例中，該經摻雜的玻片形成摻雜劑之固態源極。當該結構被退火時，該摻雜劑由該固態源極被擴散進入該鰭片。此固態源極擴散的特別製程參數可被調整，以適合該等特別之材料、該想要的摻雜層次、及用於製造該等裝置的整個製程流動。雖然經摻雜之玻片被敘述，其他固態源極擴散方法及技術可取決於該特別應用及製程參數被使用。
於圖17及18中，隔絕氧化物418被施加，此隔絕氧化物可為包括二氧化矽的各種氧化物之任何一者。該氧化物接著於圖19及20中被平面化，且被佈圖，以允許多晶矽控制閘極420結構被施加在該鰭片之上。該多晶矽材料可接著被移去及以金屬回填，以形成金屬控制閘極。
於圖21及22中，接觸部420、422被施加在該鰭片 之上，且間隔物426被施加，以分開該控制閘極420與該二接觸部422、424。該等間隔物可藉由沈積所形成，並可被留在適當位置中，以控制可於稍後製程中被施加至該結構的外延生長。
如在圖19及20中所顯示，該控制閘極在三側面上圍繞該鰭片，即該鰭片之頂部及二直立側面。類似地，該等接觸部420、422亦在該頂部及兩側面上圍繞該鰭片。由於來自該接觸部經過該p通道的電流流動被最大化之結果，且在該p通道上的控制閘極之效果亦被最大化。
圖23至28係製造階段的側面截面及對應正視圖，以顯示另一選擇之製造製程。於圖23及24的範例中，沈積氧化物已被施加在圖4G的結構之上。4G的結構已被形成，且此結構已被退火。然而，代替接著由該結構移去該經摻雜之玻片，氧化物隔絕層518被施加在該鰭片、該基板及該玻片之上。由於該退火的結果，該矽基板502之一部份512係n型摻雜的，該鰭片514及該基板512的一部份形成該深n阱部，而在該鰭片的上部上具有更高摻雜之p型通道516。由於該氧化物隔絕結構，該p型摻雜的玻片510覆蓋該鰭片，且該n型玻片506覆蓋該鰭片及該基板。
於圖25及26中，該經沈積的氧化物518已被平面化及移去直至在該n阱部面積或該鰭片514之n型部份的開始之下方。這暴露該鰭片的大部份。在該氧化物層518上方之所有經沈積的玻片接著被移去，且多晶矽結構520被 形成在該鰭片之上及環繞該鰭片，以開始該控制閘極的製造。
於圖27及28中，該控制閘極已被形成，該額外之氧化物已被移去，且該裝置係於預備階段中預備好用於施加該等接觸部，如於圖21及22中所顯示。藉由在移去該經沈積的玻片層之前施加該隔絕氧化物，該製造製程中的數個步驟可被避免，而減少成本。
圖29係FinFET架構的鰭片上所形成之電晶體裝置的截面側視圖。如上面所述，固態源極擴散可隨著植入而被使用，以形成用於電阻器之接觸部。該等相同技術可被使用於JFET的源極612、汲極614、及頂部背面閘極接觸部626、628。於JFET 600中，如在圖29中所顯示，於此案例中，當該源極與汲極間之閘極620為關閉時，電流由p型源極612流動至p型汲極614經過p型通道616。該p通道、該源極、閘極與汲極係全部形成在FinFET裝置架構的鰭片622中。該n型閘極具有亦被耦接至n型頂部閘極626之接觸部624、及亦被形成在該鰭片上之背面閘極628，該鰭片被電耦接至該p通道、但與該源極、閘極、與汲極隔開。
當該閘極電壓被增加時，該n型背面閘極626及頂部閘極620耗盡該源極與該汲極間之載子的狹窄p通道。這夾斷該通道及減少可由該源極流動至該汲極之電流。類似設計可被應用至具有n型源極與汲極及p型閘極的鰭片中之n型通道。
使用鰭片為主的架構，類似於在此中所敘述之可變電阻器的控制閘極之額外控制閘極630、632可被使用於進一步增強或減緩經過該p通道的電流流動。該控制閘極可被形成在該閘極之一或兩側面上的JFET內側。類似於圖1之可變電阻器，圖29的控制閘極被製造在該鰭片之上、在該頂部及在二側面上覆蓋該鰭片，以大體上圍繞該p通道。
由於在該鰭片內側的電流傳導之本質及該鰭片的狹窄寬度，該閘極之三側面式圍繞能夠在該鰭片內側的載子密度有優異之靜電控制。取決於所施加的偏壓，該控制閘極係能夠經過通道累積交互地增加該載子密度及經過通道耗盡減少該載子密度。如上面所述，以此方式，該等控制閘極正作用為內建至該鰭片為主之JFET架構的可變電阻器。因JFETs係典型較長之通道裝置以支持高電壓操作，這些控制閘極典型沒有增加的藍圖區代價，並改善所需要的夾斷電壓，以完全關掉該通道。
圖30顯示該FinFET電晶體之對應電路代表圖，顯示該閘極620，以控制由該源極612至該汲極614的電流流動及用於該二控制閘極630、632之連接。
在像14奈米技術上之範例製程順序在下面被說明。標準的處理被使用於界定該等鰭片，且n型玻片隨後被保形地沈積在該等鰭片之頂部上。該玻片係使用譬如凹入的旋塗式硬罩幕來佈圖，以暴露該等鰭片之頂部。保形的p型玻片接著被沈積。退火被施行，以將該等摻雜劑由該玻 片驅動進入該等矽鰭片，且該玻片隨後被移去。標準之隔絕氧化物被沈積、平面化、及凹入，以設定該活動鰭片高度。該中央區段閘極間隔物接著被沈積。
於一些實施例中，該間隔物被完全或局部地留在該鰭片上，以能夠在下游外延地佈圖該JFET裝置。外延矽凹切蝕刻及生長可接著使用傳統技術被施行，且該閘極隔絕氧化物可接著被沈積，以能夠使接觸部形成。用於該源極、汲極、及閘極的接觸部接著被製成。
圖31-55係FinFET架構中之JFET的製造階段之截面側視圖及正視圖。於圖31及32中，基板702具有一或多個形成在其上的鰭片704。該鰭片可被以各種不同方式之任何一者所形成，取決於該特別實作。於圖33及34中，n型玻片706被沈積在該鰭片及基板之上。此玻片可為藉由各種不同沈積製程所形成，且含有n型摻雜劑的適當摻雜劑濃度。如上面所論及，矽酸硼或磷矽酸鹽可為藉由化學蒸氣沈積所應用、或任何另一技術可被使用。
於圖35及36中，阻斷材料708、諸如平面化旋塗式硬罩幕被施加及佈圖在該基板之上。於所說明的範例中，厚包覆層被使用，以致該鰭片之頂部被暴露，而該鰭片的底部及該基板之頂部被塗覆。該罩幕層的高度決定該p通道之深度。
於圖37及38中，該n型玻片已被移去，在此其被暴露，亦即在此其不被該旋塗式硬罩幕所覆蓋，且在該玻片已被蝕刻離開之後，該阻斷材料亦被移去。高濃度式p型 摻雜玻片接著被施加在該整個鰭片及基板之上。該p型玻片710將允許該鰭片被摻雜當作p型材料，以製成該p通道。
於圖39及40中，該基板、鰭片、及玻片已被退火。這由該玻片將摻雜劑驅動進入該矽材料。該玻片接著使用譬如氧化物蝕刻被移去，以留下圖39及40中所示結構。此結構具有在其基底上的矽基板及在該基板712之頂部的n型摻雜阱部。此外，該鰭片具有亦被n型摻雜的下部714，以形成該背面閘極。該鰭片具有上部716，其被p型摻雜，以形成該電流流動通道。
於圖41及42中，該整個結構被覆蓋以氧化物層718、諸如二氧化矽或另一氧化物。該氧化物形成隔絕氧化物，其接著被平面化至所決定之位準，如在圖43及44中所示，以暴露該鰭片之某一部份。該氧化物被移去，以暴露被n型摻雜714的鰭片之零件的一部份。如在圖43及44中所顯示，該鰭片被暴露，以致該整個p通道被暴露作為該N型摻雜之背面閘極714的一部份。控制閘極720可接著被形成環繞該鰭片之整個暴露面積直至該氧化物的位準。該氧化物之高度或位準據此決定控制閘極的大小。該控制閘極係比該p型通道更深，且覆蓋該整個活動鰭片高度。
該控制閘極典型為金屬，並可被以各種不同方式之任一種所形成。於所說明的範例中，該控制閘極首先藉由多晶矽佈圖所形成，以製成對應於該等控制閘極之想要形狀 720的結構。在該佈圖係於此位準完成之後，該多晶矽接著被移去，而留下呈該想要的控制閘極之形狀的空隙。該空隙接著被以金屬回填，以形成該控制閘極。電極及其他連接器可接著被附接至該金屬。於所說明之範例中，有二控制閘極，然而，視該JFET的意欲最後形式而定，可有一個或無控制閘極。
於圖45及46中，殘留的間隔物已被施加至該鰭片，以控制隨後之外延生長。於保留在適當位置中的氧化物層之上，該間隔物722係環繞該鰭片的基底施加。
圖47至55係圖29之裝置的進一步製造階段之截面側視圖及正視圖。於這些圖示中，源極、閘極、及汲極被加入。圖48、51及54的截面正視圖係在該源極之位置取得，其係類似於在該汲極的視圖。圖49、52及55之截面正視圖係在該閘極的位置取得，而非如於圖31至46中在該控制閘極之位置。這是因為至少呈多晶矽形式的控制閘極已被形成，且不被其他階段所影響。
於圖47、48及49中，該JFET之源極閘極及汲極已被形成。該源極730及汲極732係藉由p型元件的外延生長所形成，且該閘極734係藉由n型外延生長所形成。該源極及汲極係使用佈圖及外延生長被形成在該鰭片及該間隔物之上。該源極及汲極係藉由該間隔物722防止與該鰭片之深n阱部或背面閘極714造成接觸、或將要太接近該鰭片之深n阱部或背面閘極714。其結果是，每一接觸節點僅只與該p通道造成接觸。該源極及汲極可藉由在該p 通道之上施加經摻雜的材料或藉由摻雜該實際p通道而被形成。類似地，該n型閘極被形成在該鰭片中或在該鰭片之上，且藉由該鰭片間隔物722所阻斷免於將太接近該n型背面閘極。在另一方面，如在圖22中所顯示，譬如該控制閘極一直圍繞著該p通道及正物理地接觸該n型背面閘極。
如所說明，第一控制閘極係於該源極及該閘極之間並與該源極及該閘極接觸，且該第二控制閘極係於該閘極及該汲極之間並與該閘極及該汲極接觸。如所示，隔絕障壁被施加在該等控制閘極之上及包圍該等控制閘極，以防止該等控制閘極與該源極、閘極、及汲極間之傳導及電接觸。該等控制閘極可被以各種介電障壁的任何一者所隔絕，且亦可與任何另一結構物理地隔開。
於圖50、51及52中，該整個結構在深層之隔絕氧化物738中被覆蓋，這彼此隔絕該源極、閘極、及汲極、以及該等控制閘極。該隔絕氧化物的頂部層可使用各種不同製程之任一者被平面化，以譬如將在該等控制閘極的頂部、電極及其他結構之位準。於此範例中，該鰭片、隨同該源極、閘極、及汲極係完全在該隔絕氧化物下方。
於圖53、54及55中，接觸部被形成在該等閘極之上，這些接觸部740、742及744允許至該電晶體裝置的源極、閘極、及汲極之連接被作成。此外，該等多晶矽控制閘極可被溶解及以金屬回填，視用於該等控制閘極的特別實作而定。於額外零組件將被形成在該JFET結構之上 的案例中，電介體738之頂部層可被用作層間電介體。該等電極可為由各種不同材料的任一者所形成，視包括鎢之製造技術而定。
如所敘述，很常見及被廣泛使用的電晶體型式(JFET)可被使用於SoC、電力應用、或另一IC型式中，其係使用非平面式電晶體製程技術被製造。再者，該電阻器或JFET裝置提供在平面式製造技術未被看見之獨特的FinFET運送特徵。
圖55說明按照本發明之一實作的計算裝置100。該計算裝置100容置系統主機板2。該主機板2可包括許多零組件，包括、但不限於處理器4及至少一通訊封裝組件6。該通訊封裝組件被耦接至一或多個天線16。該處理器4係物理及電耦接至該主機板2。於本發明之一些實作中，該等零組件、控制器、集線器、或介面的任何一或多個係使用包括固態源極擴散接面之FinFET架構製成。
視其應用而定，計算裝置100可包括能或不能被物理及電耦接至該主機板2的其他零組件。這些其他零組件包括、但不被限制於揮發性記憶體(例如DRAM)8、非揮發性記憶體(例如ROM)9、快閃記憶體(未示出)、繪圖處理器12、數位信號處理器(未示出)、密碼處理器(未示出)、晶片組14、天線16、諸如觸控螢幕顯示器的顯示器18、觸控螢幕控制器20、電池22、音頻編碼譯碼器(未示出)、視頻編碼譯碼器(未示出)、功率放大器24、全球定位系統(GPS)裝置26、羅盤28、加速度 計(未示出)、迴轉儀(未示出)、喇叭30、照相機32、及大容量儲存裝置(諸如硬碟機驅動器)10、光碟(CD)(未示出)、數位多用途磁碟(DVD)(未示出)等等。這些零組件可被連接至該系統主機板2、被安裝至該系統主機板、或與任何其他零組件結合。
該通訊封裝組件6能夠無線及/或有線通訊，用於將資料傳送至該計算裝置100及由該計算裝置100傳送資料。該“無線”一詞及其衍生詞可被使用來敘述電路、裝置、系統、方法、技術、通訊頻道等，其可經過該被調制的電磁輻射之使用並經過非固體媒介傳達資料。該名詞不隱含該相關裝置未含有任何電線，雖然於一些實施例中它們可能未含有。該通訊封裝組件6可實施許多無線或有線標準或協定的任何一者，包括、但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、乙太網絡、其衍生者、以及任何其他被規定為3G、4G、5G、及再往後者的無線及有線協定。該計算裝置100可包括複數個通訊封裝組件6。例如，第一通訊封裝組件6可為從事於較短範圍無線通訊、諸如Wi-Fi及Bluetooth，且第二通訊封裝組件6可為從事於較長範圍無線通訊、諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他者。
該計算裝置100之處理器4包括被封裝在該處理器4 內的積體電路晶粒。該“處理器”一詞可意指任何裝置或裝置之一部分，其處理來自暫存器及/或記憶體的電子資料以將該電子資料轉變成可被儲存於暫存器及/或記憶體中之另一電子資料。
於各種實作中，該計算裝置100可為膝上型、連網小筆電、筆記型電腦、輕薄筆記型電腦、智慧型手機、平板電腦、個人數位助理器(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、手提式音樂播放器、或數位錄影機。該計算裝置可為固定式、手提式、或可穿戴式。於進一步實作中，該計算裝置100可為任何處理資料之另一電子裝置。
實施例可被實施為一或多個記憶體晶片、控制器、CPU(中央處理單元)、使用主機板互連的微晶片或積體電路、特定應用積體電路(ASIC)、及/或場可程式化閘極陣列(FPGA)之一部份。
參考“一實施例”、“實施例”、“示範實施例”、“各種實施例”等指示本發明所敘述之實施例可包括特別的特色、結構、或特徵，但並非每一實施例必定包括該等特別之特色、結構、或特徵。再者，一些實施例可具有一些、所有、或無用於其他實施例所敘述的特色。
於以下敘述及申請專利範圍中，該“耦接”隨同其衍生詞可被使用。“耦接”被使用於指示該二或更多元件彼此配合或互相作用，但它們可或未具有介入於它們間之物理或 電零組件。
如在該等申請專利範圍中所使用，除非以別的方式指定，敘述普通元件之序數形容詞“第一”、“第二”、“第三”等的使用僅只指示意指該相像元件之不同情況，且不意欲隱含如此敘述的元件必需為臨時性地、空間地、排序地、或以任何另一方式之任一者而在給定順序中。
該等圖面及該先前敘述給予實施例的範例。那些熟諳此技術領域者將了解所敘述元件之一或多個可被完全組合成單一功能性元件。另一選擇係，某些元件可被分裂為多數個功能性元件。來自一實施例的元件可被加至另一實施例。譬如，在此中所敘述之製程的順序可被改變，且未受限於在此中所敘述之方式。再者，任何流程圖的作用不須被以所顯示之順序實施；所有該等作用亦不必定需要將被施行。未取決於其他作用那些作用亦可與其他作用平行地被施行。實施例的範圍絕不會被這些特定範例所限制。不論是否在該說明書中被明確地給與，諸如結構、尺寸、及材料之使用中的差異之極多變化係可能的。實施例之範圍係至少如藉由以下申請專利範圍所給予般地寬廣。
以下範例有關另外的實施例。該等不同實施例之各種特色可為與所包括的一些特色及被排除之其他特色不同地組合，以適合各種不同應用。一些實施例有關一方法，包括在基板上形成鰭片、將第一摻雜劑型的玻片沈積在該基板之上及在該鰭片的下部之上、將第二摻雜劑型的玻片被沈積在該基板及該鰭片之上、將該玻片退火以使該等摻雜 劑開始進入該鰭片及該基板、移去該玻片、且第一及第二接觸部形成在該鰭片之上，而不會接觸該鰭片的下部。
另外實施例包括在該鰭片之上形成控制閘極，該控制閘極係在該鰭片的頂部之上及側面上的導電材料，以控制經過該第一及第二接觸部間之鰭片的電流流動。
於另外實施例中，形成控制閘極包含將多晶矽佈圖在該鰭片之上、移去該多晶矽及由具有金屬的多晶矽回填該空隙。形成控制閘極包含在移去該玻片之後及於形成該第一與第二接觸部之前，在該鰭片之上形成控制閘極。該第一接觸部包含源極，該第二接觸部包含汲極，該方法另包含在該鰭片之上於該源極及該汲極之間形成閘極，而不會接觸該鰭片的下部。
另外實施例包括在該矽基板之上於移去該玻片之後沈積氧化物，該氧化物具有一深度，以覆蓋該鰭片的下部，該氧化物在形成該經摻雜的源極、閘極、及汲極之前隔絕該鰭片的下部。
另外實施例包括在形成該源極、閘極、及汲極之前於該鰭片的下部之上形成隔絕間隔物，以防止該源極、閘極、及汲極接觸該鰭片的下部。
於另外實施例中，該基板及該鰭片為矽。
於另外實施例中，沈積第一摻雜劑型之玻片包括在該基板及該鰭片之上沈積該第一摻雜劑型的玻片、在該基板及該鰭片的一部份之上沈積阻斷材料(碳硬罩幕)、移去未被覆蓋在該阻斷材料中之經沈積的玻片、及移去該阻斷 材料。
於另外實施例中，該阻斷材料係碳硬罩幕。沈積第二摻雜劑型之玻片包含由該鰭片的一部份移去該第一摻雜劑型之玻片、及在該鰭片的該部份之上與在該第一摻雜劑型的玻片之上沈積該第二摻雜劑型的玻片。移去該玻片包含使用氧化物蝕刻劑移去該玻片。
另外實施例包括在該鰭片之上形成控制閘極，該控制閘極係在該鰭片的頂部之上及側面上的導電材料，以控制經過該源極及該汲極間之鰭片的電流流動。
於另外實施例中，形成控制閘極包含在該鰭片之上佈圖多晶矽、移去該多晶矽、及以金屬回填來自該多晶矽的空隙。形成控制閘極包含在移去該玻片之後及於形成該源極、閘極、及汲極之前，在該鰭片之上形成控制閘極。
一些實施例有關一設備，包括基板；鰭片，在該基板上方，該鰭片具有第一摻雜劑型之通道與第二摻雜劑型的阱部之至少一部份；及該鰭片的第一接觸部與第二接觸部，其未接觸該鰭片之阱部地被形成。
另外實施例包括被形成在該鰭片之上及環繞該鰭片的第一及第二接觸部間之控制閘極，以控制該第一及該第二接觸部間之電阻。
於另外實施例中，該控制閘極為金屬。該控制閘極係由多晶矽所形成，該多晶矽接著被移去，且藉由移去該多晶矽所造成的空隙係以金屬充填。該第一及該第二接觸部係由該第一摻雜劑型所形成。該第一及第二接觸部被形成 在該外延生長的鰭片之上。該第一及第二接觸部被形成在該鰭片中的摻雜劑之鰭片中。該第一摻雜劑型的通道係於該第一及第二接觸部間之電流通道。該控制閘極延伸在該鰭片的通道之上及在二側面上環繞該鰭片的通道。
於另外實施例中，該第一接觸部包含源極，且該第二接觸部包含汲極，該設備另包含由該源極及該汲極間之鰭片所形成的第二摻雜劑型之閘極被形成，而不會接觸該鰭片的阱部。
於另外實施例中，該閘極被形成在外延生長的鰭片之上。該閘極被形成在該鰭片中的摻雜劑之鰭片中。該閘極係藉由將經摻雜的玻片沈積在該鰭片之上、使退火該玻片、及移去該玻片而形成在該鰭片中。該第一摻雜劑型的通道係該源極及該汲極間之電流通道，且其中被施加至該閘極的電壓決定電流是否流動於該通道中。
另外實施例包括在該源極與該汲極間之控制閘極，該控制閘極延伸在二側面上之鰭片的通道之上及環繞該鰭片的通道，且被建構成限制經過該通道之電流流動。
於另外實施例中，該控制閘極係在該源極及該閘極之間，該電晶體另包含於該閘極及該汲極間之第二控制閘極。該控制閘極為金屬。該控制閘極係由多晶矽所形成，該多晶矽接著被移去，且藉由移去該多晶矽所造成的空隙係以金屬充填。
一些實施例有關計算系統，包括通訊晶片；電源；及處理器，具有複數個電晶體，至少一電晶體係接面閘極場 效電晶體，具有基板、在該基板上方之鰭片，該鰭片具有第一摻雜劑型的通道及第二摻雜劑型之阱部的至少一部份，該鰭片之第一摻雜劑型的源極及汲極被形成，而不會接觸該鰭片之阱部，且由該源極與該汲極間之鰭片所形成的第二摻雜劑型之閘極被形成，而不會接觸該鰭片的阱部。
於另外實施例中，該閘極係藉由在該鰭片之上沈積經摻雜的玻片、使該玻片退火、及移去該玻片而被形成在該鰭片中。該接面閘極場效電晶體另包括在該源極及該閘極間之控制閘極，該控制閘極被形成在該鰭片之上及環繞該鰭片，以控制該源極與該汲極間之電阻。該控制閘極係藉由在該鰭片之上佈圖多晶矽、移去該多晶矽、及以金屬回填來自該多晶矽的空隙所形成。
一些實施例有關接面閘極場效電晶體包括基板、在該基板上方之鰭片，該鰭片具有第一摻雜劑型的通道及第二摻雜劑型之阱部的至少一部份，該鰭片之第一摻雜劑型的源極及汲極被形成，而不會接觸該鰭片之阱部，且由該源極與該汲極間之鰭片所形成的第二摻雜劑型之閘極被形成，而不會接觸該鰭片的阱部。
一些實施例有關可變電阻器包括基板、在該基板上方之鰭片，該鰭片具有第一摻雜劑型的通道及第二摻雜劑型之阱部的至少一部份，該鰭片之第一接觸部及第二接觸部被形成，而不會接觸該鰭片之阱部，且該第一及第二接觸部間之控制閘極被形成在該鰭片之上及環繞該鰭片，以控 制該第一及該第二接觸部間之電阻。

Claims (22)

  1. 一種積體電路結構，包含：包含矽的鰭片，該鰭片具有下鰭片部份與上鰭片部份；包含P型摻雜的介電層，該介電層直接在該鰭片的該下鰭片部份之第一側壁和第二側壁上，該介電層具有橫向上接近該鰭片的該下鰭片部份之該第一側壁的第一上端部，及該介電層具有橫向上接近該鰭片的該下鰭片部份之該第二側壁的第二上端部；包含氧的隔絕材料，該隔絕材料橫向上接近直接在該鰭片的該下鰭片部份之該第一側壁和該第二側壁上的該介電層，該隔絕材料具有第一上表面部份及第二上表面部份，其中該隔絕材料的該第一上表面部份在該介電層之該第一上端部下，及其中該隔絕材料之該第二上表面部份在該介電層之該第二上端部下；及閘極電極，在該鰭片的該上鰭片部份之側壁的頂部上並橫向上接近該鰭片的該上鰭片部份之該等側壁，及該閘極電極在該介電層之該第一上端部和該第二上端部上，及該閘極電極在該隔絕材料之該第一上表面部份和該第二上表面部份上。
  2. 如申請專利範圍第1項的積體電路結構，其中該P型摻雜是硼。
  3. 如申請專利範圍第1項的積體電路結構，其中該隔絕材料的該第一上表面部份橫向上接近在該鰭片的該下鰭片部份之該第一側壁上之該介電層。
  4. 如申請專利範圍第3項的積體電路結構，其中該隔絕材料的該第二上表面部份橫向上接近在該鰭片的該下鰭片部份之該第二側壁上之該介電層。
  5. 如申請專利範圍第1項的積體電路結構，另包含絕緣層，該絕緣層直接橫向上接近直接在該鰭片的該下鰭片部份之該第一側壁和該第二側壁上之該介電層，其中該隔絕材料直接橫向上接近該絕緣層。
  6. 如申請專利範圍第5項的積體電路結構，其中該絕緣層具有橫向上接近該介電層之該第一上端部的第一上端部，及其中該絕緣層具有橫向上接近該介電層之該第二上端部的第二上端部。
  7. 如申請專利範圍第6項的積體電路結構，其中該絕緣層的該第一上端部實質上與該介電層之該第一上端部同平面，及其中該絕緣層的該第二上端部實質上與該介電層之該第二上端部同平面。
  8. 如申請專利範圍第6項的積體電路結構，其中該隔絕材料之該第一上表面部份在該絕緣層之該第一上端部下，及其中該隔絕材料之該第二上表面部份在該絕緣層之該第二上端部下。
  9. 如申請專利範圍第6項的積體電路結構，其中該閘極電極在該絕緣層之該第一上端部及該第二上端部上。
  10. 如申請專利範圍第1項的積體電路結構，其中該介電層之該第一上端部實質上與該介電層之該第二上端部同平面。
  11. 如申請專利範圍第10項的積體電路結構，其中該隔絕材料之該第一上表面部份實質上與該隔絕材料之該第二上表面部份同平面。
  12. 一種製造積體電路結構的方法，該方法包含：形成包含矽的鰭片，該鰭片具有下鰭片部份與上鰭片部份；形成包含P型摻雜的介電層，該介電層直接在該鰭片的該下鰭片部份之第一側壁和第二側壁上，該介電層具有橫向上接近該鰭片的該下鰭片部份之該第一側壁的第一上端部，及該介電層具有橫向上接近該鰭片的該下鰭片部份之該第二側壁的第二上端部；形成包含氧的隔絕材料，該隔絕材料橫向上接近直接在該鰭片的該下鰭片部份之該第一側壁和該第二側壁上的該介電層，該隔絕材料具有第一上表面部份及第二上表面部份，其中該隔絕材料的該第一上表面部份在該介電層之該第一上端部下，及其中該隔絕材料之該第二上表面部份在該介電層之該第二上端部下；及形成閘極電極，在該鰭片的該上鰭片部份之側壁的頂部上並橫向上接近該鰭片的該上鰭片部份之該等側壁，及該閘極電極在該介電層之該第一上端部和該第二上端部上，及該閘極電極在該隔絕材料之該第一上表面部份和該第二上表面部份上。
  13. 如申請專利範圍第12項的方法，其中該P型摻雜是硼。
  14. 如申請專利範圍第12項的方法，其中該隔絕材料的該第一上表面部份橫向上接近在該鰭片的該下鰭片部份之該第一側壁上之該介電層。
  15. 如申請專利範圍第14項的方法，其中該隔絕材料的該第二上表面部份橫向上接近在該鰭片的該下鰭片部份之該第二側壁上之該介電層。
  16. 如申請專利範圍第12項的方法，另包含形成絕緣層，該絕緣層直接橫向上接近直接在該鰭片的該下鰭片部份之該第一側壁和該第二側壁上之該介電層，其中該隔絕材料直接橫向上接近該絕緣層。
  17. 如申請專利範圍第16項的方法，其中該絕緣層具有橫向上接近該介電層之該第一上端部的第一上端部，及其中該絕緣層具有橫向上接近該介電層之該第二上端部的第二上端部。
  18. 如申請專利範圍第17項的方法，其中該絕緣層的該第一上端部實質上與該介電層之該第一上端部同平面，及其中該絕緣層的該第二上端部實質上與該介電層之該第二上端部同平面。
  19. 如申請專利範圍第17項的方法，其中該隔絕材料之該第一上表面部份在該絕緣層之該第一上端部下，及其中該隔絕材料之該第二上表面部份在該絕緣層之該第二上端部下。
  20. 如申請專利範圍第17項的方法，其中該閘極電極在該絕緣層之該第一上端部及該第二上端部上。
  21. 如申請專利範圍第12項的方法，其中該介電層之該第一上端部實質上與該介電層之該第二上端部同平面。
  22. 如申請專利範圍第21項的方法，其中該隔絕材料之該第一上表面部份實質上與該隔絕材料之該第二上表面部份同平面。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842944B2 (en) 2014-07-14 2017-12-12 Intel Corporation Solid-source diffused junction for fin-based electronics
EP3311399A4 (en) * 2015-06-22 2019-02-27 Intel Corporation DOUBLE HEIGHT GLASS FOR DOPING FINFET
US9847388B2 (en) * 2015-09-01 2017-12-19 International Business Machines Corporation High thermal budget compatible punch through stop integration using doped glass
US9976650B1 (en) * 2017-02-01 2018-05-22 Deere & Company Forkless synchronizer with sensor rail arrangement
US11075119B2 (en) * 2017-03-30 2021-07-27 Intel Corporation Vertically stacked transistors in a pin
US10401122B2 (en) 2017-06-08 2019-09-03 Springfield, Inc. Free floating handguard anchoring system
US20190172920A1 (en) * 2017-12-06 2019-06-06 Nanya Technology Corporation Junctionless transistor device and method for preparing the same
WO2019132876A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Finfet based capacitors and resistors and related apparatuses, systems, and methods
US10325819B1 (en) * 2018-03-13 2019-06-18 Globalfoundries Inc. Methods, apparatus and system for providing a pre-RMG replacement metal contact for a finFET device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260647A (ja) * 1993-03-04 1994-09-16 Sony Corp Ｘｍｏｓトランジスタの作製方法
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US7235436B1 (en) * 2003-07-08 2007-06-26 Advanced Micro Devices, Inc. Method for doping structures in FinFET devices
JP2005174964A (ja) * 2003-12-05 2005-06-30 National Institute Of Advanced Industrial & Technology 二重ゲート電界効果トランジスタ
JP4504214B2 (ja) * 2005-02-04 2010-07-14 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
DE102005039365B4 (de) * 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
US7560784B2 (en) * 2007-02-01 2009-07-14 International Business Machines Corporation Fin PIN diode
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8592918B2 (en) * 2009-10-28 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming inter-device STI regions and intra-device STI regions using different dielectric materials
US8158500B2 (en) * 2010-01-27 2012-04-17 International Business Machines Corporation Field effect transistors (FETS) and methods of manufacture
US8889494B2 (en) 2010-12-29 2014-11-18 Globalfoundries Singapore Pte. Ltd. Finfet
US8435845B2 (en) * 2011-04-06 2013-05-07 International Business Machines Corporation Junction field effect transistor with an epitaxially grown gate structure
US8643108B2 (en) * 2011-08-19 2014-02-04 Altera Corporation Buffered finFET device
US9082853B2 (en) * 2012-10-31 2015-07-14 International Business Machines Corporation Bulk finFET with punchthrough stopper region and method of fabrication
US9299840B2 (en) * 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9431497B2 (en) * 2013-05-21 2016-08-30 Globalfoundries Singapore Pte. Ltd. Transistor devices having an anti-fuse configuration and methods of forming the same
CN104218082B (zh) * 2013-06-04 2017-08-25 中芯国际集成电路制造(上海)有限公司 高迁移率鳍型场效应晶体管及其制造方法
US9293534B2 (en) * 2014-03-21 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of dislocations in source and drain regions of FinFET devices
CN104576383B (zh) * 2013-10-14 2017-09-12 中国科学院微电子研究所 一种FinFET结构及其制造方法
US9842944B2 (en) * 2014-07-14 2017-12-12 Intel Corporation Solid-source diffused junction for fin-based electronics

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