JPH06260647A - Ｘｍｏｓトランジスタの作製方法 - Google Patents
Ｘｍｏｓトランジスタの作製方法Info
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- JPH06260647A JPH06260647A JP6733193A JP6733193A JPH06260647A JP H06260647 A JPH06260647 A JP H06260647A JP 6733193 A JP6733193 A JP 6733193A JP 6733193 A JP6733193 A JP 6733193A JP H06260647 A JPH06260647 A JP H06260647A
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Abstract
(57)【要約】
【目的】各素子が電気的に分離された状態のＸＭＯＳト
ランジスタを容易に且つ高い精度で作製し得る、ＸＭＯ
Ｓトランジスタの作製方法を提供する。 【構成】チャネル領域及びソース・ドレイン領域を有
し、チャネル領域を挟んで水平方向に対向した２つのゲ
ート部を有するＸＭＯＳトランジスタの作製方法は、
（イ）基板に形成された絶縁層上に、チャネル領域及び
ソース・ドレイン領域を形成するための柱状の第１の半
導体層を形成し、（ロ）第１の半導体層の側面にゲート
酸化膜を形成し、（ハ）第１の半導体層の一部分を跨ぐ
ように第２の半導体層を形成し、（ニ）第１の半導体層
にソース・ドレイン領域を形成し、（ホ）層間絶縁層を
全面に形成した後、配線層を形成する、各工程から成
る。
ランジスタを容易に且つ高い精度で作製し得る、ＸＭＯ
Ｓトランジスタの作製方法を提供する。 【構成】チャネル領域及びソース・ドレイン領域を有
し、チャネル領域を挟んで水平方向に対向した２つのゲ
ート部を有するＸＭＯＳトランジスタの作製方法は、
（イ）基板に形成された絶縁層上に、チャネル領域及び
ソース・ドレイン領域を形成するための柱状の第１の半
導体層を形成し、（ロ）第１の半導体層の側面にゲート
酸化膜を形成し、（ハ）第１の半導体層の一部分を跨ぐ
ように第２の半導体層を形成し、（ニ）第１の半導体層
にソース・ドレイン領域を形成し、（ホ）層間絶縁層を
全面に形成した後、配線層を形成する、各工程から成
る。
Description
【０００１】
【産業上の利用分野】本発明は、チャネル領域及びソー
ス・ドレイン領域を有し、チャネル領域を挟んで水平方
向に対向した２つのゲート部を有するＸＭＯＳトランジ
スタの作製方法に関する。
ス・ドレイン領域を有し、チャネル領域を挟んで水平方
向に対向した２つのゲート部を有するＸＭＯＳトランジ
スタの作製方法に関する。
【０００２】
【従来の技術】通常のＭＯＳトランジスタは、チャネル
領域、ソース・ドレイン領域及びチャネル領域に隣接し
た１つのゲート部を有する。一方、ＸＭＯＳトランジス
タは、チャネル領域及びソース・ドレイン領域を有し、
チャネル領域を挟むように配置された２つのゲート部を
有することを特徴とする。ＸＭＯＳトランジスタは、ト
ランジスタ素子が微細化されても、２つのゲート部を有
しているため、パンチスルーを起し難く、また、特性が
チャネル領域の不純物濃度に影響されないなどの、ＭＯ
Ｓトランジスタには認められない優れた特長を有する。
領域、ソース・ドレイン領域及びチャネル領域に隣接し
た１つのゲート部を有する。一方、ＸＭＯＳトランジス
タは、チャネル領域及びソース・ドレイン領域を有し、
チャネル領域を挟むように配置された２つのゲート部を
有することを特徴とする。ＸＭＯＳトランジスタは、ト
ランジスタ素子が微細化されても、２つのゲート部を有
しているため、パンチスルーを起し難く、また、特性が
チャネル領域の不純物濃度に影響されないなどの、ＭＯ
Ｓトランジスタには認められない優れた特長を有する。
【０００３】ＸＭＯＳトランジスタの動作方法として、 （Ａ）２つのゲート部に同じ電圧を印加して、ドレイン
電流を制御する方法 （Ｂ）一方のゲート部は一定電位に固定し、他方のゲー
ト部に印加する電圧によってドレイン電流を制御する方
法 を挙げることができる。一般に、（Ａ）の動作方法によ
ってＸＭＯＳトランジスタを動作させる方が、優れた動
作特性を得ることができる。
電流を制御する方法 （Ｂ）一方のゲート部は一定電位に固定し、他方のゲー
ト部に印加する電圧によってドレイン電流を制御する方
法 を挙げることができる。一般に、（Ａ）の動作方法によ
ってＸＭＯＳトランジスタを動作させる方が、優れた動
作特性を得ることができる。
【０００４】ＸＭＯＳトランジスタの構造は、 （ａ）２つのゲート部がチャネル部を挟んで水平方向に
配置された構造 及び、 （ｂ）２つのゲート部がチャネル部を挟んで垂直方向に
配置された構造 に分類することができる。一般に、（ｂ）の構造を有す
るＸＭＯＳトランジスタは２つのゲート部の配線構造が
複雑になり、回路構成の自由度が低くなるため、上記
（Ａ）の方法で駆動される（ａ）の構造を有するＸＭＯ
Ｓトランジスタの方が望ましい。
配置された構造 及び、 （ｂ）２つのゲート部がチャネル部を挟んで垂直方向に
配置された構造 に分類することができる。一般に、（ｂ）の構造を有す
るＸＭＯＳトランジスタは２つのゲート部の配線構造が
複雑になり、回路構成の自由度が低くなるため、上記
（Ａ）の方法で駆動される（ａ）の構造を有するＸＭＯ
Ｓトランジスタの方が望ましい。
【０００５】（ａ）の構造を有するＸＭＯＳトランジス
タが、例えば特開昭５７−１０９７３号公報に提案され
ている。この公報に開示されたＸＭＯＳトランジスタ
は、公報の第２図から明らかなように、チャネル形成領
域１０及びソース・ドレイン領域１１，１２を有し、２
つのゲート部１３がチャネル形成領域１０を挟んで水平
方向に配置されている。このＸＭＯＳトランジスタは、
チャネル形成領域１０を挟むように基板に深溝を形成
し、深溝の側面及び底面にゲート酸化膜１４を成長さ
せ、更に深溝に導電性のゲート電極を埋設することによ
って、作製する。
タが、例えば特開昭５７−１０９７３号公報に提案され
ている。この公報に開示されたＸＭＯＳトランジスタ
は、公報の第２図から明らかなように、チャネル形成領
域１０及びソース・ドレイン領域１１，１２を有し、２
つのゲート部１３がチャネル形成領域１０を挟んで水平
方向に配置されている。このＸＭＯＳトランジスタは、
チャネル形成領域１０を挟むように基板に深溝を形成
し、深溝の側面及び底面にゲート酸化膜１４を成長さ
せ、更に深溝に導電性のゲート電極を埋設することによ
って、作製する。
【０００６】
【発明が解決しようとする課題】このように、特開昭５
７−１０９７３号公報に開示されたＸＭＯＳトランジス
タの作製方法では、基板に高精度にて多数の深溝を形成
する必要がある。然るに、このような深溝を高精度で形
成し、更に深溝に導電性のゲート電極を埋設すること
は、深溝の形状によっては困難な場合がある。また、各
ＸＭＯＳトランジスタ素子を電気的に分離した状態とす
るためには、ＸＭＯＳトランジスタ素子を絶縁層上に形
成すると同時に、隣接するＸＭＯＳトランジスタ素子同
士を電気的に分離する必要がある。然るに、この公報に
は、そのための具体的な方法は何も開示あるいは示唆さ
れていない。
７−１０９７３号公報に開示されたＸＭＯＳトランジス
タの作製方法では、基板に高精度にて多数の深溝を形成
する必要がある。然るに、このような深溝を高精度で形
成し、更に深溝に導電性のゲート電極を埋設すること
は、深溝の形状によっては困難な場合がある。また、各
ＸＭＯＳトランジスタ素子を電気的に分離した状態とす
るためには、ＸＭＯＳトランジスタ素子を絶縁層上に形
成すると同時に、隣接するＸＭＯＳトランジスタ素子同
士を電気的に分離する必要がある。然るに、この公報に
は、そのための具体的な方法は何も開示あるいは示唆さ
れていない。
【０００７】従って、本発明の目的は、特開昭５７−１
０９７３号公報に開示された構造を有し、しかも各素子
が電気的に分離された状態のＸＭＯＳトランジスタを容
易に且つ高い精度で作製し得る、新規なＸＭＯＳトラン
ジスタの作製方法を提供することにある。
０９７３号公報に開示された構造を有し、しかも各素子
が電気的に分離された状態のＸＭＯＳトランジスタを容
易に且つ高い精度で作製し得る、新規なＸＭＯＳトラン
ジスタの作製方法を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの、チャネル領域及びソース・ドレイン領域を有し、
チャネル領域を挟んで水平方向に対向した２つのゲート
部を有するＸＭＯＳトランジスタの作製方法は、（イ）
基板に形成された絶縁層上に、チャネル領域及びソース
・ドレイン領域を形成するための柱状の第１の半導体層
を形成する工程と、（ロ）第１の半導体層の側面にゲー
ト酸化膜を形成する工程と、（ハ）ゲート酸化膜が側面
に形成された第１の半導体層の一部分を跨ぐように第２
の半導体層を形成し、以て、第１の半導体層のチャネル
領域形成予定領域を挟んで水平方向に対向した２つのゲ
ート部を第２の半導体層に形成する工程と、（ニ）第１
の半導体層にソース・ドレイン領域を形成する工程と、
（ホ）層間絶縁層を全面に形成した後、配線層を形成す
る工程、から成ることを特徴とする。
めの、チャネル領域及びソース・ドレイン領域を有し、
チャネル領域を挟んで水平方向に対向した２つのゲート
部を有するＸＭＯＳトランジスタの作製方法は、（イ）
基板に形成された絶縁層上に、チャネル領域及びソース
・ドレイン領域を形成するための柱状の第１の半導体層
を形成する工程と、（ロ）第１の半導体層の側面にゲー
ト酸化膜を形成する工程と、（ハ）ゲート酸化膜が側面
に形成された第１の半導体層の一部分を跨ぐように第２
の半導体層を形成し、以て、第１の半導体層のチャネル
領域形成予定領域を挟んで水平方向に対向した２つのゲ
ート部を第２の半導体層に形成する工程と、（ニ）第１
の半導体層にソース・ドレイン領域を形成する工程と、
（ホ）層間絶縁層を全面に形成した後、配線層を形成す
る工程、から成ることを特徴とする。
【０００９】本発明のＸＭＯＳの作製方法においては、
第１の半導体層の形成及び第２の半導体層のそれぞれの
形成は、ポリシリコン層を全面に堆積させた後、フォト
リソグラフィ技術及びエッチング技術を用いて行われる
ことが望ましい。第１の半導体層の一部分を跨ぐように
形成された第２の半導体層の幅は概ねチャネル領域のチ
ャネル長に相当し、第１の半導体層の厚さは概ねチャネ
ル領域のチャネル幅に相当する。
第１の半導体層の形成及び第２の半導体層のそれぞれの
形成は、ポリシリコン層を全面に堆積させた後、フォト
リソグラフィ技術及びエッチング技術を用いて行われる
ことが望ましい。第１の半導体層の一部分を跨ぐように
形成された第２の半導体層の幅は概ねチャネル領域のチ
ャネル長に相当し、第１の半導体層の厚さは概ねチャネ
ル領域のチャネル幅に相当する。
【００１０】尚、「ゲート酸化膜が側面に形成された第
１の半導体層の一部分を跨ぐように第２の半導体層を形
成する」とは、第２の半導体層が、ゲート酸化膜が形成
された第１の半導体層の水平方向に対向する側面の一方
から、第１の半導体層の頂面を越えて、他方の側面へと
延びるように、第２の半導体層を形成することを意味す
る。
１の半導体層の一部分を跨ぐように第２の半導体層を形
成する」とは、第２の半導体層が、ゲート酸化膜が形成
された第１の半導体層の水平方向に対向する側面の一方
から、第１の半導体層の頂面を越えて、他方の側面へと
延びるように、第２の半導体層を形成することを意味す
る。
【００１１】第１の半導体層は、ポリシリコンあるいは
単結晶シリコンから成り、第２の半導体層はポリシリコ
ンから成ることが望ましい。
単結晶シリコンから成り、第２の半導体層はポリシリコ
ンから成ることが望ましい。
【００１２】
【作用】本発明のＸＭＯＳトランジスタの作製方法にお
いては、基板上に形成された絶縁層上にＸＭＯＳトラン
ジスタが作製される。また、隣接するＸＭＯＳトランジ
スタは層間絶縁層によって電気的に分離される。更に、
第１の半導体層の形成及び第２の半導体層のそれぞれの
形成を、ポリシリコン層を全面に堆積させた後、フォト
リソグラフィ技術及びエッチング技術を用いて行えば、
特開昭５７−１０９７３号公報に開示されたＸＭＯＳト
ランジスタの作製方法のように、深溝を高精度で形成
し、更に深溝に導電性のゲート電極を埋設する工程は不
要である。
いては、基板上に形成された絶縁層上にＸＭＯＳトラン
ジスタが作製される。また、隣接するＸＭＯＳトランジ
スタは層間絶縁層によって電気的に分離される。更に、
第１の半導体層の形成及び第２の半導体層のそれぞれの
形成を、ポリシリコン層を全面に堆積させた後、フォト
リソグラフィ技術及びエッチング技術を用いて行えば、
特開昭５７−１０９７３号公報に開示されたＸＭＯＳト
ランジスタの作製方法のように、深溝を高精度で形成
し、更に深溝に導電性のゲート電極を埋設する工程は不
要である。
【００１３】
【実施例】以下、本発明を、図面を参照して実施例に基
づき説明する。尚、図は、ＸＭＯＳトランジスタの作製
方法の各工程を説明するための、基板やトランジスタ素
子等の模式的な一部断面図である。
づき説明する。尚、図は、ＸＭＯＳトランジスタの作製
方法の各工程を説明するための、基板やトランジスタ素
子等の模式的な一部断面図である。
【００１４】（実施例１）実施例１のＸＭＯＳトランジ
スタの作製方法は、基板の上に絶縁層を形成し、この絶
縁層上にＸＭＯＳトランジスタを形成する。
スタの作製方法は、基板の上に絶縁層を形成し、この絶
縁層上にＸＭＯＳトランジスタを形成する。
【００１５】［工程−１１０］先ず、隣接するトランジ
スタ素子との電気的な分離のために、例えばシリコンか
ら成る基板１０の上に通常のＣＶＤ法であるいは熱酸化
法でＳｉＯ2から成る絶縁層１２を形成する。この状態
を、模式的な一部平面図である図１の（Ａ）、及び図１
の（Ａ）の線ＩＢ−ＩＢに沿った模式的な一部断面図で
ある図１の（Ｂ）に示す。
スタ素子との電気的な分離のために、例えばシリコンか
ら成る基板１０の上に通常のＣＶＤ法であるいは熱酸化
法でＳｉＯ2から成る絶縁層１２を形成する。この状態
を、模式的な一部平面図である図１の（Ａ）、及び図１
の（Ａ）の線ＩＢ−ＩＢに沿った模式的な一部断面図で
ある図１の（Ｂ）に示す。
【００１６】［工程−１２０］次に、例えばポリシリコ
ンから成る第１の半導体層を通常のＣＶＤ法にて全面に
堆積させ、フォトリソグラフィ技術及びエッチング技術
によって、ＸＭＯＳトランジスタのチャネル領域及びソ
ース・ドレイン領域を形成するための第１の半導体層１
４を残し、他の部分を除去する。この状態を、模式的な
一部平面図である図１の（Ｃ）、及び図１の（Ｃ）の線
ＩＤ−ＩＤに沿った模式的な一部断面図である図１の
（Ｄ）に示す。この第１の半導体層１４の形状は、細長
い角柱状とすることが望ましいが、このような形状に限
るものではない。また、作製すべきＸＭＯＳトランジス
タ素子の導電形に応じて、第１の半導体層１４に適切な
不純物をドープするか、あるいは第１の半導体層１４は
真性半導体層とする。第１の半導体層１４のエッチング
時、第１の半導体層１４の頂面の稜部を丸めることが電
界集中を防ぐ観点から望ましい。
ンから成る第１の半導体層を通常のＣＶＤ法にて全面に
堆積させ、フォトリソグラフィ技術及びエッチング技術
によって、ＸＭＯＳトランジスタのチャネル領域及びソ
ース・ドレイン領域を形成するための第１の半導体層１
４を残し、他の部分を除去する。この状態を、模式的な
一部平面図である図１の（Ｃ）、及び図１の（Ｃ）の線
ＩＤ−ＩＤに沿った模式的な一部断面図である図１の
（Ｄ）に示す。この第１の半導体層１４の形状は、細長
い角柱状とすることが望ましいが、このような形状に限
るものではない。また、作製すべきＸＭＯＳトランジス
タ素子の導電形に応じて、第１の半導体層１４に適切な
不純物をドープするか、あるいは第１の半導体層１４は
真性半導体層とする。第１の半導体層１４のエッチング
時、第１の半導体層１４の頂面の稜部を丸めることが電
界集中を防ぐ観点から望ましい。
【００１７】［工程−１３０］次いで、酸化工程によっ
て、第１の半導体層１４の表面にＳｉＯ2から成るゲー
ト酸化膜１６を形成する。この状態を、模式的な一部平
面図である図１の（Ｅ）、及び図１の（Ｅ）の線ＩＦ−
ＩＦに沿った模式的な一部断面図である図１の（Ｆ）に
示す。ゲート酸化膜１６の厚さが薄い程トランジスタの
特性は向上するが、絶縁性を損なう厚さであってはなら
ない。ゲート酸化膜１６の厚さは数十ｎｍであることが
望ましい。
て、第１の半導体層１４の表面にＳｉＯ2から成るゲー
ト酸化膜１６を形成する。この状態を、模式的な一部平
面図である図１の（Ｅ）、及び図１の（Ｅ）の線ＩＦ−
ＩＦに沿った模式的な一部断面図である図１の（Ｆ）に
示す。ゲート酸化膜１６の厚さが薄い程トランジスタの
特性は向上するが、絶縁性を損なう厚さであってはなら
ない。ゲート酸化膜１６の厚さは数十ｎｍであることが
望ましい。
【００１８】［工程−１４０］次に、例えばポリシリコ
ンから成る第２の半導体層を通常のＣＶＤ法にて全面に
堆積させ、フォトリソグラフィ技術及びエッチング技術
によって、ＸＭＯＳトランジスタのゲート電極部となる
第２の半導体層１８を残し、他の部分を除去する。この
状態を、模式的な一部平面図である図２の（Ａ）、図２
の（Ａ）の線ＩＩＢ−ＩＩＢ及び線ＩＩＣ−ＩＩＣに沿
った模式的な一部断面図である図２の（Ｂ）及び図２の
（Ｃ）に示す。
ンから成る第２の半導体層を通常のＣＶＤ法にて全面に
堆積させ、フォトリソグラフィ技術及びエッチング技術
によって、ＸＭＯＳトランジスタのゲート電極部となる
第２の半導体層１８を残し、他の部分を除去する。この
状態を、模式的な一部平面図である図２の（Ａ）、図２
の（Ａ）の線ＩＩＢ−ＩＩＢ及び線ＩＩＣ−ＩＩＣに沿
った模式的な一部断面図である図２の（Ｂ）及び図２の
（Ｃ）に示す。
【００１９】第２の半導体層１８は、ゲート酸化膜１６
が表面に形成された第１の半導体層の一部分（例えば、
概ね中央部分）を跨ぐような帯状の形状である。即ち、
第２の半導体層１８が、ゲート酸化膜１６が形成された
第１の半導体層１４の水平方向に対向する側面の一方１
４Ａから、第１の半導体層１４の頂面１４Ｂを越えて、
他方の側面１４Ｃへと延びるように、第２の半導体層１
８は形成される。２つのゲート部２０は、第１の半導体
層１６の頂部１４Ｂの上方で、互いに接続している。こ
の第１の半導体層１４の一部分を跨ぐように形成された
第２の半導体層１８の幅は概ねチャネル領域のチャネル
長に相当する。こうして、チャネル領域形成予定領域を
挟んで水平方向に対向した２つのゲート部２０を形成す
ることができる。
が表面に形成された第１の半導体層の一部分（例えば、
概ね中央部分）を跨ぐような帯状の形状である。即ち、
第２の半導体層１８が、ゲート酸化膜１６が形成された
第１の半導体層１４の水平方向に対向する側面の一方１
４Ａから、第１の半導体層１４の頂面１４Ｂを越えて、
他方の側面１４Ｃへと延びるように、第２の半導体層１
８は形成される。２つのゲート部２０は、第１の半導体
層１６の頂部１４Ｂの上方で、互いに接続している。こ
の第１の半導体層１４の一部分を跨ぐように形成された
第２の半導体層１８の幅は概ねチャネル領域のチャネル
長に相当する。こうして、チャネル領域形成予定領域を
挟んで水平方向に対向した２つのゲート部２０を形成す
ることができる。
【００２０】即ち、図２に示すように、「Ｗ」で示され
た第１の半導体層の厚さは、ＸＭＯＳトランジスタのチ
ャネル幅に相当する。また、「Ｌ」で示された第１の半
導体層の長さは、ＸＭＯＳトランジスタのチャネル長に
相当し、「Ｔ」で示された幅は、ＸＭＯＳトランジスタ
の２つのゲート部間の距離に概ね相当する。尚、Ｔで示
された幅をチャネル膜厚とも呼ぶ。
た第１の半導体層の厚さは、ＸＭＯＳトランジスタのチ
ャネル幅に相当する。また、「Ｌ」で示された第１の半
導体層の長さは、ＸＭＯＳトランジスタのチャネル長に
相当し、「Ｔ」で示された幅は、ＸＭＯＳトランジスタ
の２つのゲート部間の距離に概ね相当する。尚、Ｔで示
された幅をチャネル膜厚とも呼ぶ。
【００２１】［工程−１５０］その後、第１の半導体層
１４のソース・ドレイン領域となる部分に、作製すべき
ＸＭＯＳトランジスタ素子の導電形に応じた不純物を例
えばイオン注入によって打ち込み、ソース・ドレイン領
域２２を形成する。ソース・ドレイン領域２２の間に
は、チャネル領域２４が形成される。
１４のソース・ドレイン領域となる部分に、作製すべき
ＸＭＯＳトランジスタ素子の導電形に応じた不純物を例
えばイオン注入によって打ち込み、ソース・ドレイン領
域２２を形成する。ソース・ドレイン領域２２の間に
は、チャネル領域２４が形成される。
【００２２】［工程−１６０］次いで、ＳｉＯ2から成
る層間絶縁層２６を、通常のＣＶＤ法で全面に形成す
る。そして、アニール処理を施してソース・ドレイン領
域２２内の不純物を活性化した後、フォトリソグラフィ
技術及びエッチング技術によって、ソース・ドレイン領
域２２上方の層間絶縁層を除去して、ソース・ドレイン
領域接続用の開口部２８を形成する。この状態を、模式
的な一部平面図である図３の（Ａ）、図３の（Ａ）の線
ＩＩＩＢ−ＩＩＩＢ及び線ＩＩＩＣ−ＩＩＩＣに沿った
模式的な一部断面図である図３の（Ｂ）及び図３の
（Ｃ）に示す。この層間絶縁層２６の形成によって、隣
接するＸＭＯＳトランジスタ素子は電気的に分離され
る。
る層間絶縁層２６を、通常のＣＶＤ法で全面に形成す
る。そして、アニール処理を施してソース・ドレイン領
域２２内の不純物を活性化した後、フォトリソグラフィ
技術及びエッチング技術によって、ソース・ドレイン領
域２２上方の層間絶縁層を除去して、ソース・ドレイン
領域接続用の開口部２８を形成する。この状態を、模式
的な一部平面図である図３の（Ａ）、図３の（Ａ）の線
ＩＩＩＢ−ＩＩＩＢ及び線ＩＩＩＣ−ＩＩＩＣに沿った
模式的な一部断面図である図３の（Ｂ）及び図３の
（Ｃ）に示す。この層間絶縁層２６の形成によって、隣
接するＸＭＯＳトランジスタ素子は電気的に分離され
る。
【００２３】［工程−１７０］その後、例えばアルミニ
ウムから成る配線材料をスパッタリングによって全面に
堆積させ、フォトリソグラフィ技術及びエッチング技術
によって不要な配線材料を除去して、配線層３０を形成
する。
ウムから成る配線材料をスパッタリングによって全面に
堆積させ、フォトリソグラフィ技術及びエッチング技術
によって不要な配線材料を除去して、配線層３０を形成
する。
【００２４】こうして、図４に示すように、基板上に形
成された絶縁層上にＸＭＯＳトランジスタが作製され
る。尚、図４の（Ａ）は模式的な一部平面図であり、図
４の（Ｂ）及び図４の（Ｃ）は、図４の（Ａ）の線ＩＶ
Ｂ−ＩＶＢ及び線ＩＶＣ−ＩＶＣに沿った模式的な一部
断面図である。尚、図４においては、ゲート部への配線
層の図示は省略した。
成された絶縁層上にＸＭＯＳトランジスタが作製され
る。尚、図４の（Ａ）は模式的な一部平面図であり、図
４の（Ｂ）及び図４の（Ｃ）は、図４の（Ａ）の線ＩＶ
Ｂ−ＩＶＢ及び線ＩＶＣ−ＩＶＣに沿った模式的な一部
断面図である。尚、図４においては、ゲート部への配線
層の図示は省略した。
【００２５】（実施例２）実施例２のＸＭＯＳトランジ
スタの作製方法は、ＳＩＭＯＸ（Separation byIMplate
d OXygen）技術を応用してシリコンから成る基板内に絶
縁層を形成し、この絶縁層の上方に残されたシリコン層
から成る第１の半導体層からＸＭＯＳトランジスタを作
製する。
スタの作製方法は、ＳＩＭＯＸ（Separation byIMplate
d OXygen）技術を応用してシリコンから成る基板内に絶
縁層を形成し、この絶縁層の上方に残されたシリコン層
から成る第１の半導体層からＸＭＯＳトランジスタを作
製する。
【００２６】［工程−２１０］先ず、隣接するトランジ
スタ素子との電気的な分離のために、例えばシリコンか
ら成る基板４０に酸素イオン又はＯ2を注入する。これ
によって、基板４０の内部にＳｉＯ2から成る絶縁層４
４が形成される。基板４０の表面から絶縁層４４の間に
はシリコン層４２が残される（図５の（Ａ）参照）。
スタ素子との電気的な分離のために、例えばシリコンか
ら成る基板４０に酸素イオン又はＯ2を注入する。これ
によって、基板４０の内部にＳｉＯ2から成る絶縁層４
４が形成される。基板４０の表面から絶縁層４４の間に
はシリコン層４２が残される（図５の（Ａ）参照）。
【００２７】［工程−２２０］次に、フォトリソグラフ
ィ技術及びエッチング技術によって、ＸＭＯＳトランジ
スタのチャネル領域及びソース・ドレイン領域を形成す
るための第１の半導体層１４を、シリコン層４２から形
成する（図５の（Ｂ）参照）。第１の半導体層１４の形
状は、実施例１と同様とすることができる。
ィ技術及びエッチング技術によって、ＸＭＯＳトランジ
スタのチャネル領域及びソース・ドレイン領域を形成す
るための第１の半導体層１４を、シリコン層４２から形
成する（図５の（Ｂ）参照）。第１の半導体層１４の形
状は、実施例１と同様とすることができる。
【００２８】以降、実施例１の［工程−１３０］〜［工
程−２７０］と同様の工程に基づき、ＸＭＯＳトランジ
スタを作製する。
程−２７０］と同様の工程に基づき、ＸＭＯＳトランジ
スタを作製する。
【００２９】（実施例３）実施例３のＸＭＯＳトランジ
スタの作製方法は、２枚のシリコン基板の張り合わせに
よる多層基板形成技術を応用した方法である。
スタの作製方法は、２枚のシリコン基板の張り合わせに
よる多層基板形成技術を応用した方法である。
【００３０】［工程−３１０］先ず、シリコンから成る
第１の基板５０に、フォトリソグラフィ技術及びエッチ
ング技術によってＶ溝又はトレンチ５２を形成し、次い
で、Ｖ溝又はトレンチ５２内を含む第１の基板５０の全
面にＳｉＯ2から成る絶縁膜５４を形成する（図６の
（Ａ）参照）。
第１の基板５０に、フォトリソグラフィ技術及びエッチ
ング技術によってＶ溝又はトレンチ５２を形成し、次い
で、Ｖ溝又はトレンチ５２内を含む第１の基板５０の全
面にＳｉＯ2から成る絶縁膜５４を形成する（図６の
（Ａ）参照）。
【００３１】［工程−３２０］次に、通常のＣＶＤ法に
てポリシリコン層５６をＶ溝又はトレンチ５２を含む第
１のシリコン基板５０の全面に堆積させた後、ポリシリ
コン層５６の表面を研磨して平坦化する（図６の（Ｂ）
参照）。
てポリシリコン層５６をＶ溝又はトレンチ５２を含む第
１のシリコン基板５０の全面に堆積させた後、ポリシリ
コン層５６の表面を研磨して平坦化する（図６の（Ｂ）
参照）。
【００３２】［工程−３３０］その後、表面に清浄なＳ
ｉＯ2膜６２が形成されたシリコンから成る第２の基板
６０と、ポリシリコン層５６が形成された第１の基板５
０を向かい合わせて、（図６の（Ｃ）参照）、公知の方
法により７００゜Ｃ以上のＯ2雰囲気中で熱圧着させ
て、第１の基板５０と第２の基板６０とを張り合わせる
（図７の（Ａ）参照）。尚、ＳｉＯ2膜６２の代わり
に、第２の基板６０の表面に、例えば、ＰＳＧ、ＢＳ
Ｇ、ＢＰＳＧ、ＳｉＮ等の各種絶縁膜を形成してもよ
い。また、第１の基板５０と第２の基板６０の張り合わ
せは、両方の基板にパルス電圧を印加して静電圧着する
方法等、如何なる方法も採用することができる。
ｉＯ2膜６２が形成されたシリコンから成る第２の基板
６０と、ポリシリコン層５６が形成された第１の基板５
０を向かい合わせて、（図６の（Ｃ）参照）、公知の方
法により７００゜Ｃ以上のＯ2雰囲気中で熱圧着させ
て、第１の基板５０と第２の基板６０とを張り合わせる
（図７の（Ａ）参照）。尚、ＳｉＯ2膜６２の代わり
に、第２の基板６０の表面に、例えば、ＰＳＧ、ＢＳ
Ｇ、ＢＰＳＧ、ＳｉＮ等の各種絶縁膜を形成してもよ
い。また、第１の基板５０と第２の基板６０の張り合わ
せは、両方の基板にパルス電圧を印加して静電圧着する
方法等、如何なる方法も採用することができる。
【００３３】［工程−３４０］その後、第１のシリコン
基板５０の裏面を機械的に研磨し、更にＳｉＯ2とシリ
コンの選択研磨技術を用いて薄くすることにより、Ｖ溝
又はトレンチ５２内のポリシリコン層５６及び絶縁膜５
４によって電気的に分離されたシリコン層５０Ａを形成
することができる（図７の（Ｂ）参照）。
基板５０の裏面を機械的に研磨し、更にＳｉＯ2とシリ
コンの選択研磨技術を用いて薄くすることにより、Ｖ溝
又はトレンチ５２内のポリシリコン層５６及び絶縁膜５
４によって電気的に分離されたシリコン層５０Ａを形成
することができる（図７の（Ｂ）参照）。
【００３４】［工程−３５０］次に、フォトリソグラフ
ィ技術及びエッチング技術によって、ＸＭＯＳトランジ
スタのチャネル領域及びソース・ドレイン領域を形成す
るための第１の半導体層１４を、シリコン層５０Ａから
形成する（図７の（Ｃ）参照）。第１の半導体層１４の
形状は、実施例１と同様とすることができる。
ィ技術及びエッチング技術によって、ＸＭＯＳトランジ
スタのチャネル領域及びソース・ドレイン領域を形成す
るための第１の半導体層１４を、シリコン層５０Ａから
形成する（図７の（Ｃ）参照）。第１の半導体層１４の
形状は、実施例１と同様とすることができる。
【００３５】以降、実施例１の［工程−１３０］〜［工
程−２７０］と同様の工程に基づき、ＸＭＯＳトランジ
スタを作製する。
程−２７０］と同様の工程に基づき、ＸＭＯＳトランジ
スタを作製する。
【００３６】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。基板はシリコン基板に限定されず、その表面に
絶縁層及び第１の半導体層を形成し得る基板であれば、
如何なる基板も用いることができる。第１の半導体層の
形状は角柱形に限定されず、例えば円柱形等でもよい。
絶縁層や層間絶縁層もＳｉＯ2に限定されず、ＰＳＧ、
ＢＳＧ、ＢＰＳＧ、ＳｉＮ等の各種絶縁材料から構成す
ることができる。
明したが、本発明はこれらの実施例に限定されるもので
はない。基板はシリコン基板に限定されず、その表面に
絶縁層及び第１の半導体層を形成し得る基板であれば、
如何なる基板も用いることができる。第１の半導体層の
形状は角柱形に限定されず、例えば円柱形等でもよい。
絶縁層や層間絶縁層もＳｉＯ2に限定されず、ＰＳＧ、
ＢＳＧ、ＢＰＳＧ、ＳｉＮ等の各種絶縁材料から構成す
ることができる。
【００３７】
【発明の効果】本発明のＸＭＯＳトランジスタの作製方
法によれば、［工程−１１０］、［工程−２１０］ある
いは［工程−３１０］で形成された絶縁層１２，４４や
絶縁膜５４上にＸＭＯＳトランジスタ素子が形成され、
更に、［工程−１６０］で形成された層間絶縁層２６に
よっても、各ＸＭＯＳトランジスタ素子は隣接するＸＭ
ＯＳトランジスタと電気的に分離される。従って、ＸＭ
ＯＳトランジスタの回路構成の自由度が高く、しかも、
複雑な配線層を形成する必要がない。
法によれば、［工程−１１０］、［工程−２１０］ある
いは［工程−３１０］で形成された絶縁層１２，４４や
絶縁膜５４上にＸＭＯＳトランジスタ素子が形成され、
更に、［工程−１６０］で形成された層間絶縁層２６に
よっても、各ＸＭＯＳトランジスタ素子は隣接するＸＭ
ＯＳトランジスタと電気的に分離される。従って、ＸＭ
ＯＳトランジスタの回路構成の自由度が高く、しかも、
複雑な配線層を形成する必要がない。
【００３８】ＸＭＯＳトランジスタの特性を規定するパ
ラメータとして、ＸＭＯＳトランジスタのチャネル幅に
相当する第１の半導体層の厚さ（Ｗ）、チャネル長に相
当する第１の半導体層の長さ（Ｌ）、及びチャネル膜厚
（Ｔ）が挙げられる。ＸＭＯＳトランジスタの特性を向
上させるためには、チャネル幅を大きくし、チャネル
長、チャネル膜厚を小さくする必要がある。即ち、第１
の半導体層の厚さ（Ｗ）を厚くして、第１の半導体層の
長さ（Ｌ）を短くし、更に、チャネル膜厚（Ｔ）を薄く
する。このような厚さあるいは長さの制御は、容易にし
かも高精度で行うことができる。
ラメータとして、ＸＭＯＳトランジスタのチャネル幅に
相当する第１の半導体層の厚さ（Ｗ）、チャネル長に相
当する第１の半導体層の長さ（Ｌ）、及びチャネル膜厚
（Ｔ）が挙げられる。ＸＭＯＳトランジスタの特性を向
上させるためには、チャネル幅を大きくし、チャネル
長、チャネル膜厚を小さくする必要がある。即ち、第１
の半導体層の厚さ（Ｗ）を厚くして、第１の半導体層の
長さ（Ｌ）を短くし、更に、チャネル膜厚（Ｔ）を薄く
する。このような厚さあるいは長さの制御は、容易にし
かも高精度で行うことができる。
【００３９】また、１つのＸＭＯＳトランジスタ素子の
面積は、第１の半導体層の長さ（Ｌ）とチャネル膜厚
（Ｔ）の積によって規定される。良好な特性を有するＸ
ＭＯＳトランジスタ素子を作製する結果として、１つの
ＸＭＯＳトランジスタの面積を小さくすることができ
る。それ故、特性を向上させると同時に、トランジスタ
の高集積化が可能となる。
面積は、第１の半導体層の長さ（Ｌ）とチャネル膜厚
（Ｔ）の積によって規定される。良好な特性を有するＸ
ＭＯＳトランジスタ素子を作製する結果として、１つの
ＸＭＯＳトランジスタの面積を小さくすることができ
る。それ故、特性を向上させると同時に、トランジスタ
の高集積化が可能となる。
【図１】実施例１のＸＭＯＳトランジスタの作製方法の
各工程を説明するためのトランジスタ素子等の模式的な
一部断面図である。
各工程を説明するためのトランジスタ素子等の模式的な
一部断面図である。
【図２】図１に引き続き、本発明のＸＭＯＳトランジス
タの作製方法の各工程を説明するためのトランジスタ素
子等の模式的な一部断面図である。
タの作製方法の各工程を説明するためのトランジスタ素
子等の模式的な一部断面図である。
【図３】図２に引き続き、本発明のＸＭＯＳトランジス
タの作製方法の各工程を説明するためのトランジスタ素
子等の模式的な一部断面図である。
タの作製方法の各工程を説明するためのトランジスタ素
子等の模式的な一部断面図である。
【図４】図３に引き続き、本発明のＸＭＯＳトランジス
タの作製方法の各工程を説明するためのトランジスタ素
子等の模式的な一部断面図である。
タの作製方法の各工程を説明するためのトランジスタ素
子等の模式的な一部断面図である。
【図５】実施例２のＸＭＯＳトランジスタの作製方法の
工程の一部を説明するための基板等の模式的な一部断面
図である。
工程の一部を説明するための基板等の模式的な一部断面
図である。
【図６】実施例３のＸＭＯＳトランジスタの作製方法の
工程の一部を説明するための基板等の模式的な一部断面
図である。
工程の一部を説明するための基板等の模式的な一部断面
図である。
【図７】図６に引き続き、実施例３のＸＭＯＳトランジ
スタの作製方法の工程の一部を説明するための基板等の
模式的な一部断面図である。
スタの作製方法の工程の一部を説明するための基板等の
模式的な一部断面図である。
１０，４０，５０，６０ シリコン基板 １２，４２ 絶縁層 １４ 第１の半導体層 １６ ゲート酸化膜 １８ 第２の半導体層 ２０ ゲート部 ２２ ソース・ドレイン領域 ２４ チャネル領域 ２６ 層間絶縁層 ２８ 開口部 ３０ 配線層 ５２ Ｖ溝またはトレンチ ５４ 絶縁膜 ５６ ポリシリコン層
Claims (3)
- 【請求項１】チャネル領域及びソース・ドレイン領域を
有し、チャネル領域を挟んで水平方向に対向した２つの
ゲート部を有するＸＭＯＳトランジスタの作製方法であ
って、 （イ）基板に形成された絶縁層上に、チャネル領域及び
ソース・ドレイン領域を形成するための柱状の第１の半
導体層を形成する工程と、 （ロ）該第１の半導体層の側面にゲート酸化膜を形成す
る工程と、 （ハ）ゲート酸化膜が側面に形成された第１の半導体層
の一部分を跨ぐように第２の半導体層を形成し、以て、
第１の半導体層のチャネル領域形成予定領域を挟んで水
平方向に対向した２つのゲート部を第２の半導体層に形
成する工程と、 （ニ）第１の半導体層にソース・ドレイン領域を形成す
る工程と、 （ホ）層間絶縁層を全面に形成した後、配線層を形成す
る工程、 から成ることを特徴とするＸＭＯＳトランジスタの作製
方法。 - 【請求項２】第１の半導体層の形成及び第２の半導体層
のそれぞれの形成は、ポリシリコン層を全面に堆積させ
た後、フォトリソグラフィ技術及びエッチング技術を用
いて行われることを特徴とする請求項１に記載のＸＭＯ
Ｓの作製方法。 - 【請求項３】第１の半導体層の一部分を跨ぐように形成
された第２の半導体層の幅は概ねチャネル領域のチャネ
ル長に相当し、第１の半導体層の厚さは概ねチャネル領
域のチャネル幅に相当することを特徴とする請求項１又
は請求項２に記載のＸＭＯＳトランジスタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6733193A JPH06260647A (ja) | 1993-03-04 | 1993-03-04 | Ｘｍｏｓトランジスタの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6733193A JPH06260647A (ja) | 1993-03-04 | 1993-03-04 | Ｘｍｏｓトランジスタの作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260647A true JPH06260647A (ja) | 1994-09-16 |
Family
ID=13341934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6733193A Pending JPH06260647A (ja) | 1993-03-04 | 1993-03-04 | Ｘｍｏｓトランジスタの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260647A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511091A (ja) * | 2002-12-19 | 2006-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 反転型ＦｉｎＦＥＴ薄膜トランジスタを用いたＦｉｎＦＥＴＳＲＡＭセル |
| JP2007500952A (ja) * | 2003-06-12 | 2007-01-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 化学機械研磨プレーナ化のためのデュアルシリコンゲート層を有するｆｉｎｆｅｔ |
| JP2017527099A (ja) * | 2014-07-14 | 2017-09-14 | インテル・コーポレーション | フィンベース電子装置のための固定ソース拡散接合 |
-
1993
- 1993-03-04 JP JP6733193A patent/JPH06260647A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511091A (ja) * | 2002-12-19 | 2006-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 反転型ＦｉｎＦＥＴ薄膜トランジスタを用いたＦｉｎＦＥＴＳＲＡＭセル |
| JP2007500952A (ja) * | 2003-06-12 | 2007-01-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 化学機械研磨プレーナ化のためのデュアルシリコンゲート層を有するｆｉｎｆｅｔ |
| JP2017527099A (ja) * | 2014-07-14 | 2017-09-14 | インテル・コーポレーション | フィンベース電子装置のための固定ソース拡散接合 |
| US10355081B2 (en) | 2014-07-14 | 2019-07-16 | Intel Corporation | Dielectric and isolation lower Fin material for Fin-based electronics |
| US10741640B2 (en) | 2014-07-14 | 2020-08-11 | Intel Corporation | Dielectric and isolation lower Fin material for Fin-based electronics |
| US11139370B2 (en) | 2014-07-14 | 2021-10-05 | Intel Corporation | Dielectric and isolation lower fin material for fin-based electronics |
| US11764260B2 (en) | 2014-07-14 | 2023-09-19 | Tahoe Research, Ltd. | Dielectric and isolation lower fin material for fin-based electronics |
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