JP2004111874A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】実効チャネル幅が狭くなることが回避され、より高速動作が可能な、微細な不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板３上に複数のメモリセルが行列状に配置されたメモリセルアレイと、メモリセルアレイの列に対応して設けられた複数のビット線１と、メモリセルアレイの行に対応して設けられた複数のワード線２と、各ビット線間のチャネル領域４とを備える。ビット線は半導体基板表面に形成された第１導電型の拡散層により構成され、ビット線上方にシリコン酸化膜６を有し、少なくともチャネル領域の上方に電荷蓄積膜５を有し、ワード線は、ビット線に直交して電荷蓄積膜とシリコン酸化膜の上方に形成される。ワード線間であって、かつビット線上方にあるシリコン酸化膜の間の半導体基板に凹部７を有する。
【選択図】 図２
【解決手段】半導体基板３上に複数のメモリセルが行列状に配置されたメモリセルアレイと、メモリセルアレイの列に対応して設けられた複数のビット線１と、メモリセルアレイの行に対応して設けられた複数のワード線２と、各ビット線間のチャネル領域４とを備える。ビット線は半導体基板表面に形成された第１導電型の拡散層により構成され、ビット線上方にシリコン酸化膜６を有し、少なくともチャネル領域の上方に電荷蓄積膜５を有し、ワード線は、ビット線に直交して電荷蓄積膜とシリコン酸化膜の上方に形成される。ワード線間であって、かつビット線上方にあるシリコン酸化膜の間の半導体基板に凹部７を有する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き込みと消去が可能な不揮発性半導体記憶装置に関する。特に、ワード線とワード線の間に素子分離部を持つ不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、携帯電話やパーソナルコンピュータなどの普及により、ＤＲＡＭやＳＲＡＭに比べデータ保持のために消費する電力の少ない不揮発性メモリは、その重要性がますます増大している。また、商品開発サイクルの短縮要望の強まりから、プログラム格納用途としても、不揮発性メモリはより使用範囲が広まっている。こうしたモバイル機器のためのチップ縮小やコスト削減のために、より良い性能を持つ不揮発性メモリを、より小さくする技術が求められている。
【０００３】
従来の例として、ＭＯＮＯＳ構造をもつ不揮発性メモリが知られている（例えば特許文献１参照）。この不揮発性メモリ装置は、行列状に配置されたメモリセルアレイから構成されている。このメモリセルアレイは、図１０の平面図に示されるように、ビット線１０１と、ビット線１０１に直交するワード線１０２を有する。図１０の断面Ａ−Ａ及び断面Ｂ−Ｂを、図１１（ａ）、（ｂ）にそれぞれ示す。半導体基板１０３にチャネル領域１０４が形成され、チャネル領域１０４の上には、ＯＮＯ膜１０５が形成されている。ＯＮＯ膜１０５は（酸化物−窒化物−酸化物）構造の膜であり、第１のシリコン酸化膜、シリコン窒化膜、および第２のシリコン酸化膜からなる。ＯＮＯ膜１０５の上にはワード線１０２が形成され、隣り合うワード線１０２間の基板１０３は、不純物注入により形成された素子分離拡散層１０６で素子分離されている。基板１０３にはまた、拡散層からなるビット線１０１が形成され、ビット線１０１の上にはシリコン酸化膜１０７が形成されている。隣り合うビット線１０１間の基板１０３は、素子分離拡散層１０６で素子分離されている。この素子分離拡散層１０６は、メモリセルの微細化に伴い、隣り合うビット線１０１及び隣り合うワード線１０２の間のリークを防ぐために必要なものである。
【０００４】
このメモリセルアレイの製造方法を、図１２Ａから図１２Ｆに示す。各図の（ａ）、（ｂ）は、図１０の断面Ａ−Ａ及び断面Ｂ−Ｂにそれぞれ対応する。
【０００５】
まず図１２Ａに示すように、基板１０３にＯＮＯ膜１０５を形成する。次に図１２Ｂに示すように、ビット線形成フォトマスク１０８を用いて、ビット線を形成する領域上のＯＮＯ膜１０５の上部酸化膜及び窒化膜をエッチングした後、不純物を注入してビット線１０１を形成する。次に図１２Ｃに示すように、ビット線形成フォトマスク１０８を除去した後に、酸化工程によりビット線１０１上にビット線酸化物を熱的に成長させて、シリコン酸化膜１０７を形成する。
【０００６】
次に図１２Ｄに示すように、ワード線材料となるポリシリコン１０９を、ＯＮＯ膜１０５及びシリコン酸化膜１０７上に堆積させる。次に図１２Ｅに示すように、ワード線形成マスク１１０を用いて、ポリシリコン１０９をエッチングしてワード線１０２を形成する。さらにワード線形成マスク１１０をマスクとして、ワード線１０２の間のＯＮＯ膜１０５の少なくとも上部酸化膜と窒化膜をエッチングする。次に図１２Ｆに示すように、ワード線形成マスク１１０をマスクとして、隣り合うワード線１０２及び隣り合うビット線１０１の間に不純物を注入して素子分離拡散層１０６を形成し、ワード線形成マスク１１０を除去する。
【０００７】
この従来の製造方法では、ポリシリコン１０９を堆積した後、更に、ポリシリコン層の上に低効率を低減させるポリシリサイド層を形成した後に、ワード線形成のエッチングを行うこともある。また、この従来の製造方法では、メモリセル動作などに用いるトランジスタを同一基板上に形成する場合、図１２Ａに示すＯＮＯ膜１０５を形成する工程の前に、一般的なトランジスタの製造方法で用いるウェル形成工程、フィールド酸化膜形成工程、およびメモリセル形成領域上の酸化膜をウエットエッチングで除去する工程を行い、図１２Ｄに示すポリシリコン１０９を堆積する工程の前に、トランジスタ形成領域上のＯＮＯ膜１０５をマスクを用いてエッチングする工程を行う。また、ワード線形成マスク１１０はトランジスタのワード線も同時に形成するマスクとなっており、さらに図１２Ｆに示す素子分離拡散層１０６を形成した後に、側壁酸化工程、ＬＤＤ形成工程などの一般的なトランジスタ形成工程を行う。
【０００８】
【特許文献１】
特開２００１−７７２２００号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の技術には以下に述べる課題があった。第１の課題として、従来の技術発明では隣り合うワード線の間及び隣り合うビット線の間の素子分離を不純物注入を用いて行っているため、不純物の拡散により実効チャネルの幅がワード線の幅より小さくなってしまうという問題点があった。実効チャネル幅が狭くなることにより、不揮発性半導体記憶装置の読出し電流は少なくなり、メモリセルの動作速度は低くなる。また、不純物拡散のばらつきにより実効チャネル幅がばらつき、メモリセル特性がばらつく要因ともなる。
【００１０】
第２の課題として、メモリセル動作などに用いるトランジスタを同一基板上に形成する場合には、メモリセル形成工程の後にトランジスタのソース及びドレイン領域を形成し、ソース及びドレイン領域のシリサイド化を行っている。すなわちワード線をポリシリサイド化する工程と、トランジスタのソース及びドレイン領域をシリサイド化する工程の、２回のシリサイド化工程を行っており、工程数も多く金属汚染の危険性も高いという問題点もあった。より簡便な既知の技術として、トランジスタのソース及びドレイン形成後にワード線とソース及びドレインを同時にシリサイド化する方法があるが、従来の製造方法においては、メモリセルの隣り合うワード線間及び隣り合うビット線間の基板もシリサイド化され、メモリセル同士が短絡してしまうため適用が難しかった。
【００１１】
第３の課題として、メモリセルのビット線上にはシリコン酸化物があるため、シリサイド化が出来なかった。このため、ビット線コンタクトが高抵抗になり読出し電流は少なくなり、またビット線容量が大きくなるためメモリセルの動作速度は低くなる。
【００１２】
本発明は、以上の課題を解決し、実効チャネル幅が狭くなることを回避し、より高速動作が可能な、微細な不揮発性半導体記憶装置とその製造方法を提供するものである。
【００１３】
【課題を解決するための手段】
本発明の第１形態の不揮発性半導体記憶装置においては、半導体基板上に複数のメモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの列に対応して設けられた複数のビット線と、前記メモリセルアレイの行に対応して設けられた複数のワード線と、前記各ビット線間のチャネル領域とを備える。前記ビット線は前記半導体基板表面に形成された第１導電型の拡散層により構成され、前記ビット線上方にシリコン酸化膜を有し、少なくとも前記チャネル領域の上方に電荷蓄積膜を有し、前記ワード線は、前記ビット線に直交して前記電荷蓄積膜と前記シリコン酸化膜の上方に形成される。前記ワード線間であって、かつ前記ビット線上方にある前記シリコン酸化膜の間の前記半導体基板に凹部を有する。
【００１４】
この構成によれば、隣り合うワード線間の基板の凹部により素子分離が行われることにより、ワード線の幅に等しい実効チャネル幅を有する。それにより、従来例に比べて実効チャネル幅が広くなり、またメモリセル特性のばらつきが少なくなるため、より高速な動作を実現できる。
【００１５】
本発明の第２形態の不揮発性半導体記憶装置においては、半導体基板上に複数のメモリセルが行列状に配置されたメモリセルアレイと、同一半導体基板上に形成されたトランジスタと、前記メモリセルアレイの列に対応して設けられた複数のビット線と、前記メモリセルアレイの行に対応して設けられた複数のワード線と、前記各ビット線間のチャネル領域とを備える。前記ビット線は前記半導体基板表面に形成された第１導電型の拡散層により構成され、前記ビット線上方にシリコン酸化膜を有し、少なくとも前記チャネル領域の上方に電荷蓄積膜を有し、前記ワード線は、前記ビット線に直交して前記電荷蓄積膜と前記シリコン酸化膜の上方に形成され、前記トランジスタは、その少なくとも側面には注入スペーサーとなるサイドウォールを有する。前記ワード線間であって、かつ前記ビット線上方にあるシリコン酸化膜の間の前記半導体基板に凹部を有し、前記凹部にはシリコン酸化物が充填され、前記各ビット線間を素子分離する機能を有する。前記凹部に充填されたシリコン酸化物は、前記トランジスタのサイドウォールと同一の材料である。
【００１６】
この構成によれば、メモリセル動作などに用いるトランジスタを同一基板上に持ち、また隣り合うワード線とワード線の間の基板にトランジスタのサイドウォールと同一の材料で覆われた凹部を有しているので、ワード線の幅に等しい実効チャネル幅を有する。それにより、簡便な構造で、メモリセル特性のばらつきが少なくなり、より高速な動作を実現できる。
【００１７】
本発明の第３形態の不揮発性半導体記憶装置は、上記のいずれかの構成において、前記ビット線における前記ワード線の下方にある部分以外の少なくとも一部と前記ワード線の少なくとも一部がシリサイド化されており、前記各ワード線間であって、かつ前記各ビット線間の前記半導体基板がシリサイド化されていない構成を有する。
【００１８】
この構成によれば、低抵抗なワード線とビット線コンタクトを有することにより、読出し電流がより多く、またビット線容量がより少なくなり、より高速な動作を実現できる。
【００１９】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の少なくとも上方にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の少なくとも上方に第２のシリコン酸化膜を形成する工程と、第１のフォトマスクにより前記半導体基板上の特定領域の少なくとも前記第２のシリコン酸化膜及び前記シリコン窒化膜を除去する工程と、前記特定領域の前記半導体基板上に拡散層からなるビット線を形成する工程と、少なくとも前記ビット線上に第３のシリコン酸化膜を形成する工程と、ワード線材料を堆積し第２のフォトマスクにより前記ワード線材料をエッチングして少なくとも前記ビット線間のチャネル領域上にワード線を形成する工程と、その後、前記第２のフォトマスクをマスクとして前記ワード線間の前記第２のシリコン酸化膜をエッチングする工程と、前記第２のフォトマスクと前記第３のシリコン酸化膜をマスクとして、前記ワード線の間の少なくとも前記シリコン窒化膜、前記第１のシリコン酸化膜、および前記半導体基板をエッチングする工程と、前記第２のフォトマスクを除去する工程と、第４のシリコン酸化膜を堆積する工程とを有する。
【００２０】
この製造方法により、上記第１形態の不揮発性半導体記憶装置を簡便に製造することができる。
【００２１】
上記の方法において、前記ビット線における前記ワード線の下方にある部分以外の上部にある前記第３のシリコン酸化膜及び前記第４のシリコン酸化膜の少なくとも一部と、前記ワード線の上部にある前記第４のシリコン酸化膜を除去する工程と、前記ビット線の少なくとも一部と前記ワード線の少なくとも一部をシリサイド化する工程とを有する構成とすることができる。
【００２２】
この製造方法により、上記第３形態の不揮発性半導体記憶装置を簡便に製造することができる。
【００２３】
本発明の不揮発性半導体記憶装置の製造方法の他の形態は、同一半導体基板上にメモリセルアレイとトランジスタを形成する方法であって、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の少なくとも上方にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の少なくとも上方に第２のシリコン酸化膜を形成する工程と、第１のフォトマスクにより前記半導体基板上の特定領域の少なくとも前記第２のシリコン酸化膜及び前記シリコン窒化膜を除去する工程と、前記特定領域の前記半導体基板上に拡散層からなるビット線を形成する工程と、少なくとも前記ビット線上に第３のシリコン酸化膜を形成する工程と、少なくとも前記トランジスタを含む領域の前記第２のシリコン酸化膜、前記シリコン窒化膜及び前記第１のシリコン酸化膜を除去する工程と、ワード線材料を堆積する工程と、少なくとも前記ワード線材料の上方に前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚の和より厚いハードマスクとなるシリコン酸化膜を形成する工程と、第２のフォトマスクにより前記ハードマスクとなるシリコン酸化膜の特定領域をエッチングして前記メモリセルアレイ及び前記トランジスタのワード線を形成するための前記ハードマスクを形成する工程と、その後、前記ハードマスクを用いて前記ワード線材料をエッチングして前記ワード線を形成する工程と、第３のフォトマスクにより少なくとも前記トランジスタを含む領域を覆う工程と、前記第３のフォトマスク及び前記ハードマスクをマスクとして前記メモリセルアレイのワード線の間の少なくとも前記第２のシリコン酸化膜をエッチングする工程と、前記第３のフォトマスク、前記ハードマスク及び前記第３のシリコン酸化膜をマスクとして、前記メモリセルアレイのワード線の間の少なくとも前記シリコン窒化膜、前記第１のシリコン酸化膜及び前記半導体基板をエッチングする工程と、前記第３のフォトマスクを除去する工程と、第４のシリコン酸化膜を堆積する工程とを有する。
【００２４】
この製造方法により、上記第２形態の不揮発性半導体記憶装置を簡便に製造することができる。
【００２５】
本発明の不揮発性半導体記憶装置の製造方法の更に他の形態は、同一半導体基板上にメモリセルアレイとトランジスタを形成する他の方法であって、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の少なくとも上方にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の少なくとも上方に第２のシリコン酸化膜を形成する工程と、第１のフォトマスクにより前記半導体基板上の特定領域の少なくとも前記第２のシリコン酸化膜及び前記シリコン窒化膜を除去する工程と、前記特定領域の半導体基板上に拡散層からなるビット線を形成する工程と、少なくとも前記ビット線上に第３のシリコン酸化膜を形成する工程と、少なくとも前記トランジスタを含む領域の前記第２のシリコン酸化膜、前記シリコン窒化膜及び前記第１のシリコン酸化膜を除去する工程と、ワード線材料を堆積する工程と、少なくとも前記ワード線材料の上方に前記第１のシリコン酸化膜膜厚と前記第２のシリコン酸化膜膜厚の和より厚いハードマスクとなるシリコン酸化膜を形成する工程と、第２のフォトマスクにより前記ハードマスクとなるシリコン酸化膜の特定領域をエッチングして前記メモリセルアレイ及び前記トランジスタのワード線を形成するためのハードマスクを形成する工程と、その後、第３のフォトマスクにより少なくとも前記トランジスタを含む領域を覆う工程と、前記メモリセルアレイのワード線を形成する工程と、第３のフォトマスク及び前記ハードマスクをマスクとして少なくとも前記メモリセルアレイのワード線の間の前記第２のシリコン酸化膜をエッチングする工程と、前記第３のフォトマスク及び前記ハードマスク及び前記第３のシリコン酸化膜をマスクとして少なくとも前記メモリセルアレイのワード線の間の前記シリコン窒化膜及び前記第１のシリコン酸化膜をエッチングする工程と、前記第３のフォトマスクを除去する工程と、前記ハードマスクをマスクとして少なくとも前記メモリセルアレイのワード線の間の前記半導体基板をエッチングすると同時に前記トランジスタのワード線を形成する工程と、前記メモリセルアレイの素子分離部となるシリコン酸化膜を堆積する工程とを有する。
【００２６】
この製造方法によっても、上記第２形態の不揮発性半導体記憶装置を簡便に製造することができる。
【００２７】
【発明の実施の形態】
本発明の各実施の形態における不揮発性半導体記憶装置は、図１に示すように半導体基板上に行列状に配置された平面構造を有するメモリセルアレイを含む。メモリセルアレイの列に対応してビット線１を備え、メモリセルアレイの行に対応してワード線２を備えている。以下の各実施の形態を説明するために用いる図において、図（ａ）は図１のＡ−Ａ断面に対応し、図（ｂ）は図１のＢ−Ｂ断面図に対応する。図（ｃ）は、各実施の形態のメモリセルアレイと同一基板上に形成されたトランジスタのワード線に直交する断面に対応する。
【００２８】
（実施の形態１）
図２は、実施の形態１における不揮発性半導体記憶装置を構成するメモリセルアレイの要部を示す断面図である。図２（ａ）に示すように、半導体基板３にはチャネル領域４が形成され、チャネル領域４の上には、電荷蓄積膜５が形成されている。図２（ｂ）に示すように、基板３にはまたビット線１が形成され、ビット線１の上にはシリコン酸化膜６が形成されている。電荷蓄積膜５とビット線１上のシリコン酸化膜６の上方にワード線２が形成されている。
【００２９】
本実施の形態の特徴として、ワード線２間で、かつビット線１上にあるシリコン酸化膜６の間の領域における基板３に、凹部７が形成されている。凹部７には、例えばシリコン酸化膜８が充填されており、ワード線２間及びビット線１間の素子分離部として機能する。
【００３０】
ビット線１は半導体基板３表面に形成された拡散層であり、典型的には１×１０１５〜１×１０１６／ｃｍ−２、および２０〜８０ｋｅＶの条件での砒素注入により形成される。ビット線１の上部のシリコン酸化膜６は１００ｎｍ程度の膜厚を有しており、これはしばしば酸化によって形成される。電荷蓄積膜５としては、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜を何回か積層した膜であるＯＮＯ膜や、ＯＮＯＮＯ膜、あるいは基板３側から順にシリコン酸化膜、シリコン窒化膜の順に積層したＯＮ膜などが用いられる。例えばＯＮＯ膜の膜厚は２０ｎｍ程度である。ワード線２の材料としては主にポリシリコンが用いられ、ポリシリコンの表面の一部はポリシリサイド化されていることもある。
【００３１】
本実施の形態において更に、半導体基板３に形成した凹部７の下部に、ホウ素などを用いて、半導体基板３と同じ導電型でありその濃度が半導体基板３の不純物濃度より高い注入領域を作成することにより、メモリセルの実効チャネル幅を狭くすることなく、ワード線２間及びビット線１間の素子分離部としての機能を高めることが出来る。これは、以下に記す他の実施の形態に適用した場合でも同様である。
【００３２】
また、半導体基板３に形成した凹部７の側部にホウ素などを用いて、半導体基板３と同じ導電型でありその濃度が半導体基板３の不純物濃度より高い注入領域を作成することにより、凹部７に充填されたシリコン酸化膜８への不純物の拡散による閾値電圧の変動を抑えることが出来る。これは、以下に記す他の実施の形態に適用した場合でも同様である。
【００３３】
また、半導体基板３に形成した凹部７の底部がビット線１上のシリコン酸化膜６の底部よりも下方に位置することにより、チャネル領域４の深さが一般にはシリコン酸化膜６より深くならないため、ワード線２間の素子分離をより確実に行うことができる。さらに、半導体基板３に形成した凹部７の底部がビット線１の底部よりも下に位置することにより、ワード線２下部以外でのビット線１間の素子分離をより確実に行うことができる。これは、以下に記す他の実施の形態に適用した場合でも同様である。
【００３４】
また本実施の形態において、半導体基板３に形成した凹部７の底部がビット１線上のシリコン酸化膜６の底部よりも上方にあることにより、ビット線１の拡散領域が広くなり、ビット線１の抵抗が低下し、より高速動作の可能な不揮発性半導体記憶装置を実現できる。
【００３５】
また本実施の形態において、図３に示すように、ワード線２間の基板３をシリサイド化することなくワード線２の一部をシリサイド化して、シリサイド層９を形成した構造とすることができる。なお、図３では、ワード線２の上面のみをシリサイド化した構造を例示したが、シリコン酸化膜８をオーバーエッチした後にシリサイド化を行うことにより、ワード線２の上面だけでなく側面の一部にも及ぶようにシリサイド層９が形成された構造としても良い。あるいは、ワード線２の上面にハードマスク（例えば後述の図８Ｄおよびその説明を参照）を形成し、シリコン酸化膜８をオーバーエッチしてシリサイド化を行った後、ハードマスクを除去することにより、ワード線２の側面の一部のみにシリサイド層９が形成された構造としても良い。このように、ワード線２の少なくとも一部をシリサイド化することにより、ワード線２の抵抗を低減し、より高速動作が可能な不揮発性半導体記憶装置を実現できる。これは、以下に記す実施の形態２に適用した場合でも同様である。
【００３６】
（実施の形態２）
図４は、実施の形態２における不揮発性半導体記憶装置を構成するメモリセルアレイの要部を示す断面図である。本実施の形態では、実施の形態１における図３に示したメモリセルアレイと同一の基板上にトランジスタが形成された構成を有する。（ａ）がメモリセルアレイ、（ｃ）がトランジスタの部分を示す。メモリセルアレイに形成され素子分離用のシリコン酸化膜８と同じ材料により、トランジスタのワード線２１のサイドウォール２２が形成されている。１５はトランジスタのゲート絶縁膜である。ワード線２、２１の一部をシリサイド化して、シリサイド層９、１０が形成されている。
【００３７】
メモリセルアレイのワード線２の間隔がトランジスタのサイドウォール２２の幅の２倍より小さい構成とすることにより、容易に半導体基板の凹部７を埋め込み、素子分離部を形成できる。これは以下に記す実施の形態３に適用した場合でも同様である。
【００３８】
（実施の形態３）
図５は、実施の形態３における不揮発性半導体記憶装置の要部を示す断面図である。本実施の形態では、実施の形態１もしくは２の構成を有する不揮発性半導体記憶装置において、ワード線２間の基板３をシリサイド化することなく、ワード線２の一部、及びビット線１の一部をシリサイド化して、シリサイド層９、１１が形成されている。それにより、ワード線２の抵抗とビット線１のコンタクトの抵抗を低減し、より高速動作が可能な不揮発性半導体記憶装置を実現できる。
【００３９】
また本実施の形態において、ビット線１間及びワード線２間の素子分離部として機能する半導体基板３の凹部７の底部が、ビット線１の上面部よりも下方にあることにより、より形成の容易な不揮発性半導体記憶装置を実現できる。
【００４０】
（実施の形態４）
実施の形態４における不揮発性半導体記憶装置の製造方法は、図２および３に示した実施の形態１の構成を有する不揮発性半導体記憶装置を製造する方法である。図６Ａ〜図６Ｆにこの製造方法の各工程を示す。
【００４１】
まず、図６Ａに示すように、半導体基板３上に電荷蓄積膜５を形成する。この電荷蓄積膜５としては、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜を何回か積層した膜であるＯＮＯ膜やＯＮＯＮＯ膜、あるいは基板３側から順にシリコン酸化膜、シリコン窒化膜の順に積層したＯＮ膜などが用いられる。電荷蓄積膜５形成の前、後もしくは形成工程の途中で、メモリセルの閾値を制御するための不純物注入を行うこともできる。
【００４２】
次に、図６Ｂに示すように、ビット線形成フォトマスク１２を用いて、電荷蓄積膜５の一部を選択的にエッチングした後、不純物注入により拡散層からなるビット線１を形成する。ビット線１は典型的には、１×１０１５〜１×１０１６／ｃｍ−２、および２０〜８０ｋｅＶの条件での砒素注入により形成される。この後ビット線形成フォトマスク１２を除去する。
【００４３】
次に、図６Ｃに示すように、熱酸化により少なくともビット線１上にシリコン酸化膜６を形成する。電荷蓄積膜５の存在する部分は酸化速度が遅く、ビット線１の基板３表面には増速酸化により厚い酸化膜が形成される。シリコン酸化膜６は例えば１００ｎｍの厚みに形成する。シリコン酸化膜６の厚みは、電荷蓄積膜５における各シリコン酸化膜の膜厚を合計した厚みの和より大きくなるように形成される。この工程により、以降の図６Ｅの工程において、シリコン酸化膜６をマスクとして、電荷蓄積膜５および半導体基板３を選択的にエッチングできる。
【００４４】
次に、図６Ｄに示すように、ワード線材料１３を堆積する。ワード線材料１３として典型的には、ポリシリコン、不純物を混入したポリシリコン、あるいはポリシリサイドを用いる。ワード線材料１３の膜厚は、例えば２００ｎｍとする。
【００４５】
次に、図６Ｅに示すように、ワード線形成フォトマスク１４を用いて、ワード線材料１３及び電荷蓄積膜５の一部を選択的にエッチングして、ワード線２を形成する。この後、ワード線形成フォトマスク１４及びビット線１上のシリコン酸化膜６をマスクとして、電荷蓄積膜５と半導体基板３を選択的にエッチングし、凹部７を形成する。この後、ワード線形成フォトマスク１４を除去する。
【００４６】
次に、図６Ｆに示すように、例えばシリコン酸化膜８を堆積して半導体基板３に形成した凹部７に充填すれば、実施の形態１の構成を有する不揮発性半導体記憶装置が完成する。
【００４７】
図６Ｆに示す工程の後に、図６Ｇに示すように、シリコン酸化膜８を選択的にエッチングしてワード線２の少なくとも上部を露出させ、ワード線２の少なくとも上部をシリサイド化してシリサイド層９を形成する工程を行うことも可能である。
【００４８】
本実施の形態の製造方法においては、メモリセルアレイのワード線材料１３及び基板３をエッチングする工程において、同一の基板上に形成するトランジスタの形成領域をフォトマスクで覆い、図６Ｇに示すシリサイド化工程の前に、トランジスタ形成工程を行うことにより、メモリセルアレイとトランジスタを同一基板上に形成することが可能である。
【００４９】
（実施の形態５）
実施の形態５における不揮発性半導体記憶装置の製造方法は、図５に示した実施の形態３の構成を有する不揮発性半導体記憶装置を製造する方法である。まず、図６Ａから図６Ｆに示した実施の形態４の製造方法と同様の工程を行った後、図７Ａ〜図７Ｃに示す工程を行う。
【００５０】
図６Ｆの工程の後、図７Ａに示すように、シリコン酸化膜６及び８を選択的に異方性エッチングする。このとき、ワード線２及びビット線１は、シリコン材料であるためエッチングされず、半導体基板３の凹部７には十分に厚いシリコン酸化膜８が堆積しているため、凹部７にはシリコン酸化膜８が残る。
【００５１】
次に図７Ｂに示すように、少なくともワード線２の上部と少なくともビット線１の上部をシリサイド化してシリサイド層９、１１を形成する。
【００５２】
図７Ａに示す工程の後に、シリコン酸化膜を堆積し、異方性エッチングでワード線２上部及びビット線１が露出するようにシリコン酸化膜を除去することにより、図７Ｃに示すように、少なくともワード線２の側部にシリコン酸化膜８を形成することが可能である。この工程により、図７Ｂにおいて半導体基板１３の凹部７の側部がシリサイド化され、ワード線２と半導体基板３が短絡する危険が生ずるのを防ぐことが出来る。
【００５３】
（実施の形態６）
実施の形態６における不揮発性半導体記憶装置の製造方法は、図４に示した実施の形態２の構成を有する不揮発性半導体記憶装置を製造する方法の第１の例である。まず、図６Ａから図６Ｃに示した実施の形態４の製造方法と同様の工程を行った後、図８Ａ〜図８Ｅに示す工程を行う。但し、図８Ａ〜図８Ｅにおける図（ｃ）は、トランジスタ形成領域の断面を示す。
【００５４】
図６Ｃの工程の次に、図８Ａ（ｃ）に示すように、フォトマスクを用いてトランジスタ形成領域の電荷蓄積膜５を選択的にエッチングし、フォトマスクを除去し、トランジスタのゲート絶縁膜１５を形成する。次に図８Ａ（ａ）、（ｃ）に示すように、ワード線材料１３を堆積する。電荷蓄積膜５を除去する前に、トランジスタの閾値制御を行う不純物注入を行うことも出来る。この後、ワード線のハードマスクとなるシリコン酸化膜１６を堆積する。
【００５５】
次に、図８Ｂに示すように、ハードマスク形成フォトマスク１７を用いてシリコン酸化膜１６を選択的にエッチングして、メモリセルアレイのワード線のハードマスク１８及びトランジスタのワード線のハードマスク１９を形成する。この後フォトマスク１７を除去する。
【００５６】
次に、図８Ｃに示すように、少なくともメモリセルアレイの領域を開口したフォトマスク２０及びメモリセルアレイのワード線のハードマスク１８をマスクとして、ワード線材料１３及び電荷蓄積膜５の一部を選択的にエッチングしてワード線２を形成する。その後、フォトマスク２０、ハードマスク１８、及びビット線上のシリコン酸化膜をマスクとして電荷蓄積膜５をエッチングする。この後、フォトマスク２０を除去する。通常、メモリセルアレイのワード線のハードマスク１８の膜厚は、電荷蓄積膜５の膜厚よりも厚い。
【００５７】
次に、図８Ｄに示すように、ハードマスク１８及び１９、及びビット線上のシリコン酸化膜をマスクとして、メモリセルアレイのワード線２の間の基板３と、トランジスタのワード線材料を同時にエッチングし、メモリセルアレイのワード線２間の凹部７と、トランジスタのワード線２１を形成する。メモリセルアレイのワード線２間の凹部７の深さは、トランジスタのワード線２１の高さと同程度かより深く設定される。
【００５８】
次に、図８Ｅに示すように、シリコン酸化膜を堆積し、異方性エッチングでメモリセルアレイのワード線２上部及びトランジスタのワード線２１が露出するようにシリコン酸化膜を除去することにより、少なくともメモリセルアレイのワード線２の側部にシリコン酸化膜８を、トランジスタのワード線２１の側部にサイドウォール２２を形成する。ハードマスク１８及び１９は、シリコン酸化膜をエッチングする工程で同時に除去される。
【００５９】
本実施の形態の製造方法は、ワード線の上部にワード線形成ハードマスク１８、１９を作成することを特徴としている。ハードマスク１８、１９を用いることにより、ワード線形成フォトマスク１７を除去した後に、トランジスタのワード線２１を形成することが可能となる。
【００６０】
通常のメモリセルアレイのワード線間に凹部を作成する製造方法では、メモリセルアレイのワード線２、ワード線間の凹部７、トランジスタのワード線２１と、３工程必要となるシリコン層のエッチング工程を、本実施の形態の製造方法によれば、メモリセルアレイのワード線間の凹部７とトランジスタのワード線２１を同時にエッチングすることにより、２工程に削減できる。メモリセルアレイのワード線２とトランジスタのワード線２１の形成に用いるマスク数も、増加することはない。
【００６１】
エッチング工程の削減により、工程費用の削減、拡散期間の短縮、工程で発生するパーティクルの現象などの効果が得られ、より簡便に、本発明の構造のメモリセルアレイとトランジスタが同一基板上に形成された不揮発性半導体記憶装置を作製することが出来る。
【００６２】
（実施の形態７）
実施の形態７における不揮発性半導体記憶装置の製造方法は、図４に示した実施の形態２の構成を有する不揮発性半導体記憶装置を製造する方法の第２の例である。まず、上述した実施の形態６の製造方法と同様に、図６Ａから図６Ｃに示した実施の形態４の製造方法と同様の工程を行った後、図９Ａ〜図９Ｄに示す工程を行う。但し、図９Ａ〜図９Ｄにおける図（ｃ）は、トランジスタ形成領域の断面を示す。
【００６３】
図６Ｃの工程の後、フォトマスクを用いてトランジスタ形成領域の電荷蓄積膜５を選択的にエッチングし、フォトマスクを除去する。図９Ａに示すように、トランジスタのゲート絶縁膜１５を形成し、ワード線材料１３を堆積した後、ワード線のハードマスクとなるシリコン酸化膜１６を堆積する。
【００６４】
次に、図９Ｂに示すように、ハードマスク形成用のフォトマスク１７を用いてシリコン酸化膜１６及びワード線材料１３を選択的にエッチングして、メモリセルアレイのワード線２とワード線のハードマスク１８、およびトランジスタのワード線２１とワード線のハードマスク１９を形成する。この後フォトマスク１７を除去する。ここで、ハードマスク形成用のフォトマスク１７を用いて、メモリセルアレイのワード線のハードマスク１８とトランジスタのワード線のハードマスク１９を形成した後、フォトマスク１７を除去し、ワード線材料１３を選択的にエッチングして、メモリセルアレイのワード線２とトランジスタのワード線２１を形成することも可能である。
【００６５】
次に、図９Ｃに示すように、少なくともメモリセルアレイ領域を開口したフォトマスク２０及びメモリセルアレイのワード線のハードマスク１８をマスクとして、ワード線材料１３及び電荷蓄積膜５の一部をエッチングした後、フォトマスク２０、メモリセルアレイのワード線のハードマスク１８、及びビット線上のシリコン酸化膜をマスクとして、ワード線２の間の電荷蓄積膜５及び半導体基板３を選択的にエッチングし、ワード線２間に凹部を形成する。通常、メモリセルアレイのワード線のハードマスク１８の膜厚は、電荷蓄積膜５の膜厚よりも厚く設定される。この後、フォトマスク２０を除去する。
【００６６】
次に、図９Ｄに示すように、シリコン酸化膜を堆積し、異方性エッチングでメモリセルアレイのワード線２及びトランジスタのワード線２１の上部が露出するようにシリコン酸化膜を除去することにより、少なくともメモリセルアレイのワード線２の側部にシリコン酸化膜８を、トランジスタのワード線２１の側部にサイドウォール２２を形成する。ハードマスク１８及び１９は、シリコン酸化膜をエッチングする工程で同時に除去される。
【００６７】
本実施の形態の製造方法も、ワード線の上部にハードマスク１８、１９を形成することを特徴としている。ハードマスク１８、１９を用いることにより、ワード線形成用のフォトマスク１７を除去した後に、メモリセルアレイのワード線２に自己整合された半導体基板３の凹部７を形成することが出来る。通常のメモリセルアレイのワード線２間に凹部７を作成する製造方法では、メモリセルアレイのワード線２、ワード線２間の凹部７、トランジスタのワード線２１と、３工程必要となるシリコン層のエッチングを、この製造方法によれば、メモリセルアレイのワード線２間とトランジスタのワード線２１を同時にエッチングすることにより、２工程に削減できる。メモリセルアレイのワード線２とトランジスタのワード線２１の形成に用いるマスク数も、増加することはない。
【００６８】
実施の形態６の製造方法と同様に、エッチング工程の削減により、工程費用の削減、拡散期間の短縮、工程で発生するパーティクルの現象などの効果が得られ、より簡便に、本発明の構造のメモリセルアレイとトランジスタが同一基板上に形成された不揮発性半導体記憶装置を作製することが出来る。
【００６９】
また本実施の形態の製造方法においては、半導体基板に形成する凹部の深さを、トランジスタのワード線の高さと無関係に設定することが出来る。
【００７０】
【発明の効果】
本発明によれば、実効チャネル幅が狭くなることが回避され、より高速に動作し安定した特性を持つ微細な不揮発性半導体記憶装置を得ることが可能であり、製造も簡便に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における不揮発性半導体記憶装置を構成するメモリセルアレイの一部を示す平面図
【図２】実施の形態１における不揮発性半導体記憶装置の要部を示す断面図
【図３】図２の不揮発性半導体記憶装置を一部変更した態様を示す断面図
【図４】実施の形態２における不揮発性半導体記憶装置の要部を示す断面図
【図５】実施の形態３における不揮発性半導体記憶装置の要部を示す断面図
【図６Ａ】実施の形態４における不揮発性半導体記憶装置の製造方法の工程を示す断面図
【図６Ｂ】同製造方法の工程を示す断面図
【図６Ｃ】同製造方法の工程を示す断面図
【図６Ｄ】同製造方法の工程を示す断面図
【図６Ｅ】同製造方法の工程を示す断面図
【図６Ｆ】同製造方法の工程を示す断面図
【図６Ｇ】同製造方法の工程を示す断面図
【図７Ａ】実施の形態５における不揮発性半導体記憶装置の製造方法の工程を示す断面図
【図７Ｂ】同製造方法の工程を示す断面図
【図７Ｃ】同製造方法の工程を示す断面図
【図８Ａ】実施の形態６における不揮発性半導体記憶装置の製造方法の工程を示す断面図
【図８Ｂ】同製造方法の工程を示す断面図
【図８Ｃ】同製造方法の工程を示す断面図
【図８Ｄ】同製造方法の工程を示す断面図
【図８Ｅ】同製造方法の工程を示す断面図
【図９Ａ】実施の形態７における不揮発性半導体記憶装置の製造方法の工程を示す断面図
【図９Ｂ】同製造方法の工程を示す断面図
【図９Ｃ】同製造方法の工程を示す断面図
【図９Ｄ】同製造方法の工程を示す断面図
【図１０】従来例の不揮発性半導体記憶装置を構成するメモリセルアレイの一部を示す平面図
【図１１】図１０のメモリセルアレイの断面図
【図１２Ａ】図１１の構成を有するメモリセルアレイの製造方法の工程を示す断面図
【図１２Ｂ】同製造方法の工程を示す断面図
【図１２Ｃ】同製造方法の工程を示す断面図
【図１２Ｄ】同製造方法の工程を示す断面図
【図１２Ｅ】同製造方法の工程を示す断面図
【図１２Ｆ】同製造方法の工程を示す断面図
【符号の説明】
１ ビット線
２ ワード線
３ 半導体基板
４ チャネル領域
５ 電荷蓄積膜
６ シリコン酸化膜
７ 凹部
８ シリコン酸化膜
９、１０、１１ シリサイド層
１２ ビット線形成フォトマスク（第１のフォトマスク）
１３ ワード線材料
１４ ワード線形成フォトマスク（第２のフォトマスク）
１５ トランジスタのゲート絶縁膜
１６ ハードマスクとなるシリコン酸化膜
１７ ハードマスク形成フォトマスク
１８ メモリセルアレイのワード線のハードマスク
１９ トランジスタのワード線のハードマスク
２０ フォトマスク（第３のフォトマスク）
２１ トランジスタのワード線
２２ サイドウォール
１０１ ビット線
１０２ ワード線
１０３ 半導体基板
１０４ チャネル領域
１０５ ＯＮＯ膜
１０６ 素子分離拡散層
１０７ シリコン酸化膜
１０８ ビット線形成フォトマスク
１０９ ポリシリコン
１１０ ワード線形成マスク
【発明の属する技術分野】
本発明は、電気的に書き込みと消去が可能な不揮発性半導体記憶装置に関する。特に、ワード線とワード線の間に素子分離部を持つ不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、携帯電話やパーソナルコンピュータなどの普及により、ＤＲＡＭやＳＲＡＭに比べデータ保持のために消費する電力の少ない不揮発性メモリは、その重要性がますます増大している。また、商品開発サイクルの短縮要望の強まりから、プログラム格納用途としても、不揮発性メモリはより使用範囲が広まっている。こうしたモバイル機器のためのチップ縮小やコスト削減のために、より良い性能を持つ不揮発性メモリを、より小さくする技術が求められている。
【０００３】
従来の例として、ＭＯＮＯＳ構造をもつ不揮発性メモリが知られている（例えば特許文献１参照）。この不揮発性メモリ装置は、行列状に配置されたメモリセルアレイから構成されている。このメモリセルアレイは、図１０の平面図に示されるように、ビット線１０１と、ビット線１０１に直交するワード線１０２を有する。図１０の断面Ａ−Ａ及び断面Ｂ−Ｂを、図１１（ａ）、（ｂ）にそれぞれ示す。半導体基板１０３にチャネル領域１０４が形成され、チャネル領域１０４の上には、ＯＮＯ膜１０５が形成されている。ＯＮＯ膜１０５は（酸化物−窒化物−酸化物）構造の膜であり、第１のシリコン酸化膜、シリコン窒化膜、および第２のシリコン酸化膜からなる。ＯＮＯ膜１０５の上にはワード線１０２が形成され、隣り合うワード線１０２間の基板１０３は、不純物注入により形成された素子分離拡散層１０６で素子分離されている。基板１０３にはまた、拡散層からなるビット線１０１が形成され、ビット線１０１の上にはシリコン酸化膜１０７が形成されている。隣り合うビット線１０１間の基板１０３は、素子分離拡散層１０６で素子分離されている。この素子分離拡散層１０６は、メモリセルの微細化に伴い、隣り合うビット線１０１及び隣り合うワード線１０２の間のリークを防ぐために必要なものである。
【０００４】
このメモリセルアレイの製造方法を、図１２Ａから図１２Ｆに示す。各図の（ａ）、（ｂ）は、図１０の断面Ａ−Ａ及び断面Ｂ−Ｂにそれぞれ対応する。
【０００５】
まず図１２Ａに示すように、基板１０３にＯＮＯ膜１０５を形成する。次に図１２Ｂに示すように、ビット線形成フォトマスク１０８を用いて、ビット線を形成する領域上のＯＮＯ膜１０５の上部酸化膜及び窒化膜をエッチングした後、不純物を注入してビット線１０１を形成する。次に図１２Ｃに示すように、ビット線形成フォトマスク１０８を除去した後に、酸化工程によりビット線１０１上にビット線酸化物を熱的に成長させて、シリコン酸化膜１０７を形成する。
【０００６】
次に図１２Ｄに示すように、ワード線材料となるポリシリコン１０９を、ＯＮＯ膜１０５及びシリコン酸化膜１０７上に堆積させる。次に図１２Ｅに示すように、ワード線形成マスク１１０を用いて、ポリシリコン１０９をエッチングしてワード線１０２を形成する。さらにワード線形成マスク１１０をマスクとして、ワード線１０２の間のＯＮＯ膜１０５の少なくとも上部酸化膜と窒化膜をエッチングする。次に図１２Ｆに示すように、ワード線形成マスク１１０をマスクとして、隣り合うワード線１０２及び隣り合うビット線１０１の間に不純物を注入して素子分離拡散層１０６を形成し、ワード線形成マスク１１０を除去する。
【０００７】
この従来の製造方法では、ポリシリコン１０９を堆積した後、更に、ポリシリコン層の上に低効率を低減させるポリシリサイド層を形成した後に、ワード線形成のエッチングを行うこともある。また、この従来の製造方法では、メモリセル動作などに用いるトランジスタを同一基板上に形成する場合、図１２Ａに示すＯＮＯ膜１０５を形成する工程の前に、一般的なトランジスタの製造方法で用いるウェル形成工程、フィールド酸化膜形成工程、およびメモリセル形成領域上の酸化膜をウエットエッチングで除去する工程を行い、図１２Ｄに示すポリシリコン１０９を堆積する工程の前に、トランジスタ形成領域上のＯＮＯ膜１０５をマスクを用いてエッチングする工程を行う。また、ワード線形成マスク１１０はトランジスタのワード線も同時に形成するマスクとなっており、さらに図１２Ｆに示す素子分離拡散層１０６を形成した後に、側壁酸化工程、ＬＤＤ形成工程などの一般的なトランジスタ形成工程を行う。
【０００８】
【特許文献１】
特開２００１−７７２２００号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の技術には以下に述べる課題があった。第１の課題として、従来の技術発明では隣り合うワード線の間及び隣り合うビット線の間の素子分離を不純物注入を用いて行っているため、不純物の拡散により実効チャネルの幅がワード線の幅より小さくなってしまうという問題点があった。実効チャネル幅が狭くなることにより、不揮発性半導体記憶装置の読出し電流は少なくなり、メモリセルの動作速度は低くなる。また、不純物拡散のばらつきにより実効チャネル幅がばらつき、メモリセル特性がばらつく要因ともなる。
【００１０】
第２の課題として、メモリセル動作などに用いるトランジスタを同一基板上に形成する場合には、メモリセル形成工程の後にトランジスタのソース及びドレイン領域を形成し、ソース及びドレイン領域のシリサイド化を行っている。すなわちワード線をポリシリサイド化する工程と、トランジスタのソース及びドレイン領域をシリサイド化する工程の、２回のシリサイド化工程を行っており、工程数も多く金属汚染の危険性も高いという問題点もあった。より簡便な既知の技術として、トランジスタのソース及びドレイン形成後にワード線とソース及びドレインを同時にシリサイド化する方法があるが、従来の製造方法においては、メモリセルの隣り合うワード線間及び隣り合うビット線間の基板もシリサイド化され、メモリセル同士が短絡してしまうため適用が難しかった。
【００１１】
第３の課題として、メモリセルのビット線上にはシリコン酸化物があるため、シリサイド化が出来なかった。このため、ビット線コンタクトが高抵抗になり読出し電流は少なくなり、またビット線容量が大きくなるためメモリセルの動作速度は低くなる。
【００１２】
本発明は、以上の課題を解決し、実効チャネル幅が狭くなることを回避し、より高速動作が可能な、微細な不揮発性半導体記憶装置とその製造方法を提供するものである。
【００１３】
【課題を解決するための手段】
本発明の第１形態の不揮発性半導体記憶装置においては、半導体基板上に複数のメモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの列に対応して設けられた複数のビット線と、前記メモリセルアレイの行に対応して設けられた複数のワード線と、前記各ビット線間のチャネル領域とを備える。前記ビット線は前記半導体基板表面に形成された第１導電型の拡散層により構成され、前記ビット線上方にシリコン酸化膜を有し、少なくとも前記チャネル領域の上方に電荷蓄積膜を有し、前記ワード線は、前記ビット線に直交して前記電荷蓄積膜と前記シリコン酸化膜の上方に形成される。前記ワード線間であって、かつ前記ビット線上方にある前記シリコン酸化膜の間の前記半導体基板に凹部を有する。
【００１４】
この構成によれば、隣り合うワード線間の基板の凹部により素子分離が行われることにより、ワード線の幅に等しい実効チャネル幅を有する。それにより、従来例に比べて実効チャネル幅が広くなり、またメモリセル特性のばらつきが少なくなるため、より高速な動作を実現できる。
【００１５】
本発明の第２形態の不揮発性半導体記憶装置においては、半導体基板上に複数のメモリセルが行列状に配置されたメモリセルアレイと、同一半導体基板上に形成されたトランジスタと、前記メモリセルアレイの列に対応して設けられた複数のビット線と、前記メモリセルアレイの行に対応して設けられた複数のワード線と、前記各ビット線間のチャネル領域とを備える。前記ビット線は前記半導体基板表面に形成された第１導電型の拡散層により構成され、前記ビット線上方にシリコン酸化膜を有し、少なくとも前記チャネル領域の上方に電荷蓄積膜を有し、前記ワード線は、前記ビット線に直交して前記電荷蓄積膜と前記シリコン酸化膜の上方に形成され、前記トランジスタは、その少なくとも側面には注入スペーサーとなるサイドウォールを有する。前記ワード線間であって、かつ前記ビット線上方にあるシリコン酸化膜の間の前記半導体基板に凹部を有し、前記凹部にはシリコン酸化物が充填され、前記各ビット線間を素子分離する機能を有する。前記凹部に充填されたシリコン酸化物は、前記トランジスタのサイドウォールと同一の材料である。
【００１６】
この構成によれば、メモリセル動作などに用いるトランジスタを同一基板上に持ち、また隣り合うワード線とワード線の間の基板にトランジスタのサイドウォールと同一の材料で覆われた凹部を有しているので、ワード線の幅に等しい実効チャネル幅を有する。それにより、簡便な構造で、メモリセル特性のばらつきが少なくなり、より高速な動作を実現できる。
【００１７】
本発明の第３形態の不揮発性半導体記憶装置は、上記のいずれかの構成において、前記ビット線における前記ワード線の下方にある部分以外の少なくとも一部と前記ワード線の少なくとも一部がシリサイド化されており、前記各ワード線間であって、かつ前記各ビット線間の前記半導体基板がシリサイド化されていない構成を有する。
【００１８】
この構成によれば、低抵抗なワード線とビット線コンタクトを有することにより、読出し電流がより多く、またビット線容量がより少なくなり、より高速な動作を実現できる。
【００１９】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の少なくとも上方にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の少なくとも上方に第２のシリコン酸化膜を形成する工程と、第１のフォトマスクにより前記半導体基板上の特定領域の少なくとも前記第２のシリコン酸化膜及び前記シリコン窒化膜を除去する工程と、前記特定領域の前記半導体基板上に拡散層からなるビット線を形成する工程と、少なくとも前記ビット線上に第３のシリコン酸化膜を形成する工程と、ワード線材料を堆積し第２のフォトマスクにより前記ワード線材料をエッチングして少なくとも前記ビット線間のチャネル領域上にワード線を形成する工程と、その後、前記第２のフォトマスクをマスクとして前記ワード線間の前記第２のシリコン酸化膜をエッチングする工程と、前記第２のフォトマスクと前記第３のシリコン酸化膜をマスクとして、前記ワード線の間の少なくとも前記シリコン窒化膜、前記第１のシリコン酸化膜、および前記半導体基板をエッチングする工程と、前記第２のフォトマスクを除去する工程と、第４のシリコン酸化膜を堆積する工程とを有する。
【００２０】
この製造方法により、上記第１形態の不揮発性半導体記憶装置を簡便に製造することができる。
【００２１】
上記の方法において、前記ビット線における前記ワード線の下方にある部分以外の上部にある前記第３のシリコン酸化膜及び前記第４のシリコン酸化膜の少なくとも一部と、前記ワード線の上部にある前記第４のシリコン酸化膜を除去する工程と、前記ビット線の少なくとも一部と前記ワード線の少なくとも一部をシリサイド化する工程とを有する構成とすることができる。
【００２２】
この製造方法により、上記第３形態の不揮発性半導体記憶装置を簡便に製造することができる。
【００２３】
本発明の不揮発性半導体記憶装置の製造方法の他の形態は、同一半導体基板上にメモリセルアレイとトランジスタを形成する方法であって、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の少なくとも上方にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の少なくとも上方に第２のシリコン酸化膜を形成する工程と、第１のフォトマスクにより前記半導体基板上の特定領域の少なくとも前記第２のシリコン酸化膜及び前記シリコン窒化膜を除去する工程と、前記特定領域の前記半導体基板上に拡散層からなるビット線を形成する工程と、少なくとも前記ビット線上に第３のシリコン酸化膜を形成する工程と、少なくとも前記トランジスタを含む領域の前記第２のシリコン酸化膜、前記シリコン窒化膜及び前記第１のシリコン酸化膜を除去する工程と、ワード線材料を堆積する工程と、少なくとも前記ワード線材料の上方に前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚の和より厚いハードマスクとなるシリコン酸化膜を形成する工程と、第２のフォトマスクにより前記ハードマスクとなるシリコン酸化膜の特定領域をエッチングして前記メモリセルアレイ及び前記トランジスタのワード線を形成するための前記ハードマスクを形成する工程と、その後、前記ハードマスクを用いて前記ワード線材料をエッチングして前記ワード線を形成する工程と、第３のフォトマスクにより少なくとも前記トランジスタを含む領域を覆う工程と、前記第３のフォトマスク及び前記ハードマスクをマスクとして前記メモリセルアレイのワード線の間の少なくとも前記第２のシリコン酸化膜をエッチングする工程と、前記第３のフォトマスク、前記ハードマスク及び前記第３のシリコン酸化膜をマスクとして、前記メモリセルアレイのワード線の間の少なくとも前記シリコン窒化膜、前記第１のシリコン酸化膜及び前記半導体基板をエッチングする工程と、前記第３のフォトマスクを除去する工程と、第４のシリコン酸化膜を堆積する工程とを有する。
【００２４】
この製造方法により、上記第２形態の不揮発性半導体記憶装置を簡便に製造することができる。
【００２５】
本発明の不揮発性半導体記憶装置の製造方法の更に他の形態は、同一半導体基板上にメモリセルアレイとトランジスタを形成する他の方法であって、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の少なくとも上方にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の少なくとも上方に第２のシリコン酸化膜を形成する工程と、第１のフォトマスクにより前記半導体基板上の特定領域の少なくとも前記第２のシリコン酸化膜及び前記シリコン窒化膜を除去する工程と、前記特定領域の半導体基板上に拡散層からなるビット線を形成する工程と、少なくとも前記ビット線上に第３のシリコン酸化膜を形成する工程と、少なくとも前記トランジスタを含む領域の前記第２のシリコン酸化膜、前記シリコン窒化膜及び前記第１のシリコン酸化膜を除去する工程と、ワード線材料を堆積する工程と、少なくとも前記ワード線材料の上方に前記第１のシリコン酸化膜膜厚と前記第２のシリコン酸化膜膜厚の和より厚いハードマスクとなるシリコン酸化膜を形成する工程と、第２のフォトマスクにより前記ハードマスクとなるシリコン酸化膜の特定領域をエッチングして前記メモリセルアレイ及び前記トランジスタのワード線を形成するためのハードマスクを形成する工程と、その後、第３のフォトマスクにより少なくとも前記トランジスタを含む領域を覆う工程と、前記メモリセルアレイのワード線を形成する工程と、第３のフォトマスク及び前記ハードマスクをマスクとして少なくとも前記メモリセルアレイのワード線の間の前記第２のシリコン酸化膜をエッチングする工程と、前記第３のフォトマスク及び前記ハードマスク及び前記第３のシリコン酸化膜をマスクとして少なくとも前記メモリセルアレイのワード線の間の前記シリコン窒化膜及び前記第１のシリコン酸化膜をエッチングする工程と、前記第３のフォトマスクを除去する工程と、前記ハードマスクをマスクとして少なくとも前記メモリセルアレイのワード線の間の前記半導体基板をエッチングすると同時に前記トランジスタのワード線を形成する工程と、前記メモリセルアレイの素子分離部となるシリコン酸化膜を堆積する工程とを有する。
【００２６】
この製造方法によっても、上記第２形態の不揮発性半導体記憶装置を簡便に製造することができる。
【００２７】
【発明の実施の形態】
本発明の各実施の形態における不揮発性半導体記憶装置は、図１に示すように半導体基板上に行列状に配置された平面構造を有するメモリセルアレイを含む。メモリセルアレイの列に対応してビット線１を備え、メモリセルアレイの行に対応してワード線２を備えている。以下の各実施の形態を説明するために用いる図において、図（ａ）は図１のＡ−Ａ断面に対応し、図（ｂ）は図１のＢ−Ｂ断面図に対応する。図（ｃ）は、各実施の形態のメモリセルアレイと同一基板上に形成されたトランジスタのワード線に直交する断面に対応する。
【００２８】
（実施の形態１）
図２は、実施の形態１における不揮発性半導体記憶装置を構成するメモリセルアレイの要部を示す断面図である。図２（ａ）に示すように、半導体基板３にはチャネル領域４が形成され、チャネル領域４の上には、電荷蓄積膜５が形成されている。図２（ｂ）に示すように、基板３にはまたビット線１が形成され、ビット線１の上にはシリコン酸化膜６が形成されている。電荷蓄積膜５とビット線１上のシリコン酸化膜６の上方にワード線２が形成されている。
【００２９】
本実施の形態の特徴として、ワード線２間で、かつビット線１上にあるシリコン酸化膜６の間の領域における基板３に、凹部７が形成されている。凹部７には、例えばシリコン酸化膜８が充填されており、ワード線２間及びビット線１間の素子分離部として機能する。
【００３０】
ビット線１は半導体基板３表面に形成された拡散層であり、典型的には１×１０１５〜１×１０１６／ｃｍ−２、および２０〜８０ｋｅＶの条件での砒素注入により形成される。ビット線１の上部のシリコン酸化膜６は１００ｎｍ程度の膜厚を有しており、これはしばしば酸化によって形成される。電荷蓄積膜５としては、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜を何回か積層した膜であるＯＮＯ膜や、ＯＮＯＮＯ膜、あるいは基板３側から順にシリコン酸化膜、シリコン窒化膜の順に積層したＯＮ膜などが用いられる。例えばＯＮＯ膜の膜厚は２０ｎｍ程度である。ワード線２の材料としては主にポリシリコンが用いられ、ポリシリコンの表面の一部はポリシリサイド化されていることもある。
【００３１】
本実施の形態において更に、半導体基板３に形成した凹部７の下部に、ホウ素などを用いて、半導体基板３と同じ導電型でありその濃度が半導体基板３の不純物濃度より高い注入領域を作成することにより、メモリセルの実効チャネル幅を狭くすることなく、ワード線２間及びビット線１間の素子分離部としての機能を高めることが出来る。これは、以下に記す他の実施の形態に適用した場合でも同様である。
【００３２】
また、半導体基板３に形成した凹部７の側部にホウ素などを用いて、半導体基板３と同じ導電型でありその濃度が半導体基板３の不純物濃度より高い注入領域を作成することにより、凹部７に充填されたシリコン酸化膜８への不純物の拡散による閾値電圧の変動を抑えることが出来る。これは、以下に記す他の実施の形態に適用した場合でも同様である。
【００３３】
また、半導体基板３に形成した凹部７の底部がビット線１上のシリコン酸化膜６の底部よりも下方に位置することにより、チャネル領域４の深さが一般にはシリコン酸化膜６より深くならないため、ワード線２間の素子分離をより確実に行うことができる。さらに、半導体基板３に形成した凹部７の底部がビット線１の底部よりも下に位置することにより、ワード線２下部以外でのビット線１間の素子分離をより確実に行うことができる。これは、以下に記す他の実施の形態に適用した場合でも同様である。
【００３４】
また本実施の形態において、半導体基板３に形成した凹部７の底部がビット１線上のシリコン酸化膜６の底部よりも上方にあることにより、ビット線１の拡散領域が広くなり、ビット線１の抵抗が低下し、より高速動作の可能な不揮発性半導体記憶装置を実現できる。
【００３５】
また本実施の形態において、図３に示すように、ワード線２間の基板３をシリサイド化することなくワード線２の一部をシリサイド化して、シリサイド層９を形成した構造とすることができる。なお、図３では、ワード線２の上面のみをシリサイド化した構造を例示したが、シリコン酸化膜８をオーバーエッチした後にシリサイド化を行うことにより、ワード線２の上面だけでなく側面の一部にも及ぶようにシリサイド層９が形成された構造としても良い。あるいは、ワード線２の上面にハードマスク（例えば後述の図８Ｄおよびその説明を参照）を形成し、シリコン酸化膜８をオーバーエッチしてシリサイド化を行った後、ハードマスクを除去することにより、ワード線２の側面の一部のみにシリサイド層９が形成された構造としても良い。このように、ワード線２の少なくとも一部をシリサイド化することにより、ワード線２の抵抗を低減し、より高速動作が可能な不揮発性半導体記憶装置を実現できる。これは、以下に記す実施の形態２に適用した場合でも同様である。
【００３６】
（実施の形態２）
図４は、実施の形態２における不揮発性半導体記憶装置を構成するメモリセルアレイの要部を示す断面図である。本実施の形態では、実施の形態１における図３に示したメモリセルアレイと同一の基板上にトランジスタが形成された構成を有する。（ａ）がメモリセルアレイ、（ｃ）がトランジスタの部分を示す。メモリセルアレイに形成され素子分離用のシリコン酸化膜８と同じ材料により、トランジスタのワード線２１のサイドウォール２２が形成されている。１５はトランジスタのゲート絶縁膜である。ワード線２、２１の一部をシリサイド化して、シリサイド層９、１０が形成されている。
【００３７】
メモリセルアレイのワード線２の間隔がトランジスタのサイドウォール２２の幅の２倍より小さい構成とすることにより、容易に半導体基板の凹部７を埋め込み、素子分離部を形成できる。これは以下に記す実施の形態３に適用した場合でも同様である。
【００３８】
（実施の形態３）
図５は、実施の形態３における不揮発性半導体記憶装置の要部を示す断面図である。本実施の形態では、実施の形態１もしくは２の構成を有する不揮発性半導体記憶装置において、ワード線２間の基板３をシリサイド化することなく、ワード線２の一部、及びビット線１の一部をシリサイド化して、シリサイド層９、１１が形成されている。それにより、ワード線２の抵抗とビット線１のコンタクトの抵抗を低減し、より高速動作が可能な不揮発性半導体記憶装置を実現できる。
【００３９】
また本実施の形態において、ビット線１間及びワード線２間の素子分離部として機能する半導体基板３の凹部７の底部が、ビット線１の上面部よりも下方にあることにより、より形成の容易な不揮発性半導体記憶装置を実現できる。
【００４０】
（実施の形態４）
実施の形態４における不揮発性半導体記憶装置の製造方法は、図２および３に示した実施の形態１の構成を有する不揮発性半導体記憶装置を製造する方法である。図６Ａ〜図６Ｆにこの製造方法の各工程を示す。
【００４１】
まず、図６Ａに示すように、半導体基板３上に電荷蓄積膜５を形成する。この電荷蓄積膜５としては、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜を何回か積層した膜であるＯＮＯ膜やＯＮＯＮＯ膜、あるいは基板３側から順にシリコン酸化膜、シリコン窒化膜の順に積層したＯＮ膜などが用いられる。電荷蓄積膜５形成の前、後もしくは形成工程の途中で、メモリセルの閾値を制御するための不純物注入を行うこともできる。
【００４２】
次に、図６Ｂに示すように、ビット線形成フォトマスク１２を用いて、電荷蓄積膜５の一部を選択的にエッチングした後、不純物注入により拡散層からなるビット線１を形成する。ビット線１は典型的には、１×１０１５〜１×１０１６／ｃｍ−２、および２０〜８０ｋｅＶの条件での砒素注入により形成される。この後ビット線形成フォトマスク１２を除去する。
【００４３】
次に、図６Ｃに示すように、熱酸化により少なくともビット線１上にシリコン酸化膜６を形成する。電荷蓄積膜５の存在する部分は酸化速度が遅く、ビット線１の基板３表面には増速酸化により厚い酸化膜が形成される。シリコン酸化膜６は例えば１００ｎｍの厚みに形成する。シリコン酸化膜６の厚みは、電荷蓄積膜５における各シリコン酸化膜の膜厚を合計した厚みの和より大きくなるように形成される。この工程により、以降の図６Ｅの工程において、シリコン酸化膜６をマスクとして、電荷蓄積膜５および半導体基板３を選択的にエッチングできる。
【００４４】
次に、図６Ｄに示すように、ワード線材料１３を堆積する。ワード線材料１３として典型的には、ポリシリコン、不純物を混入したポリシリコン、あるいはポリシリサイドを用いる。ワード線材料１３の膜厚は、例えば２００ｎｍとする。
【００４５】
次に、図６Ｅに示すように、ワード線形成フォトマスク１４を用いて、ワード線材料１３及び電荷蓄積膜５の一部を選択的にエッチングして、ワード線２を形成する。この後、ワード線形成フォトマスク１４及びビット線１上のシリコン酸化膜６をマスクとして、電荷蓄積膜５と半導体基板３を選択的にエッチングし、凹部７を形成する。この後、ワード線形成フォトマスク１４を除去する。
【００４６】
次に、図６Ｆに示すように、例えばシリコン酸化膜８を堆積して半導体基板３に形成した凹部７に充填すれば、実施の形態１の構成を有する不揮発性半導体記憶装置が完成する。
【００４７】
図６Ｆに示す工程の後に、図６Ｇに示すように、シリコン酸化膜８を選択的にエッチングしてワード線２の少なくとも上部を露出させ、ワード線２の少なくとも上部をシリサイド化してシリサイド層９を形成する工程を行うことも可能である。
【００４８】
本実施の形態の製造方法においては、メモリセルアレイのワード線材料１３及び基板３をエッチングする工程において、同一の基板上に形成するトランジスタの形成領域をフォトマスクで覆い、図６Ｇに示すシリサイド化工程の前に、トランジスタ形成工程を行うことにより、メモリセルアレイとトランジスタを同一基板上に形成することが可能である。
【００４９】
（実施の形態５）
実施の形態５における不揮発性半導体記憶装置の製造方法は、図５に示した実施の形態３の構成を有する不揮発性半導体記憶装置を製造する方法である。まず、図６Ａから図６Ｆに示した実施の形態４の製造方法と同様の工程を行った後、図７Ａ〜図７Ｃに示す工程を行う。
【００５０】
図６Ｆの工程の後、図７Ａに示すように、シリコン酸化膜６及び８を選択的に異方性エッチングする。このとき、ワード線２及びビット線１は、シリコン材料であるためエッチングされず、半導体基板３の凹部７には十分に厚いシリコン酸化膜８が堆積しているため、凹部７にはシリコン酸化膜８が残る。
【００５１】
次に図７Ｂに示すように、少なくともワード線２の上部と少なくともビット線１の上部をシリサイド化してシリサイド層９、１１を形成する。
【００５２】
図７Ａに示す工程の後に、シリコン酸化膜を堆積し、異方性エッチングでワード線２上部及びビット線１が露出するようにシリコン酸化膜を除去することにより、図７Ｃに示すように、少なくともワード線２の側部にシリコン酸化膜８を形成することが可能である。この工程により、図７Ｂにおいて半導体基板１３の凹部７の側部がシリサイド化され、ワード線２と半導体基板３が短絡する危険が生ずるのを防ぐことが出来る。
【００５３】
（実施の形態６）
実施の形態６における不揮発性半導体記憶装置の製造方法は、図４に示した実施の形態２の構成を有する不揮発性半導体記憶装置を製造する方法の第１の例である。まず、図６Ａから図６Ｃに示した実施の形態４の製造方法と同様の工程を行った後、図８Ａ〜図８Ｅに示す工程を行う。但し、図８Ａ〜図８Ｅにおける図（ｃ）は、トランジスタ形成領域の断面を示す。
【００５４】
図６Ｃの工程の次に、図８Ａ（ｃ）に示すように、フォトマスクを用いてトランジスタ形成領域の電荷蓄積膜５を選択的にエッチングし、フォトマスクを除去し、トランジスタのゲート絶縁膜１５を形成する。次に図８Ａ（ａ）、（ｃ）に示すように、ワード線材料１３を堆積する。電荷蓄積膜５を除去する前に、トランジスタの閾値制御を行う不純物注入を行うことも出来る。この後、ワード線のハードマスクとなるシリコン酸化膜１６を堆積する。
【００５５】
次に、図８Ｂに示すように、ハードマスク形成フォトマスク１７を用いてシリコン酸化膜１６を選択的にエッチングして、メモリセルアレイのワード線のハードマスク１８及びトランジスタのワード線のハードマスク１９を形成する。この後フォトマスク１７を除去する。
【００５６】
次に、図８Ｃに示すように、少なくともメモリセルアレイの領域を開口したフォトマスク２０及びメモリセルアレイのワード線のハードマスク１８をマスクとして、ワード線材料１３及び電荷蓄積膜５の一部を選択的にエッチングしてワード線２を形成する。その後、フォトマスク２０、ハードマスク１８、及びビット線上のシリコン酸化膜をマスクとして電荷蓄積膜５をエッチングする。この後、フォトマスク２０を除去する。通常、メモリセルアレイのワード線のハードマスク１８の膜厚は、電荷蓄積膜５の膜厚よりも厚い。
【００５７】
次に、図８Ｄに示すように、ハードマスク１８及び１９、及びビット線上のシリコン酸化膜をマスクとして、メモリセルアレイのワード線２の間の基板３と、トランジスタのワード線材料を同時にエッチングし、メモリセルアレイのワード線２間の凹部７と、トランジスタのワード線２１を形成する。メモリセルアレイのワード線２間の凹部７の深さは、トランジスタのワード線２１の高さと同程度かより深く設定される。
【００５８】
次に、図８Ｅに示すように、シリコン酸化膜を堆積し、異方性エッチングでメモリセルアレイのワード線２上部及びトランジスタのワード線２１が露出するようにシリコン酸化膜を除去することにより、少なくともメモリセルアレイのワード線２の側部にシリコン酸化膜８を、トランジスタのワード線２１の側部にサイドウォール２２を形成する。ハードマスク１８及び１９は、シリコン酸化膜をエッチングする工程で同時に除去される。
【００５９】
本実施の形態の製造方法は、ワード線の上部にワード線形成ハードマスク１８、１９を作成することを特徴としている。ハードマスク１８、１９を用いることにより、ワード線形成フォトマスク１７を除去した後に、トランジスタのワード線２１を形成することが可能となる。
【００６０】
通常のメモリセルアレイのワード線間に凹部を作成する製造方法では、メモリセルアレイのワード線２、ワード線間の凹部７、トランジスタのワード線２１と、３工程必要となるシリコン層のエッチング工程を、本実施の形態の製造方法によれば、メモリセルアレイのワード線間の凹部７とトランジスタのワード線２１を同時にエッチングすることにより、２工程に削減できる。メモリセルアレイのワード線２とトランジスタのワード線２１の形成に用いるマスク数も、増加することはない。
【００６１】
エッチング工程の削減により、工程費用の削減、拡散期間の短縮、工程で発生するパーティクルの現象などの効果が得られ、より簡便に、本発明の構造のメモリセルアレイとトランジスタが同一基板上に形成された不揮発性半導体記憶装置を作製することが出来る。
【００６２】
（実施の形態７）
実施の形態７における不揮発性半導体記憶装置の製造方法は、図４に示した実施の形態２の構成を有する不揮発性半導体記憶装置を製造する方法の第２の例である。まず、上述した実施の形態６の製造方法と同様に、図６Ａから図６Ｃに示した実施の形態４の製造方法と同様の工程を行った後、図９Ａ〜図９Ｄに示す工程を行う。但し、図９Ａ〜図９Ｄにおける図（ｃ）は、トランジスタ形成領域の断面を示す。
【００６３】
図６Ｃの工程の後、フォトマスクを用いてトランジスタ形成領域の電荷蓄積膜５を選択的にエッチングし、フォトマスクを除去する。図９Ａに示すように、トランジスタのゲート絶縁膜１５を形成し、ワード線材料１３を堆積した後、ワード線のハードマスクとなるシリコン酸化膜１６を堆積する。
【００６４】
次に、図９Ｂに示すように、ハードマスク形成用のフォトマスク１７を用いてシリコン酸化膜１６及びワード線材料１３を選択的にエッチングして、メモリセルアレイのワード線２とワード線のハードマスク１８、およびトランジスタのワード線２１とワード線のハードマスク１９を形成する。この後フォトマスク１７を除去する。ここで、ハードマスク形成用のフォトマスク１７を用いて、メモリセルアレイのワード線のハードマスク１８とトランジスタのワード線のハードマスク１９を形成した後、フォトマスク１７を除去し、ワード線材料１３を選択的にエッチングして、メモリセルアレイのワード線２とトランジスタのワード線２１を形成することも可能である。
【００６５】
次に、図９Ｃに示すように、少なくともメモリセルアレイ領域を開口したフォトマスク２０及びメモリセルアレイのワード線のハードマスク１８をマスクとして、ワード線材料１３及び電荷蓄積膜５の一部をエッチングした後、フォトマスク２０、メモリセルアレイのワード線のハードマスク１８、及びビット線上のシリコン酸化膜をマスクとして、ワード線２の間の電荷蓄積膜５及び半導体基板３を選択的にエッチングし、ワード線２間に凹部を形成する。通常、メモリセルアレイのワード線のハードマスク１８の膜厚は、電荷蓄積膜５の膜厚よりも厚く設定される。この後、フォトマスク２０を除去する。
【００６６】
次に、図９Ｄに示すように、シリコン酸化膜を堆積し、異方性エッチングでメモリセルアレイのワード線２及びトランジスタのワード線２１の上部が露出するようにシリコン酸化膜を除去することにより、少なくともメモリセルアレイのワード線２の側部にシリコン酸化膜８を、トランジスタのワード線２１の側部にサイドウォール２２を形成する。ハードマスク１８及び１９は、シリコン酸化膜をエッチングする工程で同時に除去される。
【００６７】
本実施の形態の製造方法も、ワード線の上部にハードマスク１８、１９を形成することを特徴としている。ハードマスク１８、１９を用いることにより、ワード線形成用のフォトマスク１７を除去した後に、メモリセルアレイのワード線２に自己整合された半導体基板３の凹部７を形成することが出来る。通常のメモリセルアレイのワード線２間に凹部７を作成する製造方法では、メモリセルアレイのワード線２、ワード線２間の凹部７、トランジスタのワード線２１と、３工程必要となるシリコン層のエッチングを、この製造方法によれば、メモリセルアレイのワード線２間とトランジスタのワード線２１を同時にエッチングすることにより、２工程に削減できる。メモリセルアレイのワード線２とトランジスタのワード線２１の形成に用いるマスク数も、増加することはない。
【００６８】
実施の形態６の製造方法と同様に、エッチング工程の削減により、工程費用の削減、拡散期間の短縮、工程で発生するパーティクルの現象などの効果が得られ、より簡便に、本発明の構造のメモリセルアレイとトランジスタが同一基板上に形成された不揮発性半導体記憶装置を作製することが出来る。
【００６９】
また本実施の形態の製造方法においては、半導体基板に形成する凹部の深さを、トランジスタのワード線の高さと無関係に設定することが出来る。
【００７０】
【発明の効果】
本発明によれば、実効チャネル幅が狭くなることが回避され、より高速に動作し安定した特性を持つ微細な不揮発性半導体記憶装置を得ることが可能であり、製造も簡便に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における不揮発性半導体記憶装置を構成するメモリセルアレイの一部を示す平面図
【図２】実施の形態１における不揮発性半導体記憶装置の要部を示す断面図
【図３】図２の不揮発性半導体記憶装置を一部変更した態様を示す断面図
【図４】実施の形態２における不揮発性半導体記憶装置の要部を示す断面図
【図５】実施の形態３における不揮発性半導体記憶装置の要部を示す断面図
【図６Ａ】実施の形態４における不揮発性半導体記憶装置の製造方法の工程を示す断面図
【図６Ｂ】同製造方法の工程を示す断面図
【図６Ｃ】同製造方法の工程を示す断面図
【図６Ｄ】同製造方法の工程を示す断面図
【図６Ｅ】同製造方法の工程を示す断面図
【図６Ｆ】同製造方法の工程を示す断面図
【図６Ｇ】同製造方法の工程を示す断面図
【図７Ａ】実施の形態５における不揮発性半導体記憶装置の製造方法の工程を示す断面図
【図７Ｂ】同製造方法の工程を示す断面図
【図７Ｃ】同製造方法の工程を示す断面図
【図８Ａ】実施の形態６における不揮発性半導体記憶装置の製造方法の工程を示す断面図
【図８Ｂ】同製造方法の工程を示す断面図
【図８Ｃ】同製造方法の工程を示す断面図
【図８Ｄ】同製造方法の工程を示す断面図
【図８Ｅ】同製造方法の工程を示す断面図
【図９Ａ】実施の形態７における不揮発性半導体記憶装置の製造方法の工程を示す断面図
【図９Ｂ】同製造方法の工程を示す断面図
【図９Ｃ】同製造方法の工程を示す断面図
【図９Ｄ】同製造方法の工程を示す断面図
【図１０】従来例の不揮発性半導体記憶装置を構成するメモリセルアレイの一部を示す平面図
【図１１】図１０のメモリセルアレイの断面図
【図１２Ａ】図１１の構成を有するメモリセルアレイの製造方法の工程を示す断面図
【図１２Ｂ】同製造方法の工程を示す断面図
【図１２Ｃ】同製造方法の工程を示す断面図
【図１２Ｄ】同製造方法の工程を示す断面図
【図１２Ｅ】同製造方法の工程を示す断面図
【図１２Ｆ】同製造方法の工程を示す断面図
【符号の説明】
１ ビット線
２ ワード線
３ 半導体基板
４ チャネル領域
５ 電荷蓄積膜
６ シリコン酸化膜
７ 凹部
８ シリコン酸化膜
９、１０、１１ シリサイド層
１２ ビット線形成フォトマスク（第１のフォトマスク）
１３ ワード線材料
１４ ワード線形成フォトマスク（第２のフォトマスク）
１５ トランジスタのゲート絶縁膜
１６ ハードマスクとなるシリコン酸化膜
１７ ハードマスク形成フォトマスク
１８ メモリセルアレイのワード線のハードマスク
１９ トランジスタのワード線のハードマスク
２０ フォトマスク（第３のフォトマスク）
２１ トランジスタのワード線
２２ サイドウォール
１０１ ビット線
１０２ ワード線
１０３ 半導体基板
１０４ チャネル領域
１０５ ＯＮＯ膜
１０６ 素子分離拡散層
１０７ シリコン酸化膜
１０８ ビット線形成フォトマスク
１０９ ポリシリコン
１１０ ワード線形成マスク
Claims (26)
- 半導体基板上に複数のメモリセルが行列状に配置されたメモリセルアレイと、前記メモリセルアレイの列に対応して設けられた複数のビット線と、前記メモリセルアレイの行に対応して設けられた複数のワード線と、前記各ビット線間のチャネル領域とを備え、
前記ビット線は前記半導体基板表面に形成された第１導電型の拡散層により構成され、前記ビット線上方にシリコン酸化膜を有し、少なくとも前記チャネル領域の上方に電荷蓄積膜を有し、前記ワード線は、前記ビット線に直交して前記電荷蓄積膜と前記シリコン酸化膜の上方に形成された不揮発性半導体記憶装置において、
前記ワード線間であって、かつ前記ビット線上方にある前記シリコン酸化膜の間の前記半導体基板に凹部を有することを特徴とする不揮発性半導体記憶装置。 - 前記凹部にはシリコン酸化物が充填され、前記各ビット線間を素子分離する機能を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記凹部の下部に、不純物が前記半導体基板と同じ導電型であり、その濃度が半導体基板の不純物濃度より高い注入領域を有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記凹部の側部に、不純物が前記半導体基板と同じ導電型であり、その濃度が前記半導体基板の不純物濃度より高い注入領域を有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 素子分離部として機能する前記凹部の底部が、前記ビット線上方のシリコン酸化膜の底部よりも下方にあることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記凹部の下部に前記ビット線を構成する前記拡散層の一部が位置し、前記凹部の底部が前記ビット線上方のシリコン酸化膜の底部よりも上方に位置することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
- 前記ワード線の少なくとも一部がシリサイド化されており、前記各ワード線間であって、かつ前記ビット線上方にあるシリコン酸化膜の間の前記半導体基板がシリサイド化されていないことを特徴とする請求項１から６のいずれか１項に記載の不揮発性半導体記憶装置。
- 半導体基板上に複数のメモリセルが行列状に配置されたメモリセルアレイと、同一半導体基板上に形成されたトランジスタと、前記メモリセルアレイの列に対応して設けられた複数のビット線と、前記メモリセルアレイの行に対応して設けられた複数のワード線と、前記各ビット線間のチャネル領域とを備え、
前記ビット線は前記半導体基板表面に形成された第１導電型の拡散層により構成され、前記ビット線上方にシリコン酸化膜を有し、少なくとも前記チャネル領域の上方に電荷蓄積膜を有し、前記ワード線は、前記ビット線に直交して前記電荷蓄積膜と前記シリコン酸化膜の上方に形成され、前記トランジスタは、その少なくとも側面には注入スペーサーとなるサイドウォールを有する不揮発性半導体記憶装置において、
前記ワード線間であって、かつ前記ビット線上方にあるシリコン酸化膜の間の前記半導体基板に凹部を有し、前記凹部にはシリコン酸化物が充填され、前記各ビット線間を素子分離する機能を有し、
前記凹部に充填されたシリコン酸化物は、前記トランジスタのサイドウォールと同一の材料であることを特徴とする不揮発性半導体記憶装置。 - 前記各ワード線の間隔が前記トランジスタのサイドウォール幅の２倍以下であることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
- 前記ビット線における前記ワード線の下方にある部分以外の少なくとも一部と前記ワード線の少なくとも一部がシリサイド化されており、前記各ワード線間であって、かつ前記各ビット線間の前記半導体基板がシリサイド化されていないことを特徴とする請求項１から５、８または９のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記各ビット線間及び前記各ワード線間の素子分離部として機能する前記凹部の底部が、前記ビット線の上面部よりも下方にあることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積膜が、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜の積層構造を１回以上繰り返した構造を有することを特徴とする請求項１から１１のいずれか１項に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積膜が、シリコン窒化膜とシリコン酸化膜の積層構造を有することを特徴とする請求項１から１１のいずれか１項に記載の不揮発性半導体記憶装置。
- 半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の少なくとも上方にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の少なくとも上方に第２のシリコン酸化膜を形成する工程と、第１のフォトマスクにより前記半導体基板上の特定領域の少なくとも前記第２のシリコン酸化膜及び前記シリコン窒化膜を除去する工程と、前記特定領域の前記半導体基板上に拡散層からなるビット線を形成する工程と、少なくとも前記ビット線上に第３のシリコン酸化膜を形成する工程と、ワード線材料を堆積し第２のフォトマスクにより前記ワード線材料をエッチングして少なくとも前記ビット線間のチャネル領域上にワード線を形成する工程と、
その後、前記第２のフォトマスクをマスクとして前記ワード線間の前記第２のシリコン酸化膜をエッチングする工程と、前記第２のフォトマスクと前記第３のシリコン酸化膜をマスクとして、前記ワード線の間の少なくとも前記シリコン窒化膜、前記第１のシリコン酸化膜、および前記半導体基板をエッチングする工程と、前記第２のフォトマスクを除去する工程と、第４のシリコン酸化膜を堆積する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第３のシリコン酸化膜を、前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚の和より厚く形成することを特徴とする請求項１４に記載の不揮発性半導体記憶装置の製造方法。
- 前記ワード線上から第４のシリコン酸化膜を除去する工程と、前記ワード線の少なくとも一部をシリサイド化する工程とを有することを特徴とする請求項１４または１５に記載の不揮発性半導体記憶装置の製造方法。
- 前記ビット線における前記ワード線の下方にある部分以外の上部にある前記第３のシリコン酸化膜及び前記第４のシリコン酸化膜の少なくとも一部と、前記ワード線の上部にある前記第４のシリコン酸化膜を除去する工程と、前記ビット線の少なくとも一部と前記ワード線の少なくとも一部をシリサイド化する工程とを有することを特徴とする請求項１４または１５に記載の不揮発性半導体記憶装置の製造方法。
- 前記ビット線の少なくとも一部と前記ワード線の少なくとも一部をシリサイド化する工程の前に、少なくとも前記ワード線の側面に第５のシリコン酸化膜層を形成する工程を有することを特徴とする請求項１７に記載の不揮発性半導体記憶装置の製造方法。
- 同一半導体基板上にメモリセルアレイとトランジスタを形成する方法であって、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の少なくとも上方にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の少なくとも上方に第２のシリコン酸化膜を形成する工程と、第１のフォトマスクにより前記半導体基板上の特定領域の少なくとも前記第２のシリコン酸化膜及び前記シリコン窒化膜を除去する工程と、前記特定領域の前記半導体基板上に拡散層からなるビット線を形成する工程と、少なくとも前記ビット線上に第３のシリコン酸化膜を形成する工程と、少なくとも前記トランジスタを含む領域の前記第２のシリコン酸化膜、前記シリコン窒化膜及び前記第１のシリコン酸化膜を除去する工程と、ワード線材料を堆積する工程と、少なくとも前記ワード線材料の上方に前記第１のシリコン酸化膜の膜厚と前記第２のシリコン酸化膜の膜厚の和より厚いハードマスクとなるシリコン酸化膜を形成する工程と、第２のフォトマスクにより前記ハードマスクとなるシリコン酸化膜の特定領域をエッチングして前記メモリセルアレイ及び前記トランジスタのワード線を形成するための前記ハードマスクを形成する工程と、
その後、前記ハードマスクを用いて前記ワード線材料をエッチングして前記ワード線を形成する工程と、第３のフォトマスクにより少なくとも前記トランジスタを含む領域を覆う工程と、前記第３のフォトマスク及び前記ハードマスクをマスクとして前記メモリセルアレイのワード線の間の少なくとも前記第２のシリコン酸化膜をエッチングする工程と、前記第３のフォトマスク、前記ハードマスク及び前記第３のシリコン酸化膜をマスクとして、前記メモリセルアレイのワード線の間の少なくとも前記シリコン窒化膜、前記第１のシリコン酸化膜及び前記半導体基板をエッチングする工程と、前記第３のフォトマスクを除去する工程と、第４のシリコン酸化膜を堆積する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第３のシリコン酸化膜を、前記第１のシリコン酸化膜の膜厚と前記第２シリコン酸化膜の膜厚の和より厚く形成することを特徴とする請求項１９に記載の不揮発性半導体記憶装置の製造方法。
- 少なくとも前記メモリセルアレイ及び前記トランジスタのワード線上から前記ハードマスクと前記第４のシリコン酸化膜を除去する工程と、前記メモリセルアレイ及び前記トランジスタのワード線の少なくとも一部をシリサイド化する工程とを有することを特徴とする請求項１９または２０に記載の不揮発性半導体記憶装置の製造方法。
- 前記第４のシリコン酸化膜が前記トランジスタのサイドウォールを形成すると同時に前記メモリセルアレイの素子分離部を形成する工程を有する事を特徴とする請求項１９から２１にいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
- 同一半導体基板上にメモリセルアレイとトランジスタを形成する方法であって、前記半導体基板上に第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の少なくとも上方にシリコン窒化膜を形成する工程と、前記シリコン窒化膜の少なくとも上方に第２のシリコン酸化膜を形成する工程と、第１のフォトマスクにより前記半導体基板上の特定領域の少なくとも前記第２のシリコン酸化膜及び前記シリコン窒化膜を除去する工程と、前記特定領域の半導体基板上に拡散層からなるビット線を形成する工程と、少なくとも前記ビット線上に第３のシリコン酸化膜を形成する工程と、少なくとも前記トランジスタを含む領域の前記第２のシリコン酸化膜、前記シリコン窒化膜及び前記第１のシリコン酸化膜を除去する工程と、ワード線材料を堆積する工程と、少なくとも前記ワード線材料の上方に前記第１のシリコン酸化膜膜厚と前記第２のシリコン酸化膜膜厚の和より厚いハードマスクとなるシリコン酸化膜を形成する工程と、第２のフォトマスクにより前記ハードマスクとなるシリコン酸化膜の特定領域をエッチングして前記メモリセルアレイ及び前記トランジスタのワード線を形成するためのハードマスクを形成する工程と、
その後、第３のフォトマスクにより少なくとも前記トランジスタを含む領域を覆う工程と、前記メモリセルアレイのワード線を形成する工程と、第３のフォトマスク及び前記ハードマスクをマスクとして少なくとも前記メモリセルアレイのワード線の間の前記第２のシリコン酸化膜をエッチングする工程と、前記第３のフォトマスク及び前記ハードマスク及び前記第３のシリコン酸化膜をマスクとして少なくとも前記メモリセルアレイのワード線の間の前記シリコン窒化膜及び前記第１のシリコン酸化膜をエッチングする工程と、前記第３のフォトマスクを除去する工程と、前記ハードマスクをマスクとして少なくとも前記メモリセルアレイのワード線の間の前記半導体基板をエッチングすると同時に前記トランジスタのワード線を形成する工程と、前記メモリセルアレイの素子分離部となるシリコン酸化膜を堆積する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第３のシリコン酸化膜を、前記第１のシリコン酸化膜の膜厚と前記第２シリコン酸化膜の膜厚の和より厚く形成することを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
- 少なくとも前記メモリセルアレイ及び前記トランジスタのワード線上から前記ワード線形成ハードマスクと前記第４のシリコン酸化膜を除去する工程と、前記メモリセルアレイ及び前記トランジスタのワード線の少なくとも一部をシリサイド化する工程とを有することを特徴とする請求項２３または２４に記載の不揮発性半導体記憶装置の製造方法。
- 前記第４のシリコン酸化膜が前記トランジスタのサイドウォールを形成すると同時に前記メモリセルアレイの素子分離部を形成する工程を有する事を特徴とする請求項２３から２５に記載の不揮発性半導体記憶装置の製造方法。
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| JP2002276065A JP2004111874A (ja) | 2002-09-20 | 2002-09-20 | 不揮発性半導体記憶装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007000808A1 (ja) | 2005-06-28 | 2007-01-04 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2008004934A (ja) * | 2006-06-22 | 2008-01-10 | Macronix Internatl Co Ltd | 積層型不揮発性メモリデバイスおよびその製造方法 |
| JP5196500B2 (ja) * | 2007-05-24 | 2013-05-15 | 独立行政法人産業技術総合研究所 | 記憶素子及びその読み出し方法 |
-
2002
- 2002-09-20 JP JP2002276065A patent/JP2004111874A/ja not_active Withdrawn
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