JP2003218321A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】 絶縁層を研磨する工程において、ロジック回
路領域におけるゲート電極が露出しないようにする。 【解決手段】 ロジック回路領域において、ストッパ層
をエッチングによって除去する際に、オーバーエッチン
グを施すことにより、導電層の上部も除去する。その
後、導電層をパターニングすることにより形成されるゲ
ート電極の高さは、上部が除去された分低くなる。従っ
て、絶縁層を研磨する工程において、研磨の速度が一様
でなく、ロジック回路領域の方がメモリ領域に対して比
較的速く研磨されてしまっても、メモリ領域におけるス
トッパ層が露出する前に、ロジック回路領域におけるゲ
ート電極が露出してしまう恐れがなくなる

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ領域とロジ
ック回路領域とを含む半導体装置の製造方法に関し、特
に、メモリ領域に形成される不揮発性記憶装置が１つの
ワードゲートに対して２つの電荷蓄積領域を有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置のひとつのタイ
プとして、チャネル領域とコントロールゲートとの間の
ゲート絶縁層が酸化シリコン層と窒化シリコン層との積
層体からなり、窒化シリコン層に電荷がトラップされる
ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconducto
r）型もしくはＳＯＮＯＳ（Silicon Oxide Nitride Oxi
de Silicon）型と呼ばれるタイプがある。
【０００３】ＭＯＮＯＳ型の不揮発性半導体記憶装置と
して、図２２に示すデバイスが知られている（文献：
Ｙ．Hayashi，et al ，2000 Symposium on VLSI Techno
logy Digest of Technical Papers p.122-p.123）。
【０００４】このＭＯＮＯＳ型のメモリセル１００は、
半導体基板１０上に第１ゲート絶縁層１２を介してワー
ドゲート１４が形成されている。そして、ワードゲート
１４の両側には、それぞれサイドウォール状の第１コン
トロールゲート２０と第２コントロールゲート３０とが
配置されている。第１コントロールゲート２０の底部と
半導体基板１０との間には、第２ゲート絶縁層２２が存
在し、第１コントロールゲート２０の側面とワードゲー
ト１４との間には絶縁層２４が存在する。同様に、第２
コントロールゲート３０の底部と半導体基板１０との間
には、第２ゲート絶縁層２２が存在し、第２コントロー
ルゲート３０の側面とワードゲート１４との間には絶縁
層２４が存在する。そして、隣り合うメモリセルの、対
向するコントロールゲート２０とコントロールゲート３
０との間の半導体基板１０には、ソース領域またはドレ
イン領域を構成する不純物層１６，１８が形成されてい
る。
【０００５】このように、ひとつのメモリセル１００
は、ワードゲート１４の側面に２つのＭＯＮＯＳ型メモ
リ素子を有する。また、これらの２つのＭＯＮＯＳ型メ
モリ素子は独立に制御される。したがって、ひとつのメ
モリセル１００は、２ビットの情報を記憶することがで
きる。
【０００６】このようなＭＯＮＯＳ型のメモリセルを含
むメモリ領域と、メモリの周辺回路などを含むロジック
回路領域とを同一基板上に形成する製造方法として、基
本的にメモリ領域のメモリセルを形成し、次にロジック
回路領域の周辺回路を形成することにより、メモリ領域
とロジック回路領域とを形成し、その上層に絶縁層を介
して種々の配線層を形成する製造方法が考えられてい
る。
【０００７】
【発明が解決しようとする課題】ここで、上記製造方法
の一工程として、酸化シリコン層等の絶縁層を形成した
後、その絶縁層をＣＭＰ（Chemical Mechanical Polish
ing ：化学的・機械的研磨）法を用いて研磨することが
行われている。なお、かかる研磨は、通常、メモリ領域
において、上記絶縁層の下層にあるストッパ層が露出す
るまで行われる。
【０００８】しかしながら、かかる絶縁層の研磨では、
研磨の速度が一様でなく、ロジック回路領域の方がメモ
リ領域に対して比較的速く研磨されてしまうため、メモ
リ領域におけるストッパ層が露出する前に、ロジック回
路領域におけるゲート電極が露出してしまう可能性があ
った。
【０００９】仮に、このように、ロジック回路領域にお
いて、ゲート電極１４２が露出すると、後の工程におい
て、例えば、メモリセルのワードゲートをパターニング
する際に、ロジック回路領域におけるＭＯＳトランジス
タがエッチングガスに晒され、特性上影響を受ける恐れ
があった。
【００１０】従って、本発明の目的は、上記した従来技
術の問題点を解決し、絶縁層を研磨する工程において、
ロジック回路領域におけるゲート電極が露出しないよう
にする半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段およびその作用・効果】上
記した目的の少なくとも一部を達成するために、本発明
の製造方法は、不揮発性記憶装置を含むメモリ領域と、
該不揮発性記憶装置の周辺回路を含むロジック回路領域
と、を備えた半導体装置の製造方法であって、（ａ）半
導体層と、該半導体層の上方に形成された第１絶縁層
と、該第１絶縁層の上方に形成された第１導電層と、該
第１導電層の上方に形成されたストッパ層と、を備えた
半導体基板を用意する工程と、（ｂ）前記メモリ領域に
おいて、前記ストッパ層と前記第１導電層とをパターニ
ングする工程と、（ｃ）前記メモリ領域において、パタ
ーニングされた前記第１導電層の両側面にＯＮＯ膜を介
してサイドウォール状のコントロールゲートを形成する
工程と、（ｄ）前記ロジック回路領域において、前記ス
トッパ層をエッチングにより除去する工程と、（ｅ）前
記ロジック回路領域において、前記第１導電層をパター
ニングして、絶縁ゲート電界効果トランジスタのゲート
電極を形成する工程と、（ｆ）前記メモリ領域及び前記
ロジック回路領域の双方に第２絶縁層を形成する工程
と、（ｇ）前記メモリ領域における前記ストッパ層が露
出するまで、前記第２絶縁層を研磨する工程と、を備
え、前記工程（ｄ）では、前記ストッパ層を除去する際
に、オーバーエッチングにより、前記第１導電層の上部
も併せて除去することを要旨とする。
【００１２】このように、本発明の製造方法では、ロジ
ック回路領域において、ストッパ層をエッチングによっ
て除去する際に、オーバーエッチングを施すことによ
り、第１導電層の上部も除去するようにしている。この
結果、その後、第１導電層をパターニングすることによ
り形成されるゲート電極の高さは、上部が除去された分
低くなる。
【００１３】従って、本発明の製造方法によれば、この
ように、ロジック回路領域において形成されるゲート電
極の高さが低いため、その後、第２絶縁層を研磨する工
程において、研磨の速度が一様でなく、ロジック回路領
域の方がメモリ領域に対して比較的速く研磨されてしま
っても、メモリ領域におけるストッパ層が露出する前
に、ロジック回路領域におけるゲート電極が露出してし
まう恐れがなくなる。
【００１４】本発明の半導体装置の製造方法において、
前記工程（ｃ）は、（ｃ−１）少なくとも前記メモリ領
域に、前記ＯＮＯ膜を形成する工程と、（ｃ−２）前記
ＯＮＯ膜の上方に、第２導電層を形成する工程と、（ｃ
−３）前記第２導電層をエッチングすることにより、前
記メモリ領域において、パターニングされた前記第１導
電層の両側面に、前記ＯＮＯ膜を介して、前記第２導電
層によって構成された前記コントロールゲートを形成す
る工程と、を備えることが好ましい。
【００１５】このような工程を備えることにより、パタ
ーニングされた第１導電層の両側面にＯＮＯ膜を介して
サイドウォール状にコントロールゲートを形成すること
ができる。
【００１６】本発明の半導体装置の製造方法において、
前記工程（ｇ）では、前記第２絶縁層の研磨に、ＣＭＰ
法を用いることが好ましい。
【００１７】半導体基板全面において、層間絶縁層を平
坦化していくのに適した方法だからである。
【００１８】
【発明の実施の形態】図１および図２は本発明の一実施
例としての製造方法によって製造される半導体装置のメ
モリ領域のレイアウトを示す平面図である。図３は本発
明の一実施例としての製造方法によって製造される半導
体装置の一部分を示す平面図である。図４は図３のＡ−
Ａ線に沿った断面図である。
【００１９】図１〜図４に示す半導体装置は、ＭＯＮＯ
Ｓ型不揮発性記憶装置（以下、「メモリセル」という）
１００が複数の行および列に格子状に配列されてメモリ
セルアレイを構成しているメモリ領域１０００と、メモ
リの周辺回路などを含むロジック回路領域２０００とを
含む。
【００２０】Ａ．デバイスの構造：まず、図１および図
２を参照しながら、メモリ領域１０００のレイアウトに
ついて説明する。
【００２１】図１には、メモリ領域１０００の一部であ
る第１のブロックＢ１と、これに隣り合う第２のブロッ
クＢ２とが示されている。図２には、第１のブロックＢ
１と、第１のブロックＢ１のコンタクト構造とが示され
ている。
【００２２】第１のブロックＢ１と第２のブロックＢ２
との間の一部領域には、素子分離領域３００が形成され
ている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行
方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向
（列方向）に延びる複数のビット線６０（ＢＬ）とが設
けられている。一本のワード線５０は、Ｘ方向に配列さ
れた複数のワードゲート１４に接続されている。ビット
線６０は不純物層１６，１８によって構成されている。
【００２３】第１および第２コントロールゲート２０，
３０を構成する導電層４０は、各不純物層１６，１８を
囲むように形成されている。すなわち、第１，第２コン
トロールゲート２０，３０は、それぞれＹ方向に延びて
おり、１組の第１，第２コントロールゲート２０，３０
の一方の端部は、Ｘ方向に延びる導電層４０によって互
いに接続されている。また、１組の第１，第２コントロ
ールゲート２０，３０の他方の端部はともに１つの共通
コンタクト部２００に接続されている。したがって、各
第１，第２コントロールゲート２０，３０は、メモリセ
ルのコントロールゲートの機能と、Ｙ方向に配列された
各コントロールゲートを接続する配線としての機能とを
有する。
【００２４】１つのメモリセル１００は、１つのワード
ゲート１４と、このワードゲート１４の両側に形成され
た第１，第２コントロールゲート２０，３０と、これら
のコントロールゲート２０，３０の外側であって、半導
体基板内に形成された不純物層１６，１８とを含む。そ
して、不純物層１６，１８は、それぞれ隣り合うメモリ
セル１００によって共有される。
【００２５】Ｙ方向に互いに隣り合う不純物層１６であ
って、ブロックＢ１に形成された不純物層１６とブロッ
クＢ２に形成された不純物層１６とは、半導体基板内に
形成されたコンタクト用不純物層４００によって互いに
電気的に接続されている。このコンタクト用不純物層４
００は、不純物層１６に対し、コントロールゲートの共
通コンタクト部２００とは反対側に形成される。
【００２６】このコンタクト用不純物層４００上には、
コンタクト３５０が形成されている。不純物層１６によ
って構成されたビット線６０は、このコンタクト３５０
によって、上層の配線層に電気的に接続される。
【００２７】同様に、Ｙ方向に互いに隣り合う２つの不
純物層１８は、共通コンタクト部２００が配置されてい
ない側において、コンタクト用不純物層４００によって
互いに電気的に接続されている（図２参照）。
【００２８】図１からわかるように、１つのブロックに
おいて、複数の共通コンタクト部２００の平面レイアウ
トは、不純物層１６と不純物層１８とで交互に異なる側
に形成され、千鳥配置となる。同様に、図２に示すよう
に、１つのブロックにおいて、複数のコンタクト用不純
物層４００の平面レイアウトは、不純物層１６と不純物
層１８とで交互に異なる側に形成され、千鳥配置とな
る。
【００２９】次に、図３および図４を参照しながら、半
導体装置の平面構造および断面構造について説明する。
メモリ領域１０００と隣り合う位置に、例えばメモリの
周辺回路を構成するロジック回路領域２０００が形成さ
れている。メモリ領域１０００とロジック回路領域２０
００とは、素子分離領域３００によって電気的に分離さ
れている。メモリ領域１０００には、少なくともメモリ
セル１００が形成されている。ロジック回路領域２００
０には、少なくともロジック回路を構成する絶縁ゲート
電界効果トランジスタ（以下、「ＭＯＳトランジスタ」
という）５００が形成されている。
【００３０】まず、メモリ領域１０００について説明す
る。
【００３１】図４に示すように、メモリセル１００は、
半導体基板１０の上方に第１ゲート絶縁層１２を介して
形成されたワードゲート１４と、半導体基板１０内に形
成された、ソース領域またはドレイン領域を構成する不
純物層１６，１８と、ワードゲート１４の両側に沿って
それぞれ形成された、サイドウォール状の第１および第
２コントロールゲート２０，３０とを含む。また、不純
物層１６，１８上には、シリサイド層９２が形成されて
いる。
【００３２】第１コントロールゲート２０は、半導体基
板１０の上方に第２ゲート絶縁層２２を介して形成さ
れ、かつ、ワードゲート１４の一方の側面に対してサイ
ド絶縁層２４を介して形成されている。同様に、第２コ
ントロールゲート３０は、半導体基板１０の上方に第２
ゲート絶縁層２２を介して形成され、かつ、ワードゲー
ト１４の他方の側面に対してサイド絶縁層２４を介して
形成されている。
【００３３】第２ゲート絶縁層２２およびサイド絶縁層
２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁
層２２およびサイド絶縁層２４は、ボトム酸化シリコン
層（第１酸化シリコン層（Ｏ））、窒化シリコン層
（Ｎ）、トップ酸化シリコン層（第２酸化シリコン層
（Ｏ））の積層膜である。
【００３４】第２ゲート絶縁層２２の第１酸化シリコン
層は、チャネル領域と電荷蓄積領域との間に電位障壁
（potential barrier）を形成する。
【００３５】第２ゲート絶縁層２２の窒化シリコン層
は、キャリア（例えば、電子）をトラップする電荷蓄積
領域として機能する。
【００３６】第２ゲート絶縁層２２の第２酸化シリコン
層は、コントロールゲートと電荷蓄積領域との間に電位
障壁（potential barrier）を形成する。
【００３７】サイド絶縁層２４は、ワードゲート１４
と、コントロールゲート２０，３０とをそれぞれ電気的
に分離させる。また、サイド絶縁層２４の上端は、ワー
ドゲート１４と第１，第２コントロールゲート２０，３
０とのショートを防ぐために、コントロールゲート２
０，３０の上端に比べ、半導体基板１０に対して上方に
位置している。
【００３８】なお、サイド絶縁層２４と第２ゲート絶縁
層２２とは、同一の成膜工程で形成され、それぞれの層
構造は等しくなる。
【００３９】そして、隣り合うメモリセル１００におい
て、隣り合う第１コントロールゲート２０と第２コント
ロールゲート３０との間には、埋め込み絶縁層７０が形
成される。この埋め込み絶縁層７０は、少なくともコン
トロールゲート２０，３０が露出しないようにこれらを
覆っている。具体的には、埋込み絶縁層７０の上面は、
サイド絶縁層２４の上端よりも半導体基板１０に対して
上方に位置している。埋込み絶縁層７０をこのように形
成することで、ワードゲート１４およびワード線５０に
対する第１，第２コントロールゲート２０，３０の電気
的分離をより確実に行うことができる。
【００４０】共通コンタクト部２００には、コントロー
ルゲート２０，３０に所定の電位を供給するための導電
層が形成される。共通コンタクト部２００は、第１コン
タクト絶縁層２１２、第２コンタクト絶縁層２１０、第
１コンタクト導電層２１４、第２コンタクト導電層２３
２、第３コンタクト絶縁層２５２および第３コンタクト
導電層２６０から構成されている。
【００４１】第１コンタクト絶縁層２１２は、第１ゲー
ト絶縁層１２と同一の工程で形成される。
【００４２】第２コンタクト絶縁層２１０は、第２ゲー
ト絶縁層２２およびサイド絶縁層２４と同一の工程で形
成される。従って、第２コンタクト絶縁層２１０は、Ｏ
ＮＯ膜であって、第１酸化シリコン層と窒化シリコン層
と第２酸化シリコン層の積層体から構成されている。
【００４３】第１コンタクト導電層２１４は、ワードゲ
ート１４と同一の工程で形成される。第１コンタクト導
電層２１４は、第２コンタクト絶縁層２１０の外側に形
成されている。
【００４４】第２コンタクト導電層２３２は、第２コン
タクト絶縁層２１０の内側に形成されている。第２コン
タクト導電層２３２は、第１，第２コントロールゲート
２０，３０の形成と同一の工程によって、これらのコン
トロールゲート２０，３０と連続するように形成され
る。従って、第２コンタクト導電層２３２と、コントロ
ールゲート２０，３０とは、同一の材質で形成されてい
る。
【００４５】第３コンタクト絶縁層２５２は、第２コン
タクト導電層２３２の内側に形成されている。第３コン
タクト絶縁層２５２は、サイドウォール絶縁層１５２と
同一の工程によって形成される。
【００４６】第３コンタクト導電層２６０は、ワード線
５０と同一の工程で形成され、第１コンタクト導電層２
１４と第２コンタクト導電層２３２とに接続されてい
る。
【００４７】ロジック回路領域２０００においては、Ｍ
ＯＳトランジスタ５００が形成されている。ＭＯＳトラ
ンジスタ５００は、半導体基板１０の上方に第３ゲート
絶縁層１２２を介して形成されたゲート電極１４２と、
半導体基板１０内に形成されたソース領域またはドレイ
ン領域を構成する不純物層１６２，１８２と、ゲート電
極１４２の両側面に沿ってそれぞれ形成されたサイドウ
ォール絶縁層１５２とを含む。さらに、不純物層１６
２，１８２の上面にはシリサイド層１９２が形成され、
ゲート電極１４２の上面にはシリサイド層１９４が形成
されている。
【００４８】ロジック回路領域２０００においては、Ｍ
ＯＳトランジスタ５００は絶縁層２７０によって覆われ
ている。この絶縁層２７０は、埋込み絶縁層７０と同一
の工程で形成される。
【００４９】メモリ領域１０００とロジック回路領域２
０００との境界領域には、図３および図４に示すよう
に、ワードゲート１４およびゲート電極１４２と同一の
材質からなる境界部１４０ｃが形成される。この境界部
１４０ｃは、ワードゲート１４およびゲート電極１４２
と同一の成膜工程で形成される。また、境界部１４０ｃ
の少なくとも一部は、素子分離領域３００の上方に形成
される。
【００５０】境界部１４０ｃの一方の側面（メモリ領域
１０００側）には、コントロールゲート２０，３０と同
一の材質のサイドウォール状導電層２０ａが形成されて
いる。このサイドウォール状導電層２０ａは、Ｙ方向に
延びており、共通コンタクト部２００を介して隣り合う
コントロールゲート３０と電気的に接続されている。こ
のサイドウォール状導電層２０ａは、メモリセルのコン
トロールゲートとしては利用されない。しかしながら、
サイドウォール状導電層２０ａを隣り合うコントロール
ゲート３０と電気的に接続させることによって、サイド
ウォール状導電層２０ａと隣り合うコントロールゲート
３０の電気特性を、他のコントロールゲートの電気特性
と等しくすることができる。
【００５１】また、境界部１４０ｃの他の側面（ロジッ
ク回路領域２０００側）には、ＭＯＳトランジスタ５０
０のサイドウォール絶縁層１５２の形成と同一の工程に
よって形成されたサイドウォール状絶縁層１５２が形成
されている。
【００５２】メモリセル１００およびＭＯＳトランジス
タ５００などが形成された半導体基板１０上には、層間
絶縁層７２が形成されている。そして、層間絶縁層７２
には、例えば、共通コンタクト部２００の第３コンタク
ト導電層２６０に到達するコンタクトホールが形成され
ている。このコンタクトホール内に、タングステンプラ
グまたは銅プラグなどの導電層８２が充填され、この導
電層８２は層間絶縁層７２上に形成された配線層８０と
接続されている。
【００５３】Ｂ．半導体装置の基本的な製造方法：次
に、本発明の一実施例としての半導体装置の製造方法を
説明するために、まず、その前提となる基本的な製造方
法について、図５〜図１６を参照しながら説明する。な
お、図５〜図１６の各断面図は、図３のＡ−Ａ線に沿っ
た部分に対応する。また、図５〜図１６において、図１
〜図４で示す部分と実質的に同一の部分には同一の符号
を付し、重複する記載は省略する。
【００５４】（１）図５に示すように、まず、半導体基
板１０の表面に、トレンチアイソレーション法によって
素子分離領域３００を形成する。そして、イオン注入に
よって、コンタクト用不純物層４００（図１参照）を半
導体基板１０内に形成する。
【００５５】次いで、半導体基板１０の表面に、ゲート
絶縁層となる絶縁層１２０を形成する。そして、ワード
ゲート１４とゲート電極１４２とになるゲート層１４０
を絶縁層１２０上に堆積する。ゲート層１４０はドープ
トポリシリコンからなる。次いで、後のＣＭＰ（Chemic
al Mechanical Polishing ：化学的・機械的研磨）工程
において、研磨の終了の目安となるストッパ層Ｓ１００
をゲート層１４０上に形成する。ストッパ層Ｓ１００
は、窒化シリコン層からなる。なお、絶縁層１２０は本
発明における第１絶縁層に、ゲート層１４０は第１導電
層に、ストッパ層Ｓ１００はストッパ層に、それぞれ対
応する。
【００５６】（２）図６に示すように、メモリ領域１０
００にパターニングされたゲート層１４０ａを形成す
る。例えば、ストッパ層Ｓ１００（図５参照）の上に、
ロジック回路領域２０００の全てを覆い、さらに、メモ
リ領域１０００の一部にまで張り出したレジスト層（図
示しない）を形成する。次いで、このレジスト層をマス
クとしてストッパ層Ｓ１００をパターニングする。その
後、パターニングされたストッパ層をマスクとして、ゲ
ート層１４０をエッチングする。この結果、図６に示す
ように、メモリ領域１０００では、ゲート層１４０がパ
ターニングされゲート層１４０ａとなる。一方、この工
程では、ロジック回路領域２０００内のゲート層１４０
はパターニングされない（以後、ロジック回路領域内の
ゲート層１４０を便宜的に１４０ｂと呼ぶ）。
【００５７】パターニング後の様子を平面的に示したの
が図７である。このパターニングによって、メモリ領域
１０００内のゲート層１４０およびストッパ層Ｓ１００
の積層体には、開口部１６０，１８０が設けられる。開
口部１６０，１８０は、後のイオン注入によって不純物
層１６，１８が形成される領域にほぼ対応している。そ
して、後の工程で、開口部１６０，１８０の側面に沿っ
てサイド絶縁層とコントロールゲートとが形成される。
【００５８】（３）図８に示すように、半導体基板１０
上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２
２０は、第１酸化シリコン層（Ｏ）、窒化シリコン層
（Ｎ）および第２酸化シリコン層（Ｏ）を順次堆積させ
ることで形成される。第１酸化シリコン層は、たとえば
熱酸化法、ＣＶＤ法を用いて成膜することができる。窒
化シリコン層は、たとえばＣＶＤ法によって成膜するこ
とができる。第２酸化シリコン層は、ＣＶＤ法、具体的
には高温酸化法（ＨＴＯ）を用いて成膜することができ
る。これらの各層を成膜した後、アニール処理を行い、
各層を緻密化することが好ましい。
【００５９】ＯＮＯ膜２２０は、後のパターニングによ
って、第２ゲート絶縁層２２およびサイド絶縁層２４、
ならびに第２コンタクト絶縁層２１０となる（図４参
照）。
【００６０】（４）図９に示すように、ドープトポリシ
リコン層２３０を、ＯＮＯ膜２２０上に全面的に形成す
る。ドープトポリシリコン層２３０は、後にエッチング
されて、コントロールゲート２０，３０を構成する導電
層４０（図１参照）および共通コンタクト部２００の第
２導電層２３２（図３参照）となる。
【００６１】次いで、共通コンタクト部が形成される領
域に、レジスト層Ｒ１００を形成する。
【００６２】（５）図１０に示すように、ドープトポリ
シリコン層２３０（図９参照）をレジスト層Ｒ１００を
マスクとして全面的に異方性エッチングすることによ
り、第１および第２コントロールゲート２０，３０およ
び第２コンタクト導電層２３２を形成する。
【００６３】すなわち、このエッチング工程によって、
メモリ領域１０００の開口部１６０，１８０（図７参
照）の側面に沿って、サイドウォール状のコントロール
ゲート２０，３０が形成される。これと同時に、レジス
ト層Ｒ１００（図９参照）でマスクされた部分には、第
２コンタクト導電層２３２が形成される。一方、ロジッ
ク回路領域２０００内に堆積されたドープトポリシリコ
ン層２３０は完全に除去される。但し、境界領域におい
ては、ゲート層１４０ｂの一方の端部（メモリ領域１０
００側）の側面に、ドープトポリシリコン層２３０がサ
イドウォール状に残存することになる。その後、レジス
ト層Ｒ１００は除去される。なお、ＯＮＯ膜２２０は本
発明におけるＯＮＯ膜に、コントロールゲート２０，３
０はコントロールゲートに、ドープトポリシリコン層２
３０は台２導電層に、それぞれ対応する。
【００６４】（６）図１１に示すように、メモリ領域１
０００の全てを覆い、さらにロジック回路領域の一部に
まで張り出したレジスト層Ｒ２００を形成する。次い
で、レジスト層Ｒ２００をマスクとしてロジック回路領
域２０００におけるＯＮＯ膜２２０とストッパ層Ｓ１０
０とを除去する。このエッチング工程によって、境界領
域を除くロジック回路領域２０００内のストッパ層Ｓ１
００は全て除去される。
【００６５】このとき、メモリ領域１０００とロジック
回路領域２０００との境界領域に位置するゲート層１４
０ｂであって、上記（２）のエッチング工程（図６参
照）で使用されるレジスト層と、この（６）のエッチン
グ工程で使用されるレジスト層Ｒ２００とに共に覆われ
ていた領域は、後の工程で境界部１４０ｃ（図４参照）
となる。また、このパターニングによって形成されたス
トッパ層Ｓ１００ａは、メモリ領域１０００内の他のス
トッパ層Ｓ１００より幅が大きい。その後、レジスト層
Ｒ２００は除去される。
【００６６】（７）図１２に示すように、ゲート電極１
４２を形成するためのレジスト層Ｒ３００を形成する。
このレジスト層Ｒ３００は、メモリ領域１０００の全て
と、ロジック回路領域２０００内の所定の部分とを覆う
ようにパターニングされている。次いで、レジスト層Ｒ
３００をマスクとしてゲート層１４０ｂ（図１１参照）
をエッチングすることにより、ロジック回路領域２００
０内にゲート電極１４２を形成する。また、このエッチ
ングによって、境界領域にはレジスト層Ｒ３００とスト
ッパ層Ｓ１００ａとをマスクとして自己整合的に境界部
１４０ｃがパターニングされる。
【００６７】その後、レジスト層Ｒ３００は除去され
る。次いで、Ｎ型不純物をドープすることで、ロジック
回路領域２０００においてソース領域およびドレイン領
域のエクステンション層１６１，１８１が形成される。
【００６８】（８）図１３に示すように、メモリ領域１
０００およびロジック回路領域２０００において、酸化
シリコンまたは窒化酸化シリコンなどの絶縁層２５０を
全面的に形成する。
【００６９】（９）図１４に示すように、絶縁層２５０
（図１３参照）を全面的に異方性エッチングすることに
より、ロジック回路領域２０００において、ゲート電極
１４２の両側面にサイドウォール絶縁層１５２が形成さ
れる。これと共に、境界部１４０ｃのロジック回路領域
２０００側の側面にサイドウォール絶縁層１５２が形成
さる。また、コントロールゲート２０，３０上には絶縁
層１５２ａが残存させられる。また、第２コンタクト導
電層２３２を覆う第３コンタクト絶縁層２５２が形成さ
れる。さらに、このエッチングによって、後の工程でシ
リサイド層が形成される領域、すなわち、例えば、後の
イオン注入によって、メモリ領域１０００の不純物層１
６，１８が形成される領域、ロジック回路領域２０００
の不純物層１６２，１８２が形成される領域、及びロジ
ック回路領域２０００のゲート電極１４２の、それぞれ
の上に堆積された絶縁層は除去され、半導体基板が露出
する。
【００７０】次いで、Ｎ型不純物をイオン注入すること
により、半導体基板１０内に、メモリ領域１０００のソ
ース領域またはドレイン領域を構成する不純物層１６，
１８、およびロジック回路領域２０００のソース領域ま
たはドレイン領域を構成する不純物層１６２，１８２を
形成する。
【００７１】次いで、シリサイド形成用の金属を全面的
に堆積させる。シリサイド形成用の金属とは、例えば、
チタンやコバルトである。その後、不純物層１６，１
８，１６２，１８２及びゲート電極１４２の、それぞれ
の上に形成された金属をシリサイド化反応させることに
より、不純物層１６，１８の上面にシリサイド層９２を
形成させ、不純物層１６２，１８２の上面にシリサイド
層１９２を形成させ、ゲート電極１４２の上面にシリサ
イド層１９４を形成させる。従って、このシリサイド工
程によって、ロジック回路領域２０００のＭＯＳトラン
ジスタ５００（図４参照）は、ゲート電極と、ソース領
域またはドレイン領域とが共に自己整合的にシリサイド
化される。また、同一のシリサイド工程によって、メモ
リ領域１０００のメモリセル１００（図４参照）は、ソ
ース領域またはドレイン領域の表面が自己整合的にシリ
サイド化される。
【００７２】次いで、メモリ領域１０００およびロジッ
ク回路領域２０００において、酸化シリコンまたは窒化
酸化シリコンなどの絶縁層２７０を全面的に形成する。
絶縁層２７０は、ストッパ層Ｓ１００とＳ１００ａとを
覆うように形成される。
【００７３】（１０）図１５に示すように、絶縁層２７
０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１００
ａが露出するまで研磨し、絶縁層２７０を平坦化する。
この研磨によって、コントロールゲート２０，３０をは
さんで対向する２つのサイド絶縁層２４の間に絶縁層２
７０が残存され、埋込み絶縁層７０となる。
【００７４】このとき、メモリ領域１０００において
は、ゲート層１４０ａおよびストッパ層Ｓ１００の側面
に形成されたサイド絶縁層２４の上端は、第１，第２コ
ントロールゲート２０，３０の上端に比べ、半導体基板
１０に対して上方に位置する。また、ロジック回路領域
２０００においては、ＭＯＳトランジスタ５００は絶縁
層２７０によって完全に覆われていることが望ましい。
【００７５】従って、この研磨工程が完了した段階で、
ワードゲート１４となるゲート層１４０ａと境界部１４
０ｃとの上方にはそれぞれストッパ層Ｓ１００とＳ１０
０ａとが存在することになる。一方、ゲート電極１４２
の上方にはストッパ層は無く、絶縁層２７０が存在する
ことが望ましい。
【００７６】（１１）ストッパ層Ｓ１００，Ｓ１００ａ
（図１５参照）を熱りん酸で除去する。この結果、少な
くともゲート層１４０ａと境界部１４０ｃとの上面が露
出する。その後、全面的にドープトポリシリコン層を堆
積させる。
【００７７】次いで、図１６に示すように、堆積形成し
たドープトポリシリコン層上にパターニングされたレジ
スト層Ｒ４００を形成する。レジスト層Ｒ４００をマス
クとして、上記ドープトポリシリコン層をパターニング
することにより、ワード線５０と第３コンタクト導電層
２６０とが形成される。
【００７８】さらに、レジスト層Ｒ４００をマスクとし
て、ゲート層１４０ａ（図１５参照）のエッチングが行
われる。このエッチングにより、ワード線５０が上方に
形成されないゲート層１４０ａが除去される。その結
果、アレイ状に配列したワードゲート１４を形成するこ
とができる。ゲート層１４０ａの除去領域は、後に形成
されるＰ型不純物層（素子分離用不純物層）１５の領域
と対応する（図３参照）。
【００７９】なお、このエッチング工程では、第１，第
２のコントロールゲート２０、３０をなす導電層４０
は、埋込み絶縁層７０で覆われているために、エッチン
グされずに残る。また、ロジック回路領域２０００のＭ
ＯＳトランジスタ５００は、絶縁層２７０によって完全
に覆われている限り、このエッチングによって影響を受
けることは無い。
【００８０】次いで、Ｐ型不純物を半導体基板１０に全
面的にドープする。これにより、Ｙ方向におけるワード
ゲート１４の相互間の領域にＰ型不純物層（素子分離用
不純物層）１５（図３参照）が形成される。このＰ型不
純物層１５によって、不揮発性半導体記憶装置１００相
互の素子分離がより確実に行われる。
【００８１】（１２）次いで、第１層間絶縁層を形成し
た後、公知の方法でコンタクトホールを形成し、コンタ
クトホール内の導電層および第１配線層を形成できる。
例えば、図４に示すように、層間絶縁層７２にコンタク
トホールを形成した後、共通コンタクト部２００と接続
された導電層８２および配線層８０を形成する。この工
程では、ロジック回路領域２０００においても同様にコ
ンタクト部および配線層を形成することができる。
【００８２】以上の工程により、図１〜図４に示す半導
体装置を製造することができる。
【００８３】Ｃ．ＣＭＰ法を用いた絶縁層研磨の詳細：
図１７は、上記（１０）で説明したＣＭＰ法を用いた研
磨工程（図１５参照）をさらに詳細に説明するための説
明図である。図１７では、半導体装置のメモリ領域およ
びロジック回路領域の要部断面を模式的に示している。
【００８４】上記（９）で説明した通り、シリサイド工
程を終えた後、メモリ領域１０００およびロジック回路
領域２０００には、全面的に絶縁層２７０が形成される
（図１４参照）。このとき、実際には、図１７（Ａ）に
示すように、形成された絶縁層２７０の上面に、絶縁層
２７０の下層にあるメモリ領域１００のゲート層１４０
ａやロジック回路領域のゲート電極１４２などに応じ
て、凹凸が発生する。具体的には、メモリ領域１０００
ではゲート層１４０ａが形成される密度が比較的高く、
ロジック回路領域２０００ではゲート電極１４２が形成
される密度が比較的低いため、絶縁層２７０の上面にお
ける凹凸の発生密度は、メモリ領域１０００で比較的高
く、ロジック回路領域２０００で比較的低くなる。特
に、メモリ領域１０００の複数のメモリセル１００が配
列形成される領域では、ロジック回路領域２０００に比
べて、凹凸の発生密度が高くなる。
【００８５】そこで、このような絶縁層２７０が形成さ
れた後、上記（１０）で説明したように、この絶縁層２
７０をＣＭＰ法を用いて、ストッパ層Ｓ１００，Ｓ１０
０ａが露出するまで研磨すると、絶縁層２７０の上面に
存在する凹凸の発生密度に起因して、絶縁層２７０の研
磨速度に差が発生する場合がある。具体的には、絶縁層
２７０は、比較的凹凸の発生密度の低いロジック回路領
域２０００の方が、比較的凹凸の発生密度の高いメモリ
領域１０００に比べて、早く研磨される。このため、図
１７（Ｂ）に示すように、メモリ領域１０００のストッ
パ層Ｓ１００ａが露出する前に、ロジック回路領域２０
００のゲート電極１４２が露出してしまう場合が発生す
る。
【００８６】ゲート電極１４２が露出すると、上記（１
１）の工程（図１６参照）において、例えば、メモリ領
域１０００におけるメモリセル１００のワードゲート１
４をパターニングする際に、ロジック回路領域２０００
におけるＭＯＳトランジスタ５００がエッチングガスに
晒され、特性上影響を受ける場合がある。
【００８７】このように、上記（１０）で説明したＣＭ
Ｐ法を用いた研磨工程では、メモリ領域１０００のスト
ッパ層Ｓ１００ａが露出する前に、ロジック回路領域２
０００のゲート電極１４２が露出してしまう場合があ
り、その結果として、その後の工程において、ロジック
回路領域２０００におけるＭＯＳトランジスタ５００が
エッチングガスに晒され、特性上影響を受ける可能性が
あった。
【００８８】Ｄ．本実施例の製造方法：そこで、本発明
の一実施例としての半導体装置の製造方法では、上記
（６）で説明したストッパ層除去工程（図１１参照）
を、図１８に示すように変更した上で、上記（１０）の
工程で説明したＣＭＰ法を用いた絶縁層２７０の研磨工
程を実行するようにしている。
【００８９】図１８は本発明の一実施例としての半導体
製造装置の製造方法におけるストッパ層除去工程を説明
するための断面図である。図１８では、半導体装置のメ
モリ領域およびロジック回路領域の要部断面を模式的に
示している。
【００９０】すなわち、図１８に示すように、レジスト
層Ｒ２００を形成した後、レジスト層Ｒ２００をマスク
としてロジック回路領域２０００におけるＯＮＯ膜２２
０とストッパ層Ｓ１００とを除去する際、オーバーエッ
チングを行って、ストッパ層Ｓ１００の下層に位置する
ゲート層１４０ｂの上部も除去するようにしている。か
かるエッチング工程によって、境界領域を除くロジック
回路領域２０００内のストッパ層Ｓ１００は全て除去さ
れると共に、ゲート層１４０ｂの上部が除去されること
になる。
【００９１】図１９は本発明の一実施例としての半導体
製造装置の製造方法におけるゲート電極形成工程に係る
断面図であり、図２０は同じく絶縁層形成工程に係る断
面図である。これらのうち、図１９は上記（７）で説明
した図１２に対応し、上記（９）で説明した図１４に対
応している。なお、これらの図も、半導体装置のメモリ
領域およびロジック回路領域の要部断面を模式的に示し
ている。
【００９２】このように、ストッパ層除去工程におい
て、オーバーエッチングによって、ロジック回路領域２
０００内のゲート層１４０ｂの上部を除去したことよ
り、その後のゲート電極形成工程において、上記（７）
で説明したとおりに、レジスト層Ｒ３００をマスクとし
て、ゲート層１４０ｂをエッチングして、ロジック回路
領域２０００内にゲート電極１４２を形成すると、図１
９に示すように、形成されたゲート電極１４２は、図１
２で形成されたゲート電極１４２よりも、その高さが低
くなっている。
【００９３】さらに、その後の絶縁層形成工程におい
て、上記（９）で説明したとおり、メモリ領域１０００
およびロジック回路領域２０００に絶縁層２７０を全面
的に形成すると、ロジック回路領域２０００における絶
縁層２７０の上面は、図２０に示すような如くになる。
上述したように、オーバーエッチングにより、ロジック
回路領域２０００内にゲート電極１４２の高さが低くな
っても、ロジック回路領域２０００におけるゲート電極
１４２の形成される密度は変わらないため、ロジック回
路領域２０００の絶縁層２７０の上面における凹凸の発
生密度は、メモリ領域１０００のそれと比較して、相変
わらず低いままである。しかしながら、ロジック回路領
域２０００の絶縁層２７０の上面における凹凸の高さ
は、ゲート電極１４２の高さが低くなった分、図１７
（Ａ）の場合に比較して、わずかに低くなる。なお、ゲ
ート電極１４２は本発明におけるゲート電極に、絶縁層
２７０は台２絶縁層に、それぞれ対応する。
【００９４】以上の工程を経た後、ＣＭＰ法を用いた絶
縁層研磨工程が、上記（１０）で説明したとおり、実行
される。
【００９５】図２１は、本発明の一実施例としての半導
体製造装置の製造方法におけるＣＭＰ法を用いた絶縁層
研磨工程に係る断面図である。図２１も、半導体装置の
メモリ領域およびロジック回路領域の要部断面を模式的
に示している。
【００９６】ＣＭＰ法を用いて絶縁層２７０を研磨する
と、ロジック回路領域２０００の絶縁層２７０の上面に
おける凹凸の発生密度は、上述したとおり、メモリ領域
１０００のそれと比較して、低いままであるので、絶縁
層２７０は、ロジック回路領域２０００の方がメモリ領
域１０００に比べて、早く研磨される。しかしながら、
ロジック回路領域２０００におけるゲート電極１４２
は、上記したオーバーエッチングにより、その高さが低
くなっているので、図２１に示すように、絶縁層２７０
をメモリ領域１０００におけるストッパ層Ｓ１００ａが
露出するまで研磨しても、それらストッパ層Ｓ１００ａ
が露出する前に、ロジック回路領域２０００におけるゲ
ート電極１４２が露出する恐れはなくなる。
【００９７】従って、このように、本実施例における半
導体装置の製造方法によれば、ＣＭＰ法を用いた研磨工
程において、メモリ領域１０００のストッパ層Ｓ１００
ａが露出する前に、ロジック回路領域２０００のゲート
電極１４２が露出してしまうことを防止することが可能
となる。
【００９８】また、ＣＭＰ法を用いた研磨工程が完了し
た段階では、ロジック回路領域２０００におけるＭＯＳ
トランジスタ５００は、絶縁層２７０によって完全に覆
われており、ゲート電極１４２の上方には、絶縁層２７
０が或る程度の厚さｅをもって存在している。
【００９９】このため、その後のワードゲート形成工程
において、上記（１１）で説明したとおり、例えば、メ
モリ領域１０００における所望部分のゲート層１４０ａ
をエッチングにより除去して、アレイ状に配列したワー
ドゲート１４を形成する際に、ロジック回路領域２００
０におけるゲート電極１４２が、そのエッチングによっ
て影響を受けるのを防ぐことができる。
【０１００】なお、図１８に示したストッパ層除去工程
において、オーバーエッチングにより、ロジック回路領
域２０００におけるゲート層１４０ｂの上部をどのくら
い厚さ除去するかについては、ＣＭＰ法を用いた絶縁層
研磨工程における研磨速度や、ＭＯＳトランジスタ５０
０の特性などを考慮して、適宜設定する必要がある。
【０１０１】ゲート層１４０ｂの除去部分の厚さｄの下
限としては、ＣＭＰ法を用いた絶縁層研磨工程におい
て、メモリ領域１０００におけるストッパ層Ｓ１００ａ
が露出する前に、ロジック回路領域２０００におけるゲ
ート電極１４２が露出しない厚さである必要があり、除
去部分の厚さｄの上限としては、ロジック回路領域２０
００におけるゲート電極１４２の高さとして、完成後に
ＭＯＳトランジスタ５００が機能し得るの十分な高さが
残る厚さである必要がある。
【０１０２】なお、本発明は上記した実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様にて実施することが可能である。例え
ば、上記した実施例においては、最初に、上記（２）〜
（５）で説明したとおり、メモリ領域１０００側のゲー
ト層１４０ａやコントロールゲート２０，３０などを形
成し、その後、上記（６）〜（９）で説明したとおり、
ロジック回路領域２０００側のゲート電極１４２やサイ
ドウォール絶縁層１５２などを形成していた。しかしな
がら、本発明は、かかる順序に限定されるものではな
く、最初に、ロジック回路領域２０００側のゲート電極
１４２やサイドウォール絶縁層１５２などを形成し、次
いで、メモリ領域１０００側のゲート層１４０ａやコン
トロールゲート２０，３０などを形成するようにしても
良い。また、上記した実施例では、半導体層としてバル
ク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を
用いてもよい。
【図面の簡単な説明】
【図１】半導体装置のメモリ領域のレイアウトを模式的
に示す平面図である。
【図２】半導体装置のメモリ領域のレイアウトを模式的
に示す別の平面図である。
【図３】半導体装置の要部を模式的に示す平面図であ
る。
【図４】図２のＡ−Ａ線に沿った部分を模式的に示す断
面図である。
【図５】図１から図４に示す半導体装置の製造方法の一
工程を示す断面図である。
【図６】図１から図４に示す半導体装置の製造方法の一
工程を示す断面図である。
【図７】図６に示す半導体装置の製造方法の一工程を示
す平面図である。
【図８】図１から図４に示す半導体装置の製造方法の一
工程を示す断面図である。
【図９】図１から図４に示す半導体装置の製造方法の一
工程を示す断面図である。
【図１０】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１１】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１２】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１３】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１４】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１５】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１６】図１から図４に示す半導体装置の製造方法の
一工程を示す断面図である。
【図１７】ＣＭＰ法を用いた研磨工程をさらに詳細に説
明するための説明図である。
【図１８】本発明の一実施例としての半導体製造装置の
製造方法におけるストッパ層除去工程を説明するための
断面図である。
【図１９】本発明の一実施例としての半導体製造装置の
製造方法におけるゲート電極形成工程に係る断面図であ
る。
【図２０】本発明の一実施例としての半導体製造装置の
製造方法における絶縁層形成工程に係る断面図である。
【図２１】本発明の一実施例としての半導体製造装置の
製造方法におけるＣＭＰ法を用いた絶縁層研磨工程に係
る断面図である。
【図２２】公知のＭＯＮＯＳ型メモリセルを示す断面図
である。
【符号の説明】
１０…半導体基板 １２…第１ゲート絶縁層 １４…ワードゲート １６，１８…不純物層 ２０…第１コントロールゲート ２２…第２ゲート絶縁層 ２４…サイド絶縁層 ３０…第２コントロールゲート ５０…ワード線 ６０…ビット線 ７０…埋込み絶縁層 ７２…層間絶縁層 ８０…配線層 １００…不揮発性記憶装置（メモリセル） １２０…絶縁層 １２２…第３ゲート絶縁層 １４０，１４０ａ，１４０ｂ…ゲート層 １４２…ゲート電極 １６０，１８０…開口部 １６２，１８２…不純物層 ２００…共通コンタクト部 ２１０…第２コンタクト絶縁層 ２１２…第１コンタクト絶縁層 ２１４…第１コンタクト導電層 ２２０…ＯＮＯ膜 ２３０…ドープドポリシリコン層 ２３２…第２コンタクト導電層 ２５２…第３コンタクト絶縁層 ２６０…第３コンタクト導電層 ２７０…絶縁層 ３００…素子分離領域 ４００…コンタクト用不純物層 ５００…絶縁ゲート電界効果トランジスタ（ＭＯＳトラ
ンジスタ） Ｓ１００…ストッパ層 Ｒ１００、Ｒ２００、Ｒ３００、Ｒ４００…レジスト層 １０００…メモリ領域 ２０００…ロジック回路領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 21/88 Ｋ ５Ｆ１０１ 27/04 29/62 Ｇ 27/088 27/04 Ａ 27/115 29/43 29/788 29/792 Ｆターム(参考） 4M104 AA01 AA09 BB01 BB04 BB18 BB20 BB25 BB40 CC01 CC05 DD02 DD04 DD06 DD63 DD66 DD71 DD84 DD91 EE03 EE09 EE16 EE17 FF04 GG09 GG16 HH12 5F033 HH04 HH25 HH27 JJ11 JJ19 KK04 LL04 MM10 MM15 QQ08 QQ09 QQ10 QQ16 QQ48 QQ49 QQ58 QQ70 QQ74 RR04 RR06 RR08 SS11 SS27 TT02 TT08 VV06 VV16 XX01 5F038 CA05 EZ15 EZ20 5F048 AA01 AB01 AC01 BA01 BB05 BB11 BB12 BC06 BF11 BG01 BG03 BG14 DA23 5F083 EP18 EP22 EP32 EP33 EP34 EP35 EP36 GA27 JA35 JA37 JA39 JA53 MA06 MA16 NA01 PR40 PR43 PR53 ZA02 ZA12 ZA21 5F101 BA45 BB02 BB03 BD22 BF05 BH21

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性記憶装置を含むメモリ領域と、
    該不揮発性記憶装置の周辺回路を含むロジック回路領域
    と、を備えた半導体装置の製造方法であって、 （ａ）半導体層と、該半導体層の上方に形成された第１
    絶縁層と、該第１絶縁層の上方に形成された第１導電層
    と、該第１導電層の上方に形成されたストッパ層と、を
    備えた半導体基板を用意する工程と、 （ｂ）前記メモリ領域において、前記ストッパ層と前記
    第１導電層とをパターニングする工程と、 （ｃ）前記メモリ領域において、パターニングされた前
    記第１導電層の両側面にＯＮＯ（Oxide Nitride Oxid
    e：オキサイド・ナイトライド・オキサイド）膜を介し
    てサイドウォール状のコントロールゲートを形成する工
    程と、 （ｄ）前記ロジック回路領域において、前記ストッパ層
    をエッチングにより除去する工程と、 （ｅ）前記ロジック回路領域において、前記第１導電層
    をパターニングして、絶縁ゲート電界効果トランジスタ
    のゲート電極を形成する工程と、 （ｆ）前記メモリ領域及び前記ロジック回路領域の双方
    に第２絶縁層を形成する工程と、 （ｇ）前記メモリ領域における前記ストッパ層が露出す
    るまで、前記第２絶縁層を研磨する工程と、 を備え、 前記工程（ｄ）では、前記ストッパ層を除去する際に、
    オーバーエッチングにより、前記第１導電層の上部も併
    せて除去することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、前記工程（ｃ）は、 （ｃ−１）少なくとも前記メモリ領域に、前記ＯＮＯ膜
    を形成する工程と、 （ｃ−２）前記ＯＮＯ膜の上方に、第２導電層を形成す
    る工程と、 （ｃ−３）前記第２導電層をエッチングすることによ
    り、前記メモリ領域において、パターニングされた前記
    第１導電層の両側面に、前記ＯＮＯ膜を介して、前記第
    ２導電層によって構成された前記コントロールゲートを
    形成する工程と、 を備える半導体装置の製造方法。
  3. 【請求項３】 請求項１または請求項２に記載の半導体
    装置の製造方法において、 前記工程（ｇ）では、前記第２絶縁層の研磨に、ＣＭＰ
    （Chemical Mechanical Polishing ：化学的・機械的研
    磨）法を用いることを特徴とする半導体装置の製造方
    法。
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