JP2020202294A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の信頼性が低下するのを抑制する。【解決手段】半導体装置は、半導体基板と、この半導体基板上に形成されたファイン層（多層配線層）と、このファイン層に形成された容量素子Ｃ１と、を含んでいる。そして、上記容量素子Ｃ１は、上記ファイン層に形成された第１金属パターンＭＰ１１と、上記ファイン層に形成された第２金属パターンＭＰ１２と、上記ファイン層に形成され、かつ、第１金属パターンＭＰ１１と第２金属パターンＭＰ１２との間に配置された複数の第３金属パターンＭＰ１３と、第１金属パターンＭＰ１１と第２金属パターンＭＰ１２との間に介在する層間絶縁膜と、から成る。【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、例えば、容量素子を有する半導体装置に適用して有効な技術に関する。

特許文献１には、ある配線層ＭＬ３に形成され、かつ、ある電位が供給される金属パターンＭＰ１と、金属パターンＭＰ１が形成された配線層ＭＬ３に形成され、かつ、金属パターンＭＰ１に供給される電位とは異なる電位が供給される金属パターンＭＰ２と、２つの金属パターンＭＰ１、ＭＰ２が形成された配線層ＭＬ３に形成され、かつ、金属パターンＭＰ１の電極部ＭＤ１と金属パターンＭＰ２の電極部ＭＤ２との間に形成され、かつ、電気的に浮遊状態とされている浮遊電極ＦＥ３と、から成る容量素子を備えた半導体装置に関する技術が記載されている。

特開２０１４−２２９７１１号公報

容量素子に蓄えられる電荷の量は、容量素子を構成する電極となる２つの金属パターンのそれぞれの面積と、この２つの金属パターンの間隔と、この２つの金属パターンのそれぞれに印加（供給）する電圧に依存する。具体的には、各金属パターンの面積は大きくする、互いに隣り合う２つの金属パターンの間隔は小さくする、あるいは、互いに隣り合う２つの金属パターンの電位差を大きくすることで、容量素子に蓄えられる電荷の量を増やすことができる。

一方、本発明者は、より微細化された半導体装置に対して、上記特許文献１のように、複数の金属パターンから成る容量素子を形成することを検討している。

ここで、互いに隣り合う２つの金属パターンの電位差を大きくするために、例えば、より微細化された半導体装置に形成された容量素子を構成する２つの金属パターンのうちの一方に印加する電圧を他方に印加する電圧よりも大きくすると、この２つの金属パターンの間に介在する絶縁体（誘電体）が絶縁破壊を起こす。この結果、この２つの金属パターン間でリーク電流が発生する恐れがある。しかしながら、リーク電流対策として、ただ単に２つの金属パターンの間隔を大きくすると、各金属パターンが所望の形状に形成されず、この結果、容量素子の信頼性が低下する恐れがある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

一実施の形態における半導体装置は、まず、半導体基板と、この半導体基板上に形成された多層配線層と、この多層配線層に形成された容量素子と、を含んでいる。また、上記多層配線層は、複数の層間絶縁膜と、複数の配線層と、を有している。また、複数の層間絶縁膜は、第１溝、上記第１溝から離間した第２溝、および、上記第１溝および上記第２溝のそれぞれから離間した複数の第３溝、を有する第１膜、を含んでいる。また、複数の配線層は、上記第１溝内に埋め込まれ、かつ、第１電源電位が供給される第１金属パターン、上記第２溝内に埋め込まれ、かつ、上記第１電源電位とは異なる第２電源電位が供給され、かつ、上記第１金属パターンから離間した第２金属パターン、および、上記複数の第３溝内にそれぞれ埋め込まれ、かつ、如何なる信号および如何なる電源電位が供給されず、かつ、上記第１金属パターンおよび上記第２金属パターンのそれぞれから離間した複数の第３金属パターン、を有する第１層、を含んでいる。そして、上記容量素子は、上記第１金属パターンと、上記第２金属パターンと、上記第１金属パターンと上記第２金属パターンとの間に配置された上記複数の第３金属パターンと、上記第１金属パターンと上記第２金属パターンとの間に介在する上記第１膜と、から成る。

また、一実施の形態における半導体装置の製造方法は、まず、その表面に形成された半導体素子、前記半導体素子を覆うように形成されたコンタクト層間絶縁層、および、前記コンタクト層間絶縁層上に形成された第１層間絶縁膜を有する半導体基板を準備する工程を、含んでいる。また、上記半導体装置の製造方法は、上記半導体基板を準備した後、上記第１層間絶縁膜に、第１溝、上記第１溝から離間した第２溝、および、上記第１溝および上記第２溝のそれぞれから離間した複数の第３溝、を形成する工程を、含んでいる。また、上記半導体装置の製造方法は、各溝を形成した後、上記第１溝、上記第２溝、および、上記複数の第３溝のそれぞれの内部、および、上記第１層間絶縁膜上に、金属パターンを形成する工程を含んでいる。また、金属パターンを形成した後、この金属パターンのうち、上記第１溝、上記第２溝、および、上記複数の第３溝のそれぞれの外部に位置する部分を、ＣＭＰ処理により除去する。これにより、第１電源電位が供給される第１金属パターンを、上記第１溝内に埋め込む。また、上記第１電源電位とは異なる第２電源電位が供給される第２金属パターンを、上記第２溝内に埋め込む。さらに、如何なる信号および如何なる電源電位が供給されない複数の第３金属パターンを、上記複数の第３溝内にそれぞれ埋め込む。ここで、上記複数の第３溝は、上記第１溝と上記第２溝との間に設けられている。

一実施の形態における半導体装置によれば、半導体装置の信頼性が低下するのを、抑制できる。

また、一実施の形態における半導体装置の製造方法によれば、半導体装置の信頼性が低下するのを、抑制できる。

図１は、本実施の形態１の半導体装置ＳＤ１の要部断面図である。 図２は、図１の破線部で囲まれた領域に設けられた容量素子Ｃ１の要部平面図である。 図３は、図２のＡ−Ａ線における要部断面図である。 図４は、図２のＢ−Ｂ線における要部断面図である。 図５は、本実施の形態１の容量素子Ｃ１の製造フロー図である。 図６は、図５のステップＳ１であるマスクの形成工程を説明する要部断面図である。 図７は、図５のステップＳ２である溝の形成工程を説明する要部断面図である。 図８は、図５のステップＳ３であるパターンの形成工程を説明する要部断面図である。 図９は、図５のステップＳ４である研磨工程を説明する要部断面図である。 図１０は、図５のステップＳ５であるキャップ膜の形成工程を説明する要部断面図である。 図１１は、実施の形態１の変形例である半導体装置ＳＤ２の要部断面図である。 図１２は、実施の形態１の変形例である半導体装置ＳＤ３の要部断面図である。 図１３は、実施の形態１の変形例である容量素子Ｃ３の要部平面図である。 図１４は、実施の形態１のステップＳ２の変形例を説明する要部断面図である。 図１５は、本実施の形態２の半導体装置ＳＤ４の要部断面図である。 図１６は、図１５の破線部で囲まれた領域に設けられた容量素子Ｃ４の要部平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
まず、本実施の形態１の半導体装置ＳＤ１について、図１乃至図４を用いて説明する。図１は、本実施の形態１の半導体装置ＳＤ１の要部断面図である。図２は、図１の破線部で囲まれた領域に設けられた容量素子Ｃ１の要部平面図である。図３は、図２のＡ−Ａ線における要部断面図である。図４は、図２のＢ−Ｂ線における要部断面図である。

[半導体装置]
図１に示すように、半導体装置ＳＤ１は、半導体基板ＳＢを備えている。ここで、本実施の形態１の半導体基板ＳＢは、例えばｐ型のシリコン基板から成る。また、この半導体基板ＳＢの表面（素子形成面）ＳＢ１には、図１に示すように、半導体素子（電界効果トランジスタ）Ｑ１が形成されている。この半導体素子Ｑ１は、例えばｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。具体的には、半導体素子Ｑ１は、ゲート絶縁膜ＧＦ１を介して半導体基板ＳＢの表面ＳＢ１上に形成されたゲート電極ＧＥ１を有している。また、半導体基板ＳＢのうちの素子分離部ＳＴで囲まれた領域（活性領域）で、かつ、ゲート電極ＧＥ１の両側には、この半導体素子Ｑ１のソース／ドレインとなる半導体領域ＳＲ１、ＤＲ１が形成されている。

また、図１に示すように、半導体基板ＳＢの表面ＳＢ１上には、上記半導体素子Ｑ１を覆うように、コンタクト層間絶縁層ＣＩＬが形成されている。ここで、コンタクト層間絶縁層ＣＩＬは、層間絶縁膜ＩＬ１から成る。また、層間絶縁膜ＩＬ１は、例えばシリコン酸化膜（ＳｉＯ_２）から成り、その誘電率ｋは、約４．２〜４．３である。そして、図１に示すように、この層間絶縁膜ＩＬ１のうち、半導体素子Ｑ１のソース／ドレインとなる半導体領域ＳＲ１、ＤＲ１と重なる位置に、コンタクトプラグＣＰ１が形成されている。ここで、コンタクトプラグＣＰ１は、層間絶縁膜ＩＬ１に形成されたコンタクトホールＣＨ１内に、例えばタングステン（Ｗ）から成る導電性部材を埋め込むことにより形成されたものである。

また、図１に示すように、コンタクト層間絶縁層ＣＩＬ上には、ファイン層（多層配線層）ＦＮＬが形成されている。このファイン層ＦＮＬは、図１に示すように、複数の層間絶縁膜ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７、ＩＬ８と、この複数の層間絶縁膜ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７、ＩＬ８にそれぞれ形成された複数の配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７と、を有している。ここで、ファイン層ＦＮＬを構成する上記複数の層間絶縁膜ＩＬ２〜ＩＬ８のそれぞれは、シリコン酸化膜の誘電率よりも低い誘電率を有する絶縁膜から成る。具体的には、上記複数の層間絶縁膜ＩＬ２〜ＩＬ８のそれぞれは、例えばシリコン酸炭化膜（ＳｉＯＣ）といった所謂Ｌｏｗ−ｋ膜から成り、その誘電率ｋは、約２．５〜３．０である。一方、ファイン層ＦＮＬを構成する上記複数の配線層Ｍ１〜Ｍ７のそれぞれは、例えば銅（Ｃｕ）を主成分とする材料から成る。なお、各配線層の詳細な構成については、後述する。

また、図１に示すように、ファイン層ＦＮＬ上には、別のグローバル層（多層配線層）ＧＢＬが形成されている。このグローバル層ＧＢＬは、図１に示すように、複数の層間絶縁膜ＩＬ９、ＩＬ１０と、この複数の層間絶縁膜ＩＬ９、ＩＬ１０にそれぞれ形成された複数の配線層Ｍ８、Ｍ９と、を有している。ここで、グローバル層ＧＢＬを構成する層間絶縁膜ＩＬ９、ＩＬ１０の厚さは、ファイン層ＦＮＬを構成する層間絶縁膜ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７、ＩＬ８の厚さよりも大きい。また、グローバル層ＧＢＬを構成する配線層Ｍ８、Ｍ９の厚さは、ファイン層ＦＮＬを構成する配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７の厚さよりも大きい。さらに、グローバル層を構成する複数の層間絶縁膜ＩＬ９、ＩＬ１０のそれぞれは、コンタクト層間絶縁層ＣＩＬである層間絶縁膜ＩＬ１と同じ材料から成る。一方、グローバル層を構成する複数の配線層Ｍ８、Ｍ９のそれぞれは、ファイン層ＦＮＬを構成する複数の配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７のそれぞれと同じ材料から成る。

さらに、図１に示すように、グローバル層ＧＢＬ上には、別の層間絶縁膜ＩＬ１１と、この層間絶縁膜ＩＬ１１上に形成された配線層（最上層配線層）ＭＵＬとが、形成されている。なお、この配線層ＭＵＬは、後に、ボンディングワイヤ、バンプ電極、あるいは、再配置配線などが接続されるボンディングパッド領域ＢＰを有している。そして、このボンディングパッド領域ＢＰは、この配線層ＭＵＬを覆うように配線層ＭＵＬ上に形成された保護膜（パッシベーション膜）ＰＡＦの開口部ＯＰ１内において、露出している。なお、層間絶縁膜ＩＬ１１は、グローバル層ＧＢＬを構成する複数の層間絶縁膜ＩＬ９、ＩＬ１０のそれぞれと同じ材料から成る。一方、配線層ＭＵＬは、例えばアルミニウム（Ａｌ）を主成分とする材料から成る。また、保護膜ＰＡＦは、無機材料であるシリコン酸化膜またはシリコン窒化膜から成り、その誘電率ｋは、約４．２〜７．０である。

ここで、半導体装置ＳＤ１を構成するファイン層ＦＮＬは、容量素子Ｃ１を有している。この容量素子Ｃ１の詳細については、以下に説明する。

[容量素子]
まず、容量素子Ｃ１は、ファイン層ＦＮＬを構成する複数の配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７のうちのある配線層に形成された複数の金属パターン（配線）と、この複数の金属パターンの間に介在し、かつ、誘電体である層間絶縁膜と、から成る。本実施の形態１では、図１に示すように、複数の配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７のうちの３つの配線層Ｍ２、Ｍ３、Ｍ４を用いて容量素子Ｃ１を構成している。

次に、容量素子Ｃ１を構成する複数の金属パターンの平面レイアウトについて説明する。なお、３つの配線層Ｍ２、Ｍ３、Ｍ４のそれぞれに形成された複数の金属パターンの平面レイアウトは互いに同じである。そのため、複数の金属パターンの平面レイアウトの詳細については、便宜上、１つの配線層（ここでは、配線層Ｍ２）を用いて以下に説明する。

まず、図２に示すように、配線層Ｍ１のうちの容量素子Ｃ１を構成する部材が形成される領域には、第１電源電位が供給される第１金属パターンＭＰ１１と、上記第１電源電位とは異なる第２電源電位が供給され、かつ、この第１金属パターンＭＰ１１から離間した第２金属パターンＭＰ１２と、が形成されている。なお、本実施の形態１では、第１金属パターンＭＰ１１に供給される第１電源電位が、例えば１０Ｖ〜１２Ｖである。一方、第２金属パターンＭＰ１２に供給される第２電源電位が、例えば０Ｖである。

第１金属パターンＭＰ１１は、図２に示すＸ方向に沿って延びる第１部分ＭＰ１１Ａと、この第１部分（マザー部）ＭＰ１１Ａにそれぞれ繋がり、かつ、図２に示すＹ方向に沿ってそれぞれ延びる複数の第２部分（ドーター部）ＭＰ１１Ｂと、から成る。また、第２金属パターンＭＰ１２は、第１金属パターンＭＰ１１と同様に、図２に示すＸ方向に沿って延びる第１部分（マザー部）ＭＰ１２Ａと、この第１部分ＭＰ１２Ｍにそれぞれ繋がり、かつ、図２に示すＹ方向に沿ってそれぞれ延びる複数の第２部分（ドーター部）ＭＰ１２Ｂと、から成る。そして、図２に示すように、第１金属パターンＭＰ１１の複数の第２部分ＭＰ１１Ｂと、第２金属パターンＭＰ１２の複数の第２部分ＭＰ１２Ｂとは、図２に示すＸ方向において、交互に配置されている。なお、本実施の形態１では、図２に示すＸ方向において互いに隣り合う第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂと第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂとの間隔Ｄ１が、図２に示すＹ方向における第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂの端部と第２金属パターンＭＰ１２の第１部分ＭＰ１２Ａとの間隔Ｄ２、および、図２に示すＹ方向における第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂの端部と第１金属パターンＭＰ１１の第１部分ＭＰ１１Ａとの間隔Ｄ３のそれぞれよりも大きい。すなわち、間隔Ｄ１は、第１金属パターンＭＰ１１のうちの最も第２金属パターンＭＰ１２の近くに位置する部分から第２金属パターンＭＰ１２までの距離、および、第２金属パターンＭＰ１２のうちの最も第１金属パターンＭＰ１１の近くに位置する部分から第１金属パターンＭＰ１１までの距離のそれぞれよりも大きい。なお、間隔Ｄ２と間隔Ｄ３は、互いに同じ間隔である。

また、図２に示すように、第１金属パターンＭＰ１１の第１部分ＭＰ１１Ａは、ビア配線ＶＷ１が接続される第３部分（接合部）ＭＰ１１Ｃを有している。そして、第１金属パターンＭＰ１１と同様に、第２金属パターンＭＰ１２の第１部分ＭＰ１２Ａは、図２に示すように、ビア配線ＶＷ２が接続される第３部分（接合部）ＭＰ１２Ｃを有している。なお、本実施の形態１では、ビア配線ＶＷ１、ＶＷ２は、図示しない金属パターン（配線）を介して、配線層（最上層配線）ＭＵＬに形成された金属パターン（配線）と電気的に接続されている。そして、第１電源電位は、ビア配線ＶＷ１を介して第１金属パターンＭＰ１１に供給される。また、第２電源電位は、ビア配線ＶＷ２を介して第２金属パターンＭＰ１２に供給される。

さらに、容量素子Ｃ１を構成する部材が形成される領域内には、図１および図２に示すように、第１金属パターンＭＰ１１および第２金属パターンＭＰ１２のそれぞれから離間した複数の第３金属パターンＭＰ１３が形成されている。

複数の第３金属パターンＭＰ１３のそれぞれは、図２に示すＹ方向に沿って延びている。また、図２に示すように、複数の第３金属パターンＭＰ１３のうちの一部（ここでは、２つの第３金属パターンＭＰ１３）は、交互に配列された第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂと第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂとの間に設けられている。言い換えると、第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂと、Ｘ方向においてこの第２部分ＭＰ１１Ｂの隣に位置する第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂとの間には、複数の第３金属パターンＭＰ１３が設けられている。ここで、上記した２つの第３金属パターンＭＰ１３は、上記した第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂの最も近くに位置する第４金属パターンと、上記した第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂの最も近くに位置する第５金属パターンと、を有している。そして、図２に示すように、上記した２つの第３金属パターンＭＰ１３は、互いに隣り合うこの２つの第３金属パターンのＸ方向における間隔（すなわち、第４金属パターンと第５金属パターンとの間隔）Ｄ４が、この２つの第３金属パターンのうち、第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂに隣接する一方（すなわち、第４金属パターン）と、この第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂとの間隔Ｄ５よりも大きくなるように、設けられている。また、上記した２つの第３金属パターンＭＰ１３は、互いに隣り合うこの２つの第３金属パターンのＸ方向における間隔（すなわち、第４金属パターンと第５金属パターンとの間隔）Ｄ４が、この２つの第３金属パターンのうち、第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂに隣接する他方（すなわち、第５金属パターン）と、この第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂとの間隔Ｄ６よりも大きくなるように、設けられている。本実施の形態１では、間隔Ｄ４は、間隔Ｄ５および間隔Ｄ６のそれぞれの２倍以上であり、かつ、５倍以下である。一方、間隔Ｄ５と間隔Ｄ６は、互いに同じ間隔である。

なお、本実施の形態１では、この第３金属パターンＭＰ１３には、如何なる信号および如何なる電源電位は供給されない。すなわち、この第３金属パターンＭＰ１３は、所謂ダミーパターンである。また、第１金属パターンＭＰ１１、第２金属パターンＭＰ１２、第３金属パターンＭＰ１３のそれぞれの太さ、すなわち、平面視における幅は、例えば３０ｎｍ〜４０ｎｍである。なお、ここで言う「太さ」あるいは「幅」とは、例えば第３金属パターンＭＰ１３を用いて説明すると、図２で言うＸ方向における長さである。また、第１金属パターンＭＰ１１の第１部分ＭＰ１１Ａおよび第２金属パターンＭＰ１２の第１部分ＭＰ１２Ａのそれぞれについては、図２で言うＹ方向における長さである。さらに、第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂおよび第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂのそれぞれについては、図２で言うＸ方向における長さである。

次に、容量素子Ｃ１の断面構造について、図３および図４を用いて説明する。

まず、図３に示すように、複数の金属パターンＭＰ１１、ＭＰ１２、ＭＰ１３のうちの互いに隣り合う２つの金属パターンの間には、誘電体である層間絶縁膜ＩＬ３、ＩＬ４、ＩＬ５が介在している。なお、各層間絶縁膜ＩＬ３、ＩＬ４、ＩＬ５は、図３に示すように、その内部に第１金属パターンＭＰ１１が埋め込まれた第１溝ＴＲ１と、その内部に第２金属パターンＭＰ１２が埋め込まれた第２溝ＴＲ２と、その内部に複数の第３金属パターンＭＰ１３がそれぞれ埋め込まれた複数の第３溝ＴＲ３と、を有している。より具体的には、各金属パターンＭＰ１１、ＭＰ１２、ＭＰ１３は、図３に示すように、バリア膜ＢＬ１、ＢＬ２、ＢＬ３を介して、各溝ＴＲ１、ＴＲ２、ＴＲ３内にそれぞれ形成されている。これにより、各金属パターンＭＰ１１、ＭＰ１２、ＭＰ１３を構成する銅（Ｃｕ）の層間絶縁膜ＩＬ２内への拡散を、抑制することができる。なお、本実施の形態１のバリア膜ＢＬ１、ＢＬ２、ＢＬ３は、例えばタンタル（Ｔａ）、あるいは、窒化チタン（ＴｉＮ）である。

そして、上記した３種類の金属パターンＭＰ１１、ＭＰ１２、ＭＰ１３は、他の配線層Ｍ３、Ｍ４にも、配線層Ｍ２における平面レイアウトと同じ平面レイアウトで形成されている。すなわち、他の配線層Ｍ３、Ｍ４に形成された３種類の金属パターンＭＰ１１、ＭＰ１２、ＭＰ１３は、図３に示すように、上記した配線層Ｍ２に形成された３種類の金属パターンＭＰ１１、ＭＰ１２、ＭＰ１３と、それぞれ重なる位置に設けられている。また、各層間絶縁膜ＩＬ３、ＩＬ４、ＩＬ５上には、図３に示すように、各金属パターンＭＰ１１、ＭＰ１２、ＭＰ１３の表面を覆うように、キャップ膜ＣＡＰが形成されている。なお、本実施の形態１のキャップ膜ＣＡＰは、例えば炭窒化ケイ素（ＳｉＣＮ）であり、その誘電率ｋは、約４．５〜５．０である。

また、図４に示すように、配線層Ｍ２に形成された第１金属パターンＭＰ１１は、ビア配線ＶＷ１を介して、この配線層Ｍ２とは異なる配線層（ここでは、配線層Ｍ３、Ｍ４）に形成された第１金属パターンＭＰ２１、ＭＰ３１の第１部分ＭＰ２１Ａ、ＭＰ３１Ａと電気的に接続されている。また、図示しないが、配線層Ｍ２に形成された第２金属パターンＭＰ１２は、ビア配線を介して、この配線層Ｍ１とは異なる配線層（ここでは、配線層Ｍ３、Ｍ４）に形成された第２金属パターンの第１部分と電気的に接続されている。

[本実施の形態１の半導体装置による効果]
まず、上記したように、容量素子に蓄えられる電荷の量（容量値）を増やすには、例えば容量素子を構成する電極となる２つの金属パターンのそれぞれの面積を大きくすることが考えらえる。しかしながら、１つの配線層だけで大きな容量値を有する容量素子を形成しようとした場合は、図１に示す容量素子が形成される領域の面積を大きく取る必要がある。

これに対し、本実施の形態１では、図１および図３のそれぞれに示すように、１つの配線層だけでなく、複数の配線層Ｍ２、Ｍ３、Ｍ４に亘って形成された金属パターンＭＰを用いて容量素子Ｃ１を形成している。そのため、１つの配線層を用いて容量素子を形成する場合と比較して、容量素子を形成するための領域の大型化を抑制することができる。

また、本実施の形態１では、図２に示すように、第１電源電位が供給される第１金属パターンＭＰ１１および第２電源電位が供給される第２金属パターンＭＰ１２のそれぞれに複数の第２部分（ドーター部）ＭＰ１１Ｂ、ＭＰ１２Ｂを設け、この複数の第２部分（ドーター部）ＭＰ１１Ｂ、ＭＰ１２Ｂを交互に配置している。すなわち、本実施の形態１では、主に、第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂと第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂを用いて容量素子Ｃ１を構成しているため、各金属パターンの第１部分ＭＰ１１Ａ、ＭＰ１２Ａだけで容量素子を構成する場合と比較して、容量素子を形成するための領域の大型化を抑制しながら、容量素子に蓄えられる電荷の量（容量値）を増やすことができる。

また、本実施の形態１では、図２に示すように、互いに隣り合う第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂと第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂとの間隔Ｄ１は、第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂの端部と第２金属パターンＭＰ１２の第１部分ＭＰ１２Ａとの間隔Ｄ２、および、図２に示すＹ方向における第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂの端部と第１金属パターンＭＰ１１の第１部分ＭＰ１１Ａとの間隔Ｄ３のそれぞれよりも大きい。そのため、互いに隣り合う２つの金属パターンＭＰ１１、ＭＰ１２の間に介在し、かつ、誘電体である層間絶縁膜が絶縁破壊を起こすことなく、容量素子Ｃ１に蓄えられる電荷の量（容量値）を増やすことができる。

さらに、本実施の形態１では、その誘電率が比較的低い層間絶縁膜を有する層である、ファイン層ＦＮＬを用いて容量素子Ｃ１を形成しているため、例えばその誘電率が比較的高い層間絶縁膜であるコンタクト層間絶縁層ＣＩＬ、あるいは、グローバル層ＧＢＬを用いて容量素子を構成する場合と比較して、この容量素子Ｃ１を構成する電極となる２つの金属パターンの間隔を小さくすることができる。すなわち、半導体装置の微細化（小型化）を実現できる。

[容量素子Ｃ１の製造方法]
次に、本実施の形態１の容量素子Ｃ１の製造方法について、図５〜図１０を用いて説明する。なお、図面の簡略化を目的として、半導体基板ＳＢ、半導体基板ＳＢに形成された素子分離部ＳＴ、半導体基板ＳＢに形成された半導体素子Ｑ１、半導体基板ＳＢの表面ＳＢ１上に形成されたコンタクト層間絶縁層ＣＩＬなどは、図示しない。すなわち、その表面に半導体素子Ｑ１が形成された半導体基板ＳＢ上に、コンタクト層間絶縁層ＣＩＬを介して、ファイン層（多層配線層）ＦＮＬを構成する１つ目の層間絶縁膜ＩＬ２を形成した状態から、説明する。

１．マスク形成（図５のステップＳ１）
まず、層間絶縁膜ＩＬ２の表面を絶縁材料で覆った後、後の工程において各溝ＴＲ１、ＴＲ２、ＴＲ３が形成される領域を露出するように、この絶縁材料の一部を除去する。これにより、図６に示すように、後の工程において形成される各溝ＴＲ１、ＴＲ２、ＴＲ３にそれぞれ対応する開口部ＯＰ２を備えたマスクＭＳＫ１が層間絶縁膜ＩＬ３上に形成された状態となる。なお、マスクＭＳＫ１を構成する絶縁材料は、例えば窒化チタン（ＴｉＮ）やシリコン酸化膜（ＳｉＯ_２）などから成る。

２．溝形成（図５のステップＳ２）
次に、層間絶縁膜ＩＬ２のうち、マスクＭＳＫ１の開口部ＯＰ２から露出する部分を除去する。これにより、図７に示すように、複数の溝ＴＲを層間絶縁膜ＩＬ３に形成する。なお、本実施の形態１では、例えばドライエッチングにより層間絶縁膜ＩＬ３の一部を除去する。なお、上記のように、本工程により形成される各溝ＴＲは、その内部に各金属パターンＭＰ１１、ＭＰ１２、ＭＰ１３が埋め込まれる各溝ＴＲ１、ＴＲ２、ＴＲ３に対応している。すなわち、互いに隣り合う２つの溝ＴＲ３同士の間隔は、上記した間隔Ｄ４に対応している。また、複数の溝ＴＲ３のうちの溝ＴＲ２に隣接する溝ＴＲ３と溝ＴＲ２との間隔は、上記した間隔Ｄ５に対応している。さらに、複数の溝ＴＲ３のうちの溝ＴＲ１に隣接する溝ＴＲ３と溝ＴＲ１との間隔は、上記した間隔Ｄ６に対応している。

３．配線形成（図５のステップＳ３）
次に、バリア膜ＢＬを介して金属膜ＭＦを層間絶縁膜ＩＬ３上に形成する。このとき、図８に示すように、各溝ＴＲ内にも、バリア膜ＢＬを介して金属膜ＭＦを埋め込む。

４．研磨（図５のステップＳ４）
次に、金属膜ＭＦのうちの溝ＴＲ外に位置する部分と、バリア膜ＢＬのうちの溝ＴＲ外に位置する部分のそれぞれを除去する。これにより、図９に示すように、各溝内ＴＲ１、ＴＲ２、ＴＲ３内に、各バリア膜ＢＬ１、ＢＬ２、ＢＬ３を介して各金属パターン（配線）ＭＰ１１、ＭＰ１２、ＭＰ１３を、それぞれ形成する。なお、本実施の形態では、金属膜ＭＦおよびバリア膜ＢＬのそれぞれのうちの溝外に位置する部分を除去する方法として、例えばＣＭＰ（Chemical Mechanical Planarization）処理を施している。

５．キャップ膜形成（図５ステップＳ５）
その後、層間絶縁膜ＩＬ３の表面をキャップ膜ＣＡＰで覆う。すなわち、図１０に示すように、各バリア膜ＢＬ１、ＢＬ２、ＢＬ３を介して各溝内ＴＲ１、ＴＲ２、ＴＲ３内に埋め込まれた各金属パターンＭＰ１１、ＭＰ１２、ＭＰ１３を、キャップ膜ＣＡＰで覆う。これにより、容量素子Ｃ１を構成する３つの配線層Ｍ２、Ｍ３、Ｍ４のうちの１つ目の配線層Ｍ２に関する製造工程が、完了する。そして、上記キャップ膜ＣＡＰ上に層間絶縁膜ＩＬ４を形成したら、２つ目の配線層Ｍ３についても、この１つ目の配線層Ｍ２に関する製造工程と同じ製造工程を施す。なお、３つの目の配線層Ｍ４についても同様である。ここで、１つ目の配線層Ｍ２と２つ目の配線層Ｍ３とを互いに電気的に接続するためのビア配線ＶＷ１は、２つ目の配線層Ｍ３を構成する溝ＴＲを形成した後、第１金属パターンＭＰ１１の第３部分ＭＰ１１Ｃが露出するように、層間絶縁膜ＩＬ４のうちのこの第３部分ＭＰ１１Ｃと重なる位置に、更に溝を形成する。そして、この溝内にもバリア膜ＢＬ２を介して金属パターンＭＰ１２を埋め込む。２つ目の配線層Ｍ３と３つ目の配線層Ｍ４とを互いに電気的に接続するためのビア配線ＶＷ２についても、同様である。

[本実施の形態１の半導体装置の製造方法による効果]
上記したように、リーク電流対策として、第１電源電位が供給される第１金属パターンＭＰ１１と、第２電源電位が供給される第２金属パターンＭＰ１２との間隔を大きくすると、ＣＭＰ工程時における単位面積当たりの金属パターンの占有率が小さくなってしまい、この結果、各金属パターン（特に、金属パターンＭＰ１１、ＭＰ１２）が所望の形状には形成されない恐れがある。一方、たとえ如何なる信号および如何なる電源電位は供給されないダミーパターンとはいえ、金属パターン１３を上記２つの金属パターンＭＰ１１、ＭＰ１２の間に配置し過ぎると、金属パターン１３を介して、第１金属パターンＭＰ１１と第２金属パターンＭＰ１２との間でリーク電流が発生する恐れがある。

これに対し、本実施の形態１では、図２に示すように、間隔Ｄ４が、間隔Ｄ５および間隔Ｄ６のそれぞれの２倍以上であり、かつ、５倍以下となるように、複数の第３金属パターンＭＰ１３を形成するための溝ＴＲ１３を各層間絶縁膜ＩＬ３、ＩＬ４、ＩＬ５に設けている。そのため、ＣＭＰ時における単位面積当たりの金属パターンの占有率が大きくなり、この結果、各金属パターン（特に、金属パターンＭＰ１１、ＭＰ１２）を所望の形状に形成することができる。

また、本実施の形態１では、図２に示すように、互いに隣り合う２つの金属パターンＭＰ１３同士の間隔を取っているため、上記したリーク電流の発生も抑制できる。具体的には、半導体装置の微細化に伴い、互いに隣り合う２つの金属パターンＭＰ１１、ＭＰ１２同士の間隔だけでなく、下側の配線層（例えば、配線層Ｍ２）に形成された金属パターンＭＰと、この配線層の１つ上側に位置する配線層（例えば、配線層Ｍ３）に形成された金属パターンＭＰとの間隔も、小さくなる。言い換えると、配線層Ｍ２に形成された金属パターンＭＰと、配線層Ｍ３に形成された金属パターンＭＰとの間に介在する層間絶縁膜ＩＬ３の厚さは、小さくなる。一方、炭窒化ケイ素（ＳｉＣＮ）から成るキャップ膜ＣＡＰの誘電率は、シリコン酸炭化膜（ＳｉＯＣ）から成る層間絶縁膜ＩＬ３の誘電率よりも高い。そのため、上記したリーク電流は、このキャップ膜ＣＡＰを介して流れる恐れもある。しかしながら、本実施の形態１では、上記のように、間隔Ｄ４が、間隔Ｄ５および間隔Ｄ６のそれぞれの２倍以上であり、かつ、５倍以下となるように、複数の第３金属パターンＭＰ１３を形成するための溝ＴＲ１３を各層間絶縁膜ＩＬ３、ＩＬ４、ＩＬ５に設けているため、キャップ膜ＣＡＰを介して流れる恐れのあるリーク電流対策も可能である。

[本実施の形態１の変形例]
次に、本実施の形態１の変形例について説明する。

（変形例１）
上記実施の形態１では、複数の配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７のうちの３つの配線層Ｍ２、Ｍ３、Ｍ４を用いて容量素子Ｃ１を形成することについて説明した。しかしながら、この下層側に位置する配線層Ｍ２、Ｍ３、Ｍ４に限らず、上層側に位置する配線層Ｍ４、Ｍ５、Ｍ６を用いてもよい。なお、容量素子Ｃ１に蓄えておいた電荷を、半導体基板ＳＢの表面ＳＢ１に形成された半導体素子（例えば、半導体素子Ｑ１）にいち早く供給したい場合は、上記実施の形態１のように、下層側に位置する配線層を用いて容量素子を構成する（すなわち、配線層Ｍ１を含めて容量素子を構成する）ことが好ましい。

（変形例２）
また、上記実施の形態１では、複数の配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７のうちの３つの配線層Ｍ２、Ｍ３、Ｍ４を用いて容量素子Ｃ１を形成することについて説明した。しかしながら、例えば配線層Ｍ１、Ｍ３、Ｍ５と、容量素子Ｃ１を構成する金属パターンが形成される配線層は、連続していなくても良い。これにより、半導体装置の微細化（小型化）に伴い、各層間絶縁膜の厚さが薄くなったとしても、互いに異なる電源電位が供給され、かつ、容量素子を構成する電極となる２つの金属パターン間でリーク電流が発生するのを、抑制できる。

（変形例３）
また、上記実施の形態１では、複数の配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７のうちの３つの配線層Ｍ２、Ｍ３、Ｍ４を用いて容量素子Ｃ１を形成することについて説明した。しかしながら、要求される容量値が小さい場合は、図１１に示すように、１つの配線層を用いた容量素子Ｃ２としてもよい。これにより、この容量素子Ｃ２を備えた半導体装置ＳＤ２は、上記実施の形態１で説明した半導体装置ＳＤ１よりも、容量素子を形成するための領域を小さくすることができる。すなわち、例えば入力信号、あるいは、出力信号の伝送経路となる金属パターン（配線）をレイアウトする上での自由度を、半導体装置ＳＤ１よりも向上させることができる。

（変形例４）
また、上記実施の形態１では、図１乃至図３のそれぞれに示すように、第１金属パターンＭＰ１１の第２部分（ドーター部）ＭＰ１１Ｂおよび第２金属パターンＭＰ１２の第２部分（ドーター部）ＭＰ１２Ｂのそれぞれを、２本ずつ設けることについて説明した。しかしながら、各第２部分ＭＰ１１Ｂ、ＭＰ１２Ｂの本数は、より多くてもよい。これにより、上記実施の形態１のような各金属パターンＭＰ１１、ＭＰ１２の第２部分ＭＰ１１Ｂ、ＭＰ１２Ｂは用いずに、各金属パターンＭＰ１１、ＭＰ１２の第１部分ＭＰ１１Ａ、ＭＰ１２Ａで容量素子を構成する場合と比較して、更なる容量値の増加を図ることができる。

（変形例５）
また、上記実施の形態１では、図１に示すように、容量素子Ｃ１が半導体素子Ｑ１と重ならない位置に設けられている例について説明した。しかしながら、図１２に示すように、半導体素子Ｑ１、具体的には、この半導体素子Ｑ１の半導体領域（ここでは、ドレインとなる半導体領域ＤＲ１）と重なる位置に容量素子Ｃ１を形成し、さらに、この容量素子Ｃ１を構成する金属パターン（配線）の一部（ここでは、第２金属パターンＭＰ１２）を、コンタクト層間絶縁層ＣＩＬに形成されたコンタクトプラグＣＰ２を介して、半導体素子Ｑ１の半導体領域と電気的に接続してもよい。これにより、容量素子Ｃ１から半導体素子Ｑ１まで電荷が供給される経路上の抵抗成分を小さくすることができるため、容量素子Ｃ１に蓄えられた電荷をいち早く半導体素子Ｑ１に供給することができる。すなわち、半導体装置ＳＤ３の信頼性を向上できる。

（変形例６）
また、上記実施の形態１では、間隔Ｄ４が、間隔Ｄ５および間隔Ｄ６のそれぞれの２倍以上であり、かつ、５倍以下となるように、複数の第３金属パターンＭＰ１３を、第１金属パターンＭＰ１１と第２金属パターンＭＰ１２との間に設けることについて説明した。しかしながら、図１３に示すように、第１金属パターンＭＰ１１の第２部分ＭＰ１１Ｂ、第２金属パターンＭＰ１２の第２部分ＭＰ１２Ｂ、および、複数の第３金属パターンＭＰ１３を、図７に示すＸ方向において等間隔で配置した容量素子Ｃ３としてもよい。これにより、容量素子を構成する部材が形成される領域内における金属パターン（配線）の占有率を向上させることができる。すなわち、ＣＭＰ工程における不具合を、実施の形態１よりも抑制することができる。しかしながら、容量素子を構成する電極となる２つの金属パターンのそれぞれに供給する電源電位をより大きくした場合、あるいは、半導体装置の微細化が更に進んだ場合には、この等間隔（等ピッチ）に設けられた複数の第３金属パターンＭＰ１３を介して、第１金属パターンＭＰ１１と第２金属パターンＭＰ１２との間でリーク電流が発生する恐れがある。そのため、リーク電流対策を優先する場合は、上記実施の形態１の容量素子Ｃ１（図２を参照）を採用することが好ましい。

（変形例７）
さらに、上記実施の形態１では、各層間絶縁膜ＩＬ３、ＩＬ４、ＩＬ５に各溝ＴＲを形成する際、図６および図７に示すように、各溝ＴＲ１、ＴＲ２、ＴＲ３に対応する箇所にのみ開口部ＯＰ２を備えたマスクＭＳＫ１を用いることについて説明した。しかしながら、図１４に示すように、実施の形態１で使用したマスクＭＳＫ１とは異なる２種類のマスクＭＳＫ２、ＭＳＫ３を用いても良い。なお、マスクＭＳＫ２を構成する絶縁材料は、例えば窒化チタン（ＴｉＮ）やシリコン酸化膜（ＳｉＯ_２）などから成る。また、マスクＭＳＫ３は、例えば反射防止膜（ＢＡＲＣ：Bottom Anti-Reflection Coating）である。そして、本変形例７で使用するマスクＭＳＫ２は、図１４に示すように、複数の開口部ＯＰ３の間隔が等ピッチで設けられている。一方、マスクＭＳＫ３は、各溝ＴＲ１、ＴＲ２、ＴＲ３と、各溝ＴＲ１、ＴＲ２、ＴＲ３に対応するマスクＭＳＫ２の複数の開口部ＯＰ３を包含する開口部ＯＰ４を有している。言い換えると、マスクＭＳＫ２に形成された複数の開口部ＯＰ３のうち、各溝ＴＲ１、ＴＲ２、ＴＲ３に対応しない開口部ＯＰ３は、マスクＭＳＫ３で塞がれている。上記のように、本変形例７で使用するマスクＭＳＫ２は、複数の開口部ＯＰ３の間隔が等ピッチで設けられているため、各開口部の形状を、実施の形態１で使用するマスクＭＳＫ１と比較して、安定化させることができる。この結果、後のエッチング処理を施すことにより形成される各溝ＴＲのばらつきも、実施の形態１で使用するマスクＭＳＫ１と比較して、抑制することができる。

（実施の形態２）
次に、本実施の形態２の半導体装置ＳＤ４について、図１５および図１６を用いて説明する。図１５は、本実施の形態２の半導体装置ＳＤ４の要部断面図である。図１６は、図１５の破線部で囲まれた領域に設けられた容量素子Ｃ４の要部平面図である。そして、図１５は、図１６のＣ−Ｃ線における要部断面図でもある。

次に、上記実施の形態１との相違点について、以下に説明する。まず、上記実施の形態１では、図２に示すように、第１金属パターンＭＰ１１の複数の第２部分ＭＰ１１Ｂと、第２金属パターンＭＰ１２の複数の第２部分ＭＰ１２Ｂとが、図２に示すＸ方向において、交互に配置されていた。これに対し、本実施の形態２では、図１６に示すように、第１金属パターンＭＰ１４の複数の第２部分ＭＰ１４Ｂのそれぞれの長さと、第２金属パターンＭＰ１５の複数の第２部分ＭＰ１５Ｂのそれぞれの長さが、上記実施の形態１の各第２部分ＭＰ１１Ｂ、ＭＰ１２Ｂの長さよりも短い。また、図１６に示すように、第１金属パターンＭＰ１４の複数の第２部分ＭＰ１４Ｂのそれぞれの端部と、第２金属パターンＭＰ１５の複数の第２部分ＭＰ１５Ｂのそれぞれの端部とが、図１６に示すＹ方向において、互いに対向している。そして、図１６に示すように、第１金属パターンＭＰ１４および第２金属パターンＭＰ１５のそれぞれから離間した複数の第３金属パターンＭＰ１６のそれぞれが、図１６に示すＹ方向において互いに対向する２つの第２部分ＭＰ１４Ｂ、ＭＰ１５Ｂに沿って延在している。すなわち、本実施の形態２の各第３金属パターンＭＰ１６の長さは、上記実施の形態１の各第３金属パターンＭＰ１３の長さよりも長い。

さらに、この各第３金属パターンＭＰ１６には、ビア配線ＶＷ３が接続されている。すなわち、上記実施の形態１では、第３金属パターンＭＰ１３には、如何なる信号および如何なる電源電位は供給されないことについて説明した。これに対し、本実施の形態２では、この第３金属パターン１６に、第１金属パターンＭＰ１４に供給される電源電位および第２金属パターンＭＰ１５に供給される電源電位のそれぞれとは異なる電源電位が供給される。これにより、容量素子を形成するための領域の大型化を抑制しながら、容量素子に蓄えられる電荷の量（容量値）を増やすことができる。なお、上記以外の構成については、上記実施の形態１および各変形例で説明した内容と同じであるため、説明は省略する。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、上記のとおり種々の変形例について説明したが、各変形例について説明した要旨に矛盾しない範囲内において、上記で説明した各変形例の一部分または全部を互いに組み合わせて適用することができる。

ＢＬ、ＢＬ１、ＢＬ２、ＢＬ３ バリア膜
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 容量素子
ＣＡＰ キャップ膜
ＣＨ１ コンタクトホール
ＣＩＬ コンタクト層間絶縁層
ＣＰ１ コンタクトプラグ
Ｄ１、Ｄ２、Ｄ３ 間隔
ＤＲ１ 半導体領域
ＧＮＬ 多層配線層（グローバル層）
ＧＥ１ ゲート電極
ＧＦ１ ゲート絶縁膜
ＦＮＬ 多層配線層（ファイン層）
ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５、ＩＬ６、ＩＬ７、ＩＬ８、ＩＬ９、ＩＬ１０、ＩＬ１１ 層間絶縁膜
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９ 配線層
ＭＦ 金属膜
ＭＰ、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ１５、ＭＰ１６ 金属パターン（配線）
ＭＰ１１Ａ、ＭＰ１２Ａ 第１部分（マザー部）
ＭＰ１１Ｂ、ＭＰ１２Ｂ、ＭＰ１４Ｂ、ＭＰ１５Ｂ 第２部分（ドーター部）
ＭＰ１１Ｃ、ＭＰ１２Ｃ 第３部分（接合部）
ＭＳＫ１、ＭＳＫ２、ＭＳＫ３ マスク
ＭＵＬ 配線層（最上層配線層）
ＯＰ１、ＯＰ２ 開口部
ＰＡＦ 保護膜（パッシベーション膜）
Ｑ１、Ｑ２ 半導体素子（電界効果トランジスタ）
ＳＢ 半導体基板
ＳＢ１ 表面（素子形成面）
ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４ 半導体装置
ＳＲ１ 半導体領域
ＳＴ 素子分離部
ＴＲ、ＴＲ１、ＴＲ２、ＴＲ３ 溝
ＶＷ１、ＶＷ２、ＶＷ３ ビア配線

Claims (14)

1. 半導体基板と、
   前記半導体基板上に形成され、かつ、複数の第１層間絶縁膜および複数の第１配線層のそれぞれを有する第１多層配線層と、
   前記第１多層配線層に形成された容量素子と、
   を含み、
   前記複数の第１層間絶縁膜は、第１溝、前記第１溝から離間した第２溝、および、前記第１溝および前記第２溝のそれぞれから離間した複数の第３溝、を有する第１膜、を有し、
   前記複数の第１配線層は、前記第１溝内に埋め込まれ、かつ、第１電源電位が供給される第１金属パターン、前記第２溝内に埋め込まれ、かつ、前記第１電源電位とは異なる第２電源電位が供給され、かつ、前記第１金属パターンから離間した第２金属パターン、および、前記複数の第３溝内にそれぞれ埋め込まれ、かつ、如何なる信号および如何なる電源電位が供給されず、かつ、前記第１金属パターンおよび前記第２金属パターンのそれぞれから離間した複数の第３金属パターン、を有する第１層、を有し、
   前記容量素子は、前記第１金属パターンと、前記第２金属パターンと、前記第１金属パターンと前記第２金属パターンとの間に配置された前記複数の第３金属パターンと、前記第１金属パターンと前記第２金属パターンとの間に介在する前記第１膜と、から成る、半導体装置。
2. 前記第１金属パターンおよび前記第２金属パターンのそれぞれは、平面視において第１方向に延びるマザー部と、前記マザー部にそれぞれ繋がり、かつ、平面視において前記第１方向と交差する第２方向にそれぞれ延びる複数のドーター部と、を有し、
   前記複数の第３金属パターンは、互いに隣り合う、前記第１金属パターンの前記複数のドーター部のうちの一つと、前記第２金属パターンの前記複数のドーター部のうちの一つとの間に設けられている、請求項１に記載の半導体装置。
3. 前記複数の第３金属パターンは、前記第１金属パターンの前記複数のドーター部のうちの前記一つの最も近くに位置する第４金属パターンと、前記第２金属パターンの前記複数のドーター部のうちの前記一つの最も近くに位置する第５金属パターンと、を有し、
   平面視において、前記第４金属パターンと前記第５金属パターンとの間隔は、前記第１金属パターンの前記複数のドーター部のうちの前記一つと前記第４金属パターンとの間隔、および、前記第２金属パターンの前記複数のドーター部のうちの前記一つと前記第５金属パターンとの間隔のそれぞれの２倍以上、かつ、５倍以下である、請求項２に記載の半導体装置。
4. 前記第１層間絶縁膜は、Ｌｏｗ−ｋ膜から成る、請求項３に記載の半導体装置。
5. 前記半導体基板の表面には、半導体素子が形成されており、
   前記半導体基板の前記表面上には、前記半導体素子を覆うようにコンタクト層間絶縁層が形成されており、
   前記コンタクト層間絶縁層上には、前記第１多層配線層が形成されており、
   前記コンタクト層間絶縁層の誘電率は、前記第１多層配線層を構成する前記複数の第１層間絶縁膜のそれぞれの誘電率よりも高い、請求項４に記載の半導体装置。
6. 前記第１多層配線層上には、前記第１多層配線層とは異なる第２多層配線層が形成されており、
   前記第２多層配線層を構成する、前記複数の第１層間絶縁膜のそれぞれとは異なる第２層間絶縁膜上には、ボンディングパッド領域を有する第２配線層が形成されており、
   前記第２多層配線層の誘電率は、前記複数の第１層間絶縁膜のそれぞれの誘電率よりも高い、請求項５に記載の半導体装置。
7. 前記複数の第１層間絶縁膜は、第４溝、前記第４溝から離間した第５溝、および、前記第４溝および前記第５溝のそれぞれから離間した複数の第６溝、を有する第２膜、を含み、
   前記複数の第１配線層は、前記第４溝内に埋め込まれ、かつ、前記第１電源電位が供給される第４金属パターン、前記第５溝内に埋め込まれ、かつ、前記第２電源電位が供給され、かつ、前記第４金属パターンから離間した第５金属パターン、および、前記複数の第６溝内にそれぞれ埋め込まれ、かつ、如何なる信号および如何なる電源電位が供給されず、かつ、前記第４金属パターンおよび前記第５金属パターンのそれぞれから離間した複数の第６金属パターン、を有する第２層と、を含み、
   前記第１金属パターンは、前記第２膜に形成された第１ビア配線を介して、前記第４金属パターンと電気的に接続されており、
   前記第２金属パターンは、前記第２膜に形成された第２ビア配線を介して、前記第５金属パターンと電気的に接続されている、請求項６に記載の半導体装置。
8. 前記半導体素子は、ソース／ドレインとなる半導体領域を有するＭＩＳＦＥＴであり、
   前記容量素子は、断面視において、前記ＭＩＳＦＥＴの前記半導体領域と重なる位置に設けられている、請求項７に記載の半導体装置。
9. 前記第１金属パターン、前記第２金属パターン、および前記複数の第３金属パターンは、等ピッチで配列されている、請求項２に記載の半導体装置。
10. 以下の工程を含む半導体装置の製造方法：
    （ａ）その表面に形成された半導体素子、前記半導体素子を覆うように形成されたコンタクト層間絶縁層、および、前記コンタクト層間絶縁層上に形成された第１層間絶縁膜を有する半導体基板を準備した後、前記第１層間絶縁膜に、第１溝、前記第１溝から離間した第２溝、および、前記第１溝および前記第２溝のそれぞれから離間した複数の第３溝、を形成する工程；
    （ｂ）前記（ａ）工程の後、前記第１溝、前記第２溝、および、前記複数の第３溝のそれぞれの内部、および、前記第１層間絶縁膜上に、金属パターンを形成する工程；
    （ｃ）前記（ｂ）工程の後、前記金属パターンのうち、前記第１溝、前記第２溝、および、前記複数の第３溝のそれぞれの外部に位置する部分を、ＣＭＰ処理により除去することで、第１電源電位が供給される第１金属パターンを前記第１溝内に埋め込み、前記第１電源電位とは異なる第２電源電位が供給される第２金属パターンを前記第２溝内に埋め込み、如何なる信号および如何なる電源電位が供給されない複数の第３金属パターンを前記複数の第３溝内にそれぞれ埋め込む工程、
    ここで、
    前記複数の第３溝は、前記第１溝と前記第２溝との間に設けられている。
11. 前記第１金属パターンおよび前記第２金属パターンのそれぞれは、平面視において第１方向に延びるマザー部と、前記マザー部にそれぞれ繋がり、かつ、平面視において前記第１方向と交差する第２方向にそれぞれ延びる複数のドーター部と、を有し、
    前記複数の第３金属パターンは、互いに隣り合う、前記第１金属パターンの前記複数のドーター部のうちの一つと、前記第２金属パターンの前記複数のドーター部のうちの一つとの間に設けられている、請求項１０に記載の半導体装置の製造方法。
12. 前記複数の第３溝は、
    その内部に、前記第１金属パターンの前記複数のドーター部のうちの前記一つの最も近くに位置する第４金属パターンが埋め込まれる第４溝と、
    その内部に、前記第２金属パターンの前記複数のドーター部のうちの前記一つの最も近くに位置する第５金属パターンが埋め込まれる第５溝と、
    を有し、
    平面視において、前記第４溝と前記第５溝との間隔は、前記第１金属パターンの前記複数のドーター部のうちの前記一つが埋め込まれる前記第１溝と前記第４溝との間隔、および、前記第２金属パターンの前記複数のドーター部のうちの前記一つが埋め込まれる前記第２溝と前記第５溝との間隔のそれぞれの２倍以上、かつ、５倍以下である、請求項１１に記載の半導体装置の製造方法。
13. 前記第１層間絶縁膜は、Ｌｏｗ−ｋ膜から成る、請求項１２に記載の半導体装置の製造方法。
14. 前記第１溝、前記第２溝、および、前記複数の第３溝は、等ピッチで配列されている、請求項１０に記載の半導体装置の製造方法。

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